KR100689832B1 - 위상 동기 루프 및 방법 - Google Patents

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Abstract

본 발명은 위상 동기 루프 및 방법을 공개한다. 이 장치는 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기, 업 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 높이고, 다운 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 낮추는 전하 펌프, 및 반전 회로들을 링 형태로 연결한 적어도 2개이상의 링 형태의 회로들을 구비하고, 반전 회로들중 적어도 하나이상이 적어도 2개이상의 링 형태의 회로들에 공유되고, 제어전압에 응답하여 동일한 위상 차를 가지고 서로 다른 위상을 가지는 출력 클럭신호들을 발생하고 출력 클럭신호들중의 하나를 궤환 출력 클럭신호로 발생하고, 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호가 적어도 2개이상의 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생되는 전압 제어 발진기로 구성되어 있다. 따라서, 분주기를 사용하지 않거나, 적은 수의 분주기를 사용하여 전원전압의 레벨이 낮은 경우에도 고주파수의 다양한 갯수의 클럭신호들을 발생하는 것이 가능하다.

Description

위상 동기 루프 및 방법{Phase locked loop and method}
도1a는 종래의 위상 동기 루프의 일예의 블록도이다.
도1b는 종래의 위상 동기 루프의 다른 예의 블록도이다.
도2는 도1a, b에 나타낸 전압 제어 발진기의 실시예의 구성을 나타내는 것이다.
도3a, b는 도1a, b에 나타낸 위상 동기 루프의 각각의 동작을 설명하기 위한 동작 타이밍도이다.
도4는 본 발명의 위상 동기 루프의 일실시예의 구성을 나타내는 블록도이다.
도5a, b는 도4에 나타낸 전압 제어 발진기의 일실시예의 구성을 나타내는 것이다.
도6a, b, c는 도4에 나타낸 전압 제어 발진기의 다른 실시예의 구성을 나타내는 것이다.
도7은 도5a 또는 도6a에 나타낸 전압 제어 발진기가 적용되는 경우의 도4에 나타낸 위상 동기 루프의 동작을 설명하기 위한 동작 타이밍도이다.
도8a, b는 도4에 나타낸 전압 제어 발진기의 또 다른 실시예의 구성을 나타내는 것이다.
도9는 도8a에 나타낸 전압 제어 발진기가 적용되는 경우의 도4에 나타낸 위 상 동기 루프의 동작을 설명하기 위한 동작 타이밍도이다.
도10은 도4에 나타낸 전압 제어 발진기의 또 다른 실시예의 구성을 설명하기 위한 것이다.
도11은 도10에 나타낸 전압 제어 발진기가 적용되는 경우의 도4에 나타낸 위상 동기 루프의 동작을 설명하기 위한 동작 타이밍도이다.
도12는 도4에 나타낸 전압 제어 발진기의 또 다른 실시예의 구성을 설명하기 위한 것이다.
도13은 도12에 나타낸 전압 제어 발진기가 적용된 경우의 도4에 나타낸 위상 동기 루프의 동작을 설명하기 위한 동작 타이밍도이다.
도14는 도4에 나타낸 위상 차 검출기의 실시예의 구성을 나타내는 것이다.
도15는 도4에 나타낸 전하 펌프의 실시예의 구성을 나타내는 것이다.
도16a는 도4에 나타낸 분주기들의 실시예의 구성을 나타내는 것으로, 2분주기를 나타내는 것이다.
도16b는 도4에 나타낸 분주기들의 다른 실시예의 구성을 나타내는 것이다.
도17은 본 발명의 위상 동기 루프의 다른 실시예의 구성을 나타내는 블록도이다.
도18은 본 발명의 위상 동기 루프의 또 다른 실시예의 구성을 나타내는 블록도이다.
도19는 도17에 나타낸 디지털 아날로그 변환기의 실시예의 구성을 나타내는 것이다.
도20은 도6a에 나타낸 전압 제어 발진기와 도2에 전압 제어 발진기의 제어전압에 따른 클럭신호의 주파수의 변화를 나타내는 그래프이다.
본 발명은 위상 동기 루프에 관한 것으로, 특히 복수개의 서로 다른 위상을 가지는 클럭신호들을 발생할 수 있는 위상 동기 루프 및 방법에 관한 것이다.
일반적으로, 종래의 위상 동기 루프는 홀수개의 인버터들을 링 형태로 구성한 전압 제어 발진기를 구비하여 입력 클럭신호에 동기된 서로 다른 위상을 가지는 소정 개수의 출력 클럭신호들을 발생한다. 그리고, 종래의 전압 제어 발진기는 3개의 인버터들로 구성된 전압 제어 발진기가 가장 고주파수의 출력 클럭신호들을 발생하는 것이 가능하다.
그래서, 종래의 위상 동기 루프는 고주파수의 출력 클럭신호들을 발생하기 위하여 3개의 인버터들로 구성된 링 오실레이터를 전압 제어 발진기로 사용한다. 그런데, 3개의 인버터들로 구성된 링 오실레이터는 2개의 180도의 위상 차를 가진 클럭신호들을 발생할 수 있을 뿐 많은 수의 서로 다른 위상을 가진 클럭신호들을 발생할 수 없다. 따라서, 종래의 위상 동기 루프는 2개의 180도 위상 차를 가진 클럭신호들 각각을 분주하여 2n(n은 2이상의 자연수)개의 서로 다른 위상을 가진 클럭신호들을 발생한다.
도1a는 종래의 위상 동기 루프의 일예의 블록도로서, 위상 차 검출기(10), 전하 펌프(12), 루프 필터(14), 전압 제어 발진기(16), 및 분주기들(18-1, 18-2, 20)로 구성되어 있다.
도1a에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
위상 차 검출기(10)는 입력 클럭신호(ECLK)와 분주된 출력 클럭신호(DCLK)의 위상 차를 검출하여 업 신호(UP) 및 다운 신호(DN)를 발생한다. 즉, 입력 클럭신호(ECLK)의 위상이 분주된 출력 클럭신호(DCLK)의 위상보다 앞서는 경우에는 업 신호(UP)를 발생하고, 분주된 출력 클럭신호(ECLK)의 위상이 입력 클럭신호(DCLK)의 위상보다 앞서는 경우에는 다운 신호(DN)를 발생한다. 전하 펌프(12) 및 루프 필터(14)는 업 신호(UP)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 상승하고, 다운 신호(DN)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 감소한다. 전압 제어 발진기(16)는 제어전압(Vc)에 응답하여 2개의 180도의 위상 차를 가진 클럭신호들(CLK, CLKB)을 발생한다. 분주기(18-1)는 클럭신호(CLK)를 분주하여 0도 및 180도의 위상을 가지는 2개의 출력 클럭신호들(ICLK0, ICLK180)을 발생하고, 분주기(18-2)는 반전 클럭신호(CLKB)를 분주하여 입력 클럭신호(ECLK)와 90도 및 270도의 위상을 가지는 2개의 출력 클럭신호들(ICLK90, ICLK270)을 발생한다. 분주기(20)는 출력 클럭신호(ICLK0)를 분주하여 분주된 출력 클럭신호(DCLK)를 발생한다. 분주기(20)는 입력 클럭신호(ECLK)의 주파수에 비해서 높은 주파수를 가지는 출력 클럭신호들(ICLK0, ICLK90, ICLK180, ICLK270)을 발생하기 위한 것이며, 만일 입력 클럭신호(ECLK)의 주파수와 동일한 주파수를 가진 출력 클럭신호들(ICLK0, ICLK90, ICLK180, ICLK270)을 발생하려고 한다면 분주기(20)를 제거하고 구성하면 된다.
그리고, 출력 클럭신호들(ICLK0, ICLK90, ICLK180, ICLK270)의 주파수를 입력 클럭신호(ECLK)의 주파수에 비해서 2배 높은 주파수를 발생하기 위해서 전압 제어 발진기(16)는 입력 클럭신호(ECLK)의 주파수에 비해서 4배 높은 주파수를 가지는 클럭신호들(CLK, CLKB)을 발생해야 한다.
도1b는 종래의 위상 동기 루프의 다른 예의 블록도로서, 도1a의 위상 동기 루프에 분주기들(18-3 ~ 18-6)을 추가적으로 구비하여 구성되어 있다.
도1b에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
위상 차 검출기(10), 전하 펌프(12), 루프 필터(14), 전압 제어 발진기(16), 및 분주기들(18-1, 18-2, 20)은 도1a에 나타낸 동일 참조 번호를 가진 블록들과 동일한 기능을 수행한다. 그러나, 도1a에서와 달리, 분주기(18-1)는 클럭신호(CLK)를 입력하여 2개의 180도의 위상 차를 가지는 클럭신호들(iCLK0, iCLK180)을 발생하고, 분주기(18-2)는 반전 클럭신호(CLKB)를 입력하여 2개의 180도의 위상 차를 가지는 클럭신호(iCLK90, iCLK270)을 발생한다. 분주기들(18-3 ~ 18-6) 각각은 클럭신호들(iCLK0, iCLK180, iCLK90, iCLK270) 각각을 분주하여 2개씩의 180도의 위상 차를 가지는 출력 클럭신호들((ICLK0, ICLK180), (ICLK45, ICLK225), (ICLK90, ICLK270), (ICLK135, ICLK315))을 각각 발생한다. 그리고, 분주기(20)는 출력 클럭신호들(ICLK0 ~ ICLK315)중의 하나의 출력 클럭신호(ICLK0)를 분주하여 분주된 출력 클럭신호(DCLK)를 발생한다.
그리고, 출력 클럭신호들(ICLK0, ICLK45, ICLK90, ICLK135, ICLK180, ICLK225, ICLK270, ICLK315)의 주파수가 입력 클럭신호(ECLK)의 주파수에 비해서 2배 높은 주파수가 되도록 하기 위해서 전압 제어 발진기(16)는 입력 클럭신호(ECLK)의 주파수에 비해서 8배 높은 주파수를 가지는 클럭신호들(CLK, CLKB)을 발생해야 한다.
도2는 도1a, b에 나타낸 전압 제어 발진기의 실시예의 구성을 나타내는 것으로, 링 형태로 구성된 3개의 인버터들(I1 ~ I3)을 구비한 링 오실레이터(16-1), 링 형태로 구성된 3개의 인버터들(I4 ~ I6)을 구비한 링 오실레이터(16-2), 및 인버터들(I7, I8)로 구성된 래치(16-3)로 구성되어 있다.
도2에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
링 오실레이터(16-1)는 제어전압(Vc)의 레벨에 응답하여 클럭신호(CLK)의 주파수를 조절하고, 링 오실레이터(16-2)는 제어전압(Vc)의 레벨에 응답하여 위상이 조절되어 반전 클럭신호(CLKB)의 주파수를 조절한다. 즉, 제어전압(Vc)의 레벨이 증가하면 클럭신호(CLK)의 주파수를 높이고, 제어전압(Vc)의 레벨이 감소하면 클럭신호(CLK)의 주파수를 낮춘다. 래치(16-3)는 클럭신호(CLK)와 반전 클럭신호(CLKB)를 래치한다.
도3a, b는 도1a, b에 나타낸 위상 동기 루프의 각각의 동작을 설명하기 위한 동작 타이밍도이다.
입력 클럭신호(ECLK)가 1GHz의 주파수를 가지는 클럭신호인 경우에 2GHz의 출력 클럭신호들(ICLK0, ICLK180, ICLK90, ICLK270)을 발생하기 위하여 도2의 링 오실레이터는 도3a에 나타낸 바와 같이 입력 클럭신호(ECLK)의 4배의 주파수, 즉 4GHz의 주파수를 가지는 2개의 180도의 위상 차를 가진 클럭신호들(CLK, CLKB)을 발생한다. 분주기(18-1)는 클럭신호(CLK)를 분주하여 도3a에 나타낸 바와 같이 입력 클럭신호(ECLK)의 2배의 주파수, 즉 2GHz의 주파수를 가지는 2개의 180도의 위상 차를 가지는 클럭신호들(ICLK0, ICLK180)을 발생하고, 분주기(18-2)는 반전 클럭신호(CLKB)를 분주하여 도3a에 나타낸 바와 같이 입력 클럭신호(ECLK)의 2배의 주파수, 즉 2GHz의 주파수를 가지는 2개의 180도의 위상 차를 가지는 클럭신호들(ICLK90, ICLK270)을 발생한다. 그래서, 2GHz의 주파수를 가지고 90도의 위상 차를 가지는 4개의 출력 클럭신호들(ICLK0, ICLK90, ICLK180, ICLK270)이 발생된다.
입력 클럭신호(ECLK)가 1GHz의 주파수를 가지는 클럭신호인 경우에 2GHz의 출력 클럭신호들(ICLK0, ICLK180, ICLK45, ICLK225, ICLK90, ICLK270, ICLK135, ICLK315)을 발생하기 위하여 도2의 링 오실레이터는 도3b에 나타낸 바와 같이 입력 클럭신호(ECLK)의 8배의 주파수, 즉 8GHz의 주파수를 가지는 2개의 180도의 위상 차를 가진 클럭신호들(CLK, CLKB)을 발생한다. 분주기(18-1)는 클럭신호(CLK)를 분주하여 도3b에 나타낸 바와 같이 입력 클럭신호(ECLK)의 4배의 주파수, 즉 4GHz의 주파수를 가지는 2개의 180도의 위상 차를 가지는 클럭신호들(iCLK0, iCLK180)을 발생하고, 분주기(18-2)는 반전 클럭신호(CLKB)를 분주하여 도3b에 나타낸 바와 같이 입력 클럭신호(ECLK)의 4배의 주파수, 즉 4GHz의 주파수를 가지는 2개의 180도의 위상 차를 가지는 클럭신호들(iCLK270, iCLK90)을 발생한다. 그리고, 분주기들(18-3 ~ 18-6) 각각은 클럭신호들(iCLK0, iCLK180, iCLK270, iCLK90) 각각을 분주하여 도3b에 나타낸 바와 같이 입력 클럭신호(ECLK)의 2배의 주파수, 즉 2GHz의 주 파수를 가지는 2개씩의 180도의 위상 차를 가지는 클럭신호들((ICLK0, ICLK180), (ICLK90, ICLK270), (ICLK135, ICLK315), (ICLK45, ICLK225))을 각각 발생한다. 따라서, 2GHz의 주파수를 가지고 45도의 위상 차를 가지는 8개의 서로 다른 위상의 출력 클럭신호들(ICLK0 ~ ICLK315)이 발생된다.
도1a, b에 나타낸 종래의 위상 동기 루프는 도2에 나타낸 전압 제어 발진기를 사용하여 4GHz 또는 8GHz의 주파수를 가진 클럭신호들을 발생하여야 한다. 그리고, 종래의 위상 동기 루프는 동일한 주파수의 입력 클럭신호에 대하여 동일한 주파수의 출력 클럭신호들을 발생하는 경우에, 출력 클럭신호들의 개수가 증가됨에 따라 전압 제어 발진기가 발생하여야 하는 클럭신호들의 주파수는 커져야 한다. 그런데, 종래의 전압 제어 발진기는 4GHz 또는 8GHz의 고주파수의 클럭신호들을 발생하기 위하여 제어전압(Vc)의 레벨이 높아져야 되며, 이에 따라 전력 소모가 증가된다는 문제가 있다.
그러나, 위상 동기 루프와 같은 회로는 반도체 메모리 장치와 같은 반도체 장치내에 적용되게 되는데, 반도체 장치가 채용되는 시스템이 고속화, 저전원전압화 됨에 따라 입력 클럭신호(ECLK)의 주파수가 높아지게 되고, 전원전압의 레벨이 낮아지게 된다. 이에 따라, 종래의 위상 동기 루프는 전원전압의 레벨이 낮아짐에 따라 제어전압(Vc)의 레벨 또한 낮아지게 됨으로써 전압 제어 발진기가 고주파수를 가진 클럭신호들을 발생할 수가 없게 됨으로써 원하는 고주파수의 출력 클럭신호들을 발생하는 것이 용이하지 않다. 또한, 출력 클럭신호들의 개수가 많아짐에 따라 전압 제어 발진기가 발생하여야 하는 클럭신호들의 주파수가 증가하게 되고, 분주 기들의 개수도 증가하게 된다.
그리고, 종래의 위상 동기 루프는 출력 클럭신호들의 개수가 2n개로 한정되며, 다양한 개수의 출력 클럭신호들을 발생하는 것이 어렵다는 문제가 있다.
본 발명의 목적은 전원전압의 레벨이 낮아지더라도 고주파수의 다양한 개수의 클럭신호들을 발생하는 것이 가능한 위상 동기 루프 및 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 위상 동기 루프의 제1형태는 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기, 상기 업 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 높이고, 상기 다운 신호에 응답하여 전하를 펌핑하여 상기 제어전압의 레벨을 낮추는 전하 펌프, 및 반전 회로들을 링 형태로 연결한 적어도 2개이상의 링 형태의 회로들을 구비하고, 상기 반전 회로들중 적어도 하나이상이 상기 적어도 2개이상의 링 형태의 회로들에 공유되고, 상기 제어전압에 응답하여 동일한 위상 차를 가지고 서로 다른 위상을 가지는 출력 클럭신호들을 발생하고 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하고, 상기 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호가 적어도 2개이상의 상기 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생되는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 위상 동기 루프의 제2형태는 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기, 상기 업 신호에 응답하여 업 카운팅을 수행하고, 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 디지털 카운팅 출력신호를 발생하는 카운터, 상기 디지털 카운팅 출력신호를 아날로그 신호로 변환함에 의해서 제어전압을 발생하는 디지털 아날로그 변환기, 반전 회로들을 링 형태로 연결한 적어도 2개이상의 링 형태의 회로들을 구비하고, 상기 반전 회로들중 적어도 하나이상이 상기 적어도 2개이상의 링 형태의 회로들에 공유되고, 상기 제어전압에 응답하여 동일한 위상 차를 가지고 서로 다른 위상을 가지는 출력 클럭신호들을 발생하고 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하고, 상기 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호가 적어도 2개이상의 상기 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생되는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 위상 동기 루프는 상기 출력 클럭신호들중의 하나의 출력 클럭신호를 분주하여 상기 궤환 출력 클럭신호를 발생하는 분주기를 더 구비하고, 상기 제어전압을 필터링하는 루프 필터를 더 구비하는 것을 특징으로 한다.
상기 전압 제어 발진기의 제1형태는 짝수개의 반전 회로들을 구비하는 적어도 하나이상의 제1링 형태의 회로, 및 홀수개의 반전 회로들을 구비하는 적어도 하나이상의 제2링 형태의 회로를 구비하고, 상기 제1링 형태의 회로와 상기 제2링 형태의 회로가 하나이상의 반전 회로들을 공유하는 것을 특징으로 하고, 상기 공유되는 하나이상의 반전 회로의 출력 노드에서 위상 혼합이 이루어지는 것을 특징으로 한다. 상기 반전 회로는 인버터 또는 차동 증폭기인 것을 특징으로 한다.
상기 전압 제어 발진기의 제2형태는 제1홀수개의 반전 회로들을 갖는 제1링 형태를 형성하는 제1논리 회로, 제2링 형태를 형성하고, 상기 제1링 형태 및 상기 제2링 형태에 공통인 제1노드에서 위상 혼합이 일어나도록 하는 제2논리 회로, 및 제2홀수개의 반전 회로들을 갖는 제3링 형태를 형성하는 제3논리 회로를 구비하여, 상기 위상 혼합이 제2노드에서 일어나도록 하고, 상기 제2노드는 상기 제2링 태와 제3링 형태에 공통인 것을 특징으로 한다. 그리고, 상기 위상 혼합이 적어도 3개의 상이한 노드에서 일어나도록 배열된 적어도 2개의 추가 링 형태들을 구비하는 것을 특징으로 한다. 상기 반전 회로는 인버터 또는 차동 증폭기인 것을 특징으로 한다.
상기 전압 제어 발진기의 제3형태는 상기 n개의 노드들사이에 연결된 n+1보다 크거나 같고, n(n-1)/2보다 작거나 같은 수의 반전 회로들을 구비하고, 상기 n개의 노드들중 적어도 하나이상의 노드로 입력되는 신호의 수가 적어도 2개이상인 것을 특징으로 한다.
상기 제1, 2, 및 3형태의 전압 제어 발진기는 n개의 노드들을 구비하고, 상기 n개의 노드들 각각을 통하여 상기 출력 클럭신호들을 발생하고, 상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이상의 반전 회로를 구비하고, 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 출력신호들의 개수가 동일하고, 상기 n개의 노드들 각각의 신호가 인가되는 상기 반전 회로들의 개수가 동일한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 위상 동기 루프의 제3형태는 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기, 상기 업 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 높이고, 상기 다운 신호에 응답하여 전하를 펌핑하여 상기 제어전압의 레벨 을 낮추는 전하 펌프, 및 4개의 노드들 각각이 다른 3개의 노드들과의 사이에 반전 회로들을 연결하여 링 형태의 회로들을 형성하고, 상기 노드들 각각으로 입력되는 상기 반전 회로들의 출력신호들의 개수 및 상기 노드들 각각의 신호가 인가되는 상기 반전 회로들의 개수가 2개씩이고, 상기 노드들을 통하여 동일한 위상 차를 가지는 4개의 서로 다른 위상을 가지는 출력 클럭신호들을 발생하고, 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 전압 제어 발진기는 상기 4개의 노드들에 해당하는 제1 내지 제4노드들을 구비하고, 상기 제1노드와 상기 제2노드, 상기 제2노드와 상기 제3노드, 상기 제3노드와 상기 제4노드, 상기 제4노드와 상기 제1노드사이에 일방향으로 연결된 제1 내지 제4반전회로들, 상기 제2노드와 상기 제4노드사이에 양방향으로 병렬 연결된 제5, 6반전 회로들, 및 상기 제1노드와 상기 제3노드사이에 양방향으로 병렬 연결된 제7, 8반전 회로들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 위상 동기 방법의 제1형태는 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 검출 단계, 상기 업 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 높이고, 상기 다운 신호에 응답하여 전하를 펌핑하여 상기 제어전압의 레벨을 낮추는 전하 펌핑 단계, 및 n개의 노드들을 구비하고, 상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이상의 반전 회로들을 구비하여, 상기 제어전압에 응답하여 동일한 위상 차를 가지는 n개의 서로 다른 위상을 가지는 출력 클럭신호들을 상기 n개의 노드들을 통하여 발생하고, 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하고, 상기 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호를 적어도 2개이상의 상기 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생하는 전압 제어 발진 단계를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 위상 동기 방법의 제2형태는 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 검출 단계, 상기 업 신호에 응답하여 업 카운팅을 수행하고, 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 디지털 카운팅 출력신호를 발생하는 카운팅 단계, 상기 디지털 카운팅 출력신호를 아날로그 신호로 변환함에 의해서 제어전압을 발생하는 디지털 아날로그 변환 단계, n개의 노드들을 구비하고, 상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이상의 반전 회로들을 구비하여, 상기 제어전압에 응답하여 동일한 위상 차를 가지는 n개의 서로 다른 위상을 가지는 출력 클럭신호들을 상기 n개의 노드들을 통하여 발생하고 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하고, 상기 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호를 적어도 2개이상의 상기 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생하는 전압 제어 발진 단계를 구비하는 것을 특징으로 한다.
상기 위상 동기 방법은 상기 출력 클럭신호들중의 하나의 출력 클럭신호를 분주하여 상기 궤환 출력 클럭신호를 발생하는 분주 단계를 더 구비하고, 상기 제어전압을 필터링하는 필터링 단계를 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 위상 동기 루프 및 방법을 설명하면 다음과 같다.
도4는 본 발명의 위상 동기 루프의 일실시예의 구성을 나타내는 블록도로서, 위상 차 검출기(10), 전하 펌프(12), 루프 필터(14), 전압 제어 발진기(16‘), 및 분주기(20)로 구성되어 있다.
도4에 나타낸 블록들중 도1a에 나타낸 블록들과 동일한 참조 번호를 가진 블록들의 기능은 도1a의 블록들의 기능과 동일하므로 도1a의 기능 설명을 참고로 하기 바라며, 여기에서는 전압 제어 발진기(16‘)의 기능에 대해서만 설명하기로 한다.
전압 제어 발진기(16‘)는 제어전압(Vc)에 응답하여 n개의 서로 다른 위상을 가진 출력 클럭신호들(ICLK1 ~ ICLKn)을 발생한다.
도4에 나타낸 본 발명의 위상 동기 루프는 전압 제어 발진기(16‘)가 n개의 서로 다른 위상을 가진 고주파수의 클럭신호들(ICLK1 ~ ICLKn)을 직접적으로 발생한다. 따라서, 도1a에 나타낸 바와 같은 별도의 분주기들(18-1, 18-2)이 요구되지 않는다.
도5a는 도4에 나타낸 전압 제어 발진기의 일실시예의 구성을 나타내는 것으로, 5개의 인버터들(I1 ~ I5)로 구성되어 있다. 도5a에 나타낸 전압 제어 발진기는 4개의 인버터들(I4, I5, I2, I3)로 구성된 제1링 형태의 회로, 3개의 인버터들(I1, I2, I3)로 구성된 제2링 형태의 회로, 3개의 인버터들(I4, I6, I3)로 구성된 제3링 형태의 회로로 이루어져 있다. 그리고, 5개의 인버터들(I1 ~ I5)의 크기는 서로 다를 수 있으며, 적절한 크기를 가지도록 설계되어야 한다. 도5b는 도5a의 구성을 간략화하여 나타낸 것으로, 도5b의 화살표들은 도5a의 인버터들(I1 ~ I5)을 나타낸 다.
도5a에 나타낸 전압 제어 발진기의 동작을 설명하면 다음과 같다.
인버터들(I1, I5)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되어 노드(A)로부터 출력 클럭신호(ICLK0)가 발생되고, 인버터들(I2, I6)로부터 출력되는 클럭신호들을 위상 혼합이 수행되어 노드(B)로부터 출력 클럭신호(ICLK270)가 발생된다. 그리고, 노드(C)로부터 출력 클럭신호(ICLK180)가 발생되고, 노드(D)로부터 출력 클럭신호(ICLK90)가 발생된다.
도6a, b는 도4에 나타낸 전압 제어 발진기의 다른 실시예의 구성을 나타내는 것으로, 8개의 인버터들(I1 ~ I8)로 구성되어 있다. 도6a, b에 나타낸 전압 제어 발진기는 인버터들(I1 ~ I4)로 구성된 제1링 형태의 회로, 인버터들(I1, I2, I8)로 구성된 제2링 형태의 회로, 인버터들(I3, I4, I7)로 구성된 제3링 형태의 회로, 인버터들(I2, I3, I6)로 구성된 제4링 형태의 회로, 인버터들(I7, I8)로 구성된 제5링 형태의 회로, 인버터들(I5, I6)로 구성된 제6링 형태의 회로, 및 인버터들(I1, I5, I4)로 구성된 제7링 형태의 회로로 이루어져 있다. 그리고, 8개의 인버터들(I1 ~ I8)의 크기는 서로 다를 수 있으며, 적절한 크기를 가지도록 조절되어야 한다. 도6c는 도6a, b의 구성을 간략화하여 나타낸 것으로, 도6c의 화살표들은 도6a, b의 인버터들(I1 ~ I8)을 나타낸 것이다.
도6a, b에 나타낸 전압 제어 발진기의 동작을 설명하면 다음과 같다.
인버터들(I2, I7)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되어 노드(B)로부터 출력 클럭신호(ICLK270)가 발생되고, 인버터들(I3, I5)로부터 출력 되는 클럭신호들사이에 위상 혼합이 수행되어 노드(C)로부터 출력 클럭신호(ICLK180)가 발생된다. 그리고, 인버터들(I8, I4)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되어 노드(D)로부터 출력 클럭신호(ICLK90)가 발생되고, 인버터들(I1, I6)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되어 노드(A)로부터 출력 클럭신호(ICLK0)가 발생된다.
도7은 도5a 또는 도6a에 나타낸 전압 제어 발진기가 적용되는 경우의 도4에 나타낸 위상 동기 루프의 동작을 설명하기 위한 동작 타이밍도로서, 입력 클럭신호(ECLK)와 출력 클럭신호(ICLK0)사이에 동기가 이루어진 경우의 타이밍도이다.
입력 클럭신호(ECLK)가 1GHz의 주파수를 가지는 클럭신호인 경우에 2GHz의 출력 클럭신호들(ICLK0 ~ ICLK270)을 발생하기 위하여 도5a 또는 도5b에 나타낸 전압 제어 발진기는 도6에 나타낸 바와 같이 입력 클럭신호(ECLK)의 2배의 주파수, 즉 2GHz의 주파수를 가지는 90도의 위상 차를 가지는 4개의 서로 다른 위상의 클럭신호들(ICLK0 ~ ICLK270)을 직접적으로 발생한다.
따라서, 본 발명의 위상 동기 루프는 별도의 분주기들을 사용하지 않고 도5a, 6a에 나타낸 전압 제어 발진기에 의해서 직접적으로 2GHz의 주파수를 가지는 4개의 서로 다른 90도의 위상 차를 가지는 출력 클럭신호들(ICLK0 ~ ICLK270)을 발생한다. 그러나, 종래의 위상 동기 루프는 2GHz의 주파수를 가지는 4개의 출력 클럭신호들(ICLK0 ~ ICLK270)을 발생하기 위하여 도2의 전압 제어 발진기에 의해서 4GHz의 주파수를 가지는 2개의 클럭신호들을 발생하여야 하므로 본 발명의 전압 제어 발진기에서 요구하는 제어전압의 레벨보다 커져야 한다.
즉, 본 발명의 위상 동기 루프의 전압 제어 발진기는 제어전압(Vc)이 약 1.5V에서 2GHz의 주파수를 가지는 4개의 출력 클럭신호들을 생성할 수 있지만, 종래의 위상 동기 루프는 2GHz의 주파수를 가지는 4개의 출력 클럭신호들을 생성하기 위해서는, 전압제어 발진기가 4GHz의 주파수를 갖는 클럭신호들을 생성하여야 한다. 그런데, 종래의 전압 제어 발진기는 4GHz의 주파수를 갖는 클럭신호들을 생성하기 위하여 약 2배가 높은 3V정도의 제어전압(Vc)이 필요하게 된다. 따라서, 본 발명의 전압 제어 발진기는 종래의 전압 제어 발진기에 비해서 1/2배의 주파수를 가진 클럭신호들을 발생하기 위하여 1/2배 낮은 제어전압(Vc)을 필요로 하기 때문에 전력 소모가 줄어들게 된다.
또한, 이와 같은 위상 동기 루프가 적용되는 반도체 장치의 전원전압이 낮아지고 있는 추세(trend)이므로, 3V의 제어전압(Vc)을 생성하는 것이 실질적으로 어렵다. 따라서, 종래의 위상 동기 루프는 낮은 전원전압에서 2GHz의 4개의 출력 클럭신호들을 생성하는데 있어서 상당한 어려운 문제점이 있으나, 본 발명의 위상 동기 루프는 낮은 전원전압에서 2GHz의 4개의 출력 클럭신호들을 생성하는 것이 가능하다.
결과적으로, 본 발명의 위상 동기 루프의 도5a, 6a에 나타낸 전압 제어 발진기는 동일한 주파수의 입력 클럭신호를 입력하여 동일한 주파수를 가지는 4개의 출력 클럭신호들을 발생하기 위하여 도2의 종래의 위상 동기 루프의 전압 제어 발진기에 비해서 낮은 제어전압(Vc)에 응답하여 1/2배의 주파수의 출력 클럭신호들을 발생하면 된다. 따라서, 본 발명의 위상 동기 루프는 종래의 위상 동기 루프에 비 해서 전력 소모가 줄어들게 된다.
도8a는 도4에 나타낸 전압 제어 발진기의 또 다른 실시예의 구성을 나타내는 것으로, 10개의 인버터들(I1 ~ I10)로 구성되어 있다. 도8a에 나타낸 전압 제어 발진기는 인버터들(I1 ~ I5)로 구성된 제1링 형태의 회로, 인버터들(I1 ~ I3, I9)로 구성된 제2링 형태의 회로, 인버터들(I2 ~ I4, I10)로 구성된 제3링 형태의 회로, 인버터들(I3 ~ I5, I6)로 구성된 제4링 형태의 회로, 인버터들(I4, I5, I1, I8)로 구성된 제5링 형태의 회로, 인버터들(I5, I1, I2, I7)로 구성된 제6링 형태의 회로, 인버터들(I1, I8, I9)로 구성된 제7링 형태의 회로, 인버터들(I2, I7, I10)로 구성된 제8링 형태의 회로, 인버터들(I3, I9, I6)로 구성된 제9링 형태의 회로, 인버터들(I4, I10, I8)로 구성된 제10링 형태의 회로, 및 인버터들(I5 ~ I7)로 구성된 제11링 형태의 회로로 이루어져 있다. 그리고, 10개의 인버터들(I1 ~ I10)의 크기는 서로 다를 수 있으며, 적절한 크기를 가지도록 조절되어야 한다. 도8b는 도8a의 구성을 간략화하여 나타낸 것으로, 도8b의 화살표들은 도8a의 인버터들(I1 ~ I10)을 나타낸 것이다.
도8a에 나타낸 전압 제어 발진기의 동작을 설명하면 다음과 같다.
인버터들(I5, I9)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되어 노드(C)로부터 출력 클럭신호(ICLK0)가 발생되고, 인버터들(I1, I10)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되어 노드(D)로부터 출력 클럭신호(ICLK288)가 발생되고, 인버터들(I2, I6)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되어 노드(A)로부터 출력 클럭신호(ICLK216)가 발생된다. 그리고, 인버터들(I3, I8)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되어 노드(E)로부터 출력 클럭신호(ICLK144)가 발생되고, 인버터들(I4, I7)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되어 노드(B)로부터 출력 클럭신호(ICLK72)가 발생된다.
도9는 도8a에 나타낸 전압 제어 발진기가 적용되는 경우의 도4에 나타낸 위상 동기 루프의 동작을 설명하기 위한 동작 타이밍도로서, 입력 클럭신호(ECLK)와 출력 클럭신호(ICLK0)사이에 동기가 이루어진 경우의 타이밍도이다.
입력 클럭신호(ECLK)가 1GHz의 주파수를 가지는 클럭신호인 경우에 2GHz의 출력 클럭신호들(ICLK0 ~ ICLK288)을 발생하기 위하여 도8a에 나타낸 전압 제어 발진기는 도9에 나타낸 바와 같이 입력 클럭신호(ECLK)의 2배의 주파수, 즉 2GHz의 주파수를 가지는 72도의 위상 차를 가지는 5개의 서로 다른 위상의 클럭신호들(ICLK0 ~ ICLK288)을 직접적으로 발생한다.
따라서, 본 발명의 위상 동기 루프는 별도의 분주기들을 사용하지 않고 도8a에 나타낸 전압 제어 발진기에 의해서 직접적으로 2GHz의 주파수를 가지는 72도의 위상 차를 가지는 5개의 서로 다른 위상의 출력 클럭신호들(ICLK0 ~ ICLK288)을 발생한다. 그러나, 종래의 위상 동기 루프는 도2의 전압 제어 발진기 또는 보다 많은 개수의 인버터들을 링 형태로 연결한 다른 종래의 전압 제어 발진기를 사용하더라도 2GHz의 주파수를 가지는 5개의 출력 클럭신호들(ICLK0 ~ ICLK288)을 발생할 수가 없다.
도10은 도4에 나타낸 전압 제어 발진기의 또 다른 실시예의 구성을 설명하기 위한 것으로, A 내지 F는 출력 클럭신호들을 발생하기 위한 노드들을, 화살표들은 인버터들을 각각 나타낸다.
도10에 나타낸 전압 제어 발진기는 18개의 인버터들로 구성되어 노드들(A ~ F) 각각에서 위상 혼합이 수행되어 6개의 60도의 위상 차를 가지는 출력 클럭신호들(ICLK0, ICLK60, ICLK120, ICLK180, ICLK240, ICLK300)을 각각 발생한다.
도10에 나타낸 전압 제어 발진기 또한 복수개의 링 형태들이 중첩되어 구성되어 있다. 그리고, 18개의 인버터들의 크기는 서로 다를 수 있으며, 적절한 크기를 가지도록 조절되어야 한다.
도10에 나타낸 전압 제어 발진기는 노드들(A ~ F) 각각에서 서로 다른 3개의 인버터들로부터 출력되는 신호들사이에 위상 혼합이 수행된다. 즉, 노드(A)에서 노드들(B, C, D)의 클럭신호들(ICLK60, ICLK120, ICLK180)을 반전한 클럭신호들사이에 위상 혼합이 수행되어 클럭신호(ICLK0)를 발생하고, 노드(A)에서 발생된 클럭신호(ICLK0)는 반전되어 노드들(E, F)로 출력된다. 마찬가지로, 노드(F)에서 노드들(A, B, C)의 클럭신호들(ICLK0, ICLK60, ICLK120)을 반전한 클럭신호들사이에 위상 혼합이 수행되어 클럭신호(ICLK300)를 발생하고, 노드(F)에서 발생된 클럭신호(ICLK0)는 반전되어 노드들(E, D)로 출력된다.
도11은 도10에 나타낸 전압 제어 발진기가 적용되는 경우의 도4에 나타낸 위상 동기 루프의 동작을 설명하기 위한 동작 타이밍도로서, 입력 클럭신호(ECLK)와 출력 클럭신호(ICLK0)사이에 동기가 이루어진 경우의 타이밍도이다.
입력 클럭신호(ECLK)가 1GHz의 주파수를 가지는 클럭신호인 경우에 2GHz의 출력 클럭신호들(ICLK0 ~ ICLK300)을 발생하기 위하여 도10에 나타낸 전압 제어 발 진기는 도11에 나타낸 바와 같이 입력 클럭신호(ECLK)의 2배의 주파수, 즉 2GHz의 주파수를 가지는 60도의 위상 차를 가지는 6개의 서로 다른 위상의 클럭신호들(ICLK0 ~ ICLK300)을 직접적으로 발생한다.
따라서, 본 발명의 위상 동기 루프는 별도의 분주기들을 사용하지 않고 도10에 나타낸 전압 제어 발진기에 의해서 직접적으로 2GHz의 주파수를 가진 6개의 출력 클럭신호들(ICLK0 ~ ICLK300)을 발생한다. 그러나, 종래의 위상 동기 루프는 종래의 전압 제어 발진기는 2GHz의 주파수를 가지는 6개의 출력 클럭신호들(ICLK0 ~ ICLK300)을 발생할 수가 없다.
도12는 도4에 나타낸 전압 제어 발진기의 또 다른 실시예의 구성을 설명하기 위한 것으로, A 내지 H는 출력 클럭신호들을 발생하기 위한 노드들을, 화살표는 인버터들을 각각 나타낸다.
도12에 나타낸 전압 제어 발진기는 32개의 인버터들로 구성되어 노드들(A ~ H) 각각에서 위상 혼합이 수행되어 8개의 45도의 위상 차를 가지는 출력 클럭신호들(ICLK0, ICLK45, ICLK90, ICLK225, ICLK180, ICLK135, ICLK270, ICLK315)을 각각 발생한다.
도13은 도12에 나타낸 전압 제어 발진기가 적용된 경우의 도4에 나타낸 위상 동기 루프의 동작을 설명하기 위한 동작 타이밍도로서, 입력 클럭신호(ECLK)와 출력 클럭신호(ICLK0)사이에 동기가 이루어진 경우의 타이밍도이다.
입력 클럭신호(ECLK)가 1GHz의 주파수를 가지는 클럭신호인 경우에 2GHz의 출력 클럭신호들(ICLK0 ~ ICLK315)을 발생하기 위하여 도12에 나타낸 전압 제어 발 진기는 도13에 나타낸 바와 같이 입력 클럭신호(ECLK)의 2배의 주파수, 즉 2GHz의 주파수를 가지는 8개의 45도의 서로 다른 위상 차를 가진 클럭신호들(ICLK0 ~ ICLK315)을 직접적으로 발생한다.
따라서, 본 발명의 위상 동기 루프는 별도의 분주기들을 사용하지 않고 도12에 나타낸 전압 제어 발진기에 의해서 직접적으로 2GHz의 주파수를 가진 8개의 출력 클럭신호들(ICLK0 ~ ICLK315)을 발생하는 것이 가능하다.
그러나, 도1b에 나타낸 종래의 위상 동기 루프는 2GHz의 주파수를 가지는 8개의 출력 클럭신호들(ICLK0 ~ ICLK315)을 발생하기 위하여 도2의 종래의 전압 제어 발진기에 의해서 8GHz의 주파수를 가지는 2개의 클럭신호들을 발생하여야 하므로 본 발명의 전압 제어 발진기에서 요구하는 제어전압의 레벨보다 커져야 한다.
즉, 본 발명의 위상 동기 루프의 전압 제어 발진기는 제어전압(Vc)이 약 1.5V에서 2GHz의 주파수를 가지는 8개의 출력 클럭신호들을 생성할 수 있지만, 종래의 위상 동기 루프는 2GHz의 주파수를 가지는 4개의 출력 클럭신호들을 생성하기 위해서는, 전압제어 발진기가 8GHz의 주파수를 갖는 클럭신호들을 생성하여야 한다. 그런데, 종래의 전압 제어 발진기는 8GHz의 주파수를 갖는 클럭신호들을 생성하기 위하여 2배보다 훨씬 높은 제어전압(Vc)이 필요하게 된다. 따라서, 본 발명의 전압 제어 발진기는 종래의 전압 제어 발진기에 비해서 1/4배의 주파수를 가진 클럭신호들을 발생하기 위하여 1/4배 낮은 제어전압(Vc)을 필요로 하기 때문에 전력 소모가 줄어들게 된다.
또한, 이와 같은 위상 동기 루프가 적용되는 반도체 장치의 전원전압이 낮아 지고 있는 추세(trend)이므로, 6V의 제어전압(Vc)을 생성하는 것이 실질적으로 어렵다. 따라서, 종래의 위상 동기 루프는 낮은 전원전압에서 2GHz의 8개의 출력 클럭신호들을 생성하는데 있어서 상당한 어려운 문제점이 있으나, 본 발명의 위상 동기 루프는 낮은 전원전압에서 2GHz의 8개의 출력 클럭신호들을 생성하는 것이 가능하다.
결과적으로, 본 발명의 위상 동기 루프의 전압 제어 발진기는 동일한 주파수를 가지는 8개의 출력 클럭신호들을 발생하기 위하여 종래의 위상 동기 루프의 전압 제어 발진기에 비해서 낮은 제어전압에 응답하여 1/4배의 주파수의 출력 클럭신호들을 발생하면 된다. 따라서, 본 발명의 위상 동기 루프는 종래의 위상 동기 루프에 비해서 전력 소모가 줄어들게 된다.
상술한 실시예의 전압 제어 발진기들은 인버터들로 구성되어 있으나, 인버터들을 차동 증폭기들로 대체하여 구성하여도 상관없다.
또한, 상술한 실시예들의 전압 제어 발진기들은 짝수개 또는/및 홀수개의 인버터들 또는 차동 증폭기들을 링 형태로 연결한 적어도 2개이상의 링 형태(루프 형태)의 회로들을 구비하고, 상기 적어도 2개이상의 링 형태(루프 형태)의 회로들중 2개의 링 형태의 회로들사이에 공유되는 적어도 하나이상의 인버터 또는 차동 증폭기를 구비하여 구성되어 있다. 그리고, 인버터들 또는 차동 증폭기들의 출력 노드들중 최소 하나의 출력 노드에서 최대 모든 출력 노드들에서 위상 혼합이 수행된다. 따라서, 고주파수의 출력 클럭신호들을 발생하는 것이 가능하다.
본 발명의 전압 제어 발진기는 도5a에 나타낸 것처럼, 노드들 각각으로 인가 되는 인버터들의 출력신호들의 개수가 다르고 노드들 각각에서 발생된 클럭신호가 인가되는 인버터들의 개수가 다르게 구성할 수도 있지만, 도6a, 도8, 도10, 및 도12에 나타낸 것처럼, 노드들 각각으로 인가되는 인버터들의 출력신호들의 개수가 동일하고, 노드들 각각에서 발생된 클럭신호가 인가되는 인버터들의 개수가 동일하도록 구성하는 것이 바람직하다. 즉, 도6a의 전압 제어 발진기는 노드들(A ~ D) 각각으로 2개의 인버터들의 출력신호들이 인가되고, 노드들(A ~ D) 각각에서 발생된 클럭신호가 1개의 인버터로 인가되게 구성되어 있다. 또한, 도12의 전압 제어 발진기는 노드들(A ~ H) 각각으로 3개의 인버터들의 출력신호들이 인가되고, 노드들(A ~ H) 각각에서 발생된 클럭신호가 3개의 인버터들로 인가되게 구성되어 있다.
도14는 도4에 나타낸 위상 차 검출기의 실시예의 구성을 나타내는 것으로, D플립플롭들(DF1, DF2), 및 NAND게이트(NA)로 구성되어 있다.
도14에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
D플립플롭(DF1)은 입력 클럭신호(ECLK)의 상승 엣지에서 "하이"레벨의 업 신호(UP)를 발생하고, NAND게이트(NA)의 출력신호가 "로우"레벨이 되면 리셋되어 "로우"레벨의 업 신호(UP)를 발생한다. D플립플롭(DF2)은 출력 클럭신호(ICK)의 상승 엣지에서 "하이"레벨의 다운 신호(DN)를 발생하고, NAND게이트(NA)의 출력신호가 "로우"레벨이 되면 리셋되어 "로우"레벨의 다운 신호(DN)를 발생한다. NAND게이트(NA)는 업 신호(UP)와 다운 신호(DN)가 모두 "하이"레벨이 되면 "로우"레벨의 업 신호(UP)와 다운 신호(DN)를 발생한다.
도15는 도4에 나타낸 전하 펌프 및 루프 필터의 실시예의 구성을 나타내는 것으로, 전하 펌프(12)는 공급 및 방전 정전류원들(I1, I2), PMOS트랜지스터(P1), 및 NMOS트랜지스터(N1)로 구성되고, 루프 필터(14)는 캐패시터들(C1, C2) 및 저항(R)로 구성되어 있다.
도15에 나타낸 전하 펌프 및 루프 필터의 동작을 설명하면 다음과 같다.
"로우"레벨의 반전 업 신호(UPB)가 인가되면, PMOS트랜지스터(P1)가 온되어 공급 정전류원(I1)의 전류가 PMOS트랜지스터(P1)를 통하여 출력단으로 공급되어 제어전압(Vc)의 레벨을 상승한다. 이때 발생되는 제어전압(Vc)은 루프 필터(14)에 의해서 필터링된다.
반면에, "하이"레벨의 다운 신호(DN)가 인가되면, NMOS트랜지스터(N1)가 온되어 출력단으로부터의 전류가 NMOS트랜지스터(N1)를 통하여 방전되어 방전 정전류원(I2)으로 흐르게 되어 제어전압(Vc)의 레벨을 하강한다. 이때 발생되는 제어전압(Vc)은 루프 필터(14)에 의해서 필터링된다.
그리고, 록 상태에서 "하이"레벨의 반전 업 신호(UP) 및 "로우"레벨의 다운 신호(DN)가 인가되면, PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)가 모두 오프되어 공급 정전류원(I1)으로부터 출력단으로 전류가 공급되지 않게 되고, 출력단으로부터 방전 정전류원(I2)으로 전류가 방전되지 않게 된다. 이에 따라 제어전압(Vc)의 레벨이 그대로 유지된다.
도16a는 도4에 나타낸 분주기들의 실시예의 구성을 나타내는 것으로, 2분주기를 나타내는 것으로, D플립플롭(DF3)으로 구성되어 있으며, D플립플롭(DF3)의 입력 단자(D)와 반전 출력 단자(QB)가 연결되어 있다.
도16a에 나타낸 구성의 기능을 설명하면 다음과 같다.
D플립플롭(DF3)은 클럭신호(iclk)가 인가되면 출력단자(Q)를 통하여 클럭신호(clk)의 1/2배의 주파수를 가진 클럭신호(oclk)를 발생한다.
도16b는 도4에 나타낸 분주기들의 다른 실시예의 구성을 나타내는 것으로, 4분주기를 나타내며, D플립플롭들(DF4, DF5)로 구성되어 있으며, D플립플롭(DF4)의 입력 단자(D)와 반전 출력 단자(QB)가 연결되고, D플립플롭(DF5)의 입력 단자(D)와 반전 출력 단자(QB)가 연결되고, D플립플롭(DF4)의 출력 단자(Q)와 D플립플롭(DF5)의 클럭 신호 단자가 연결되어 있다.
도16b에 나타낸 구성의 기능을 설명하면 다음과 같다.
D플립플롭(DF4)은 클럭신호(iclk)에 응답하여 클럭신호(iclk)의 1/2배의 주파수를 가지는 클럭신호(iclk')를 발생하고, D플립플롭(DF5)은 클럭신호(iclk')에 응답하여 클럭신호(iclk')의 1/2배의 주파수를 가진 클럭신호(oclk)를 발생한다.
도17은 본 발명의 위상 동기 루프의 다른 실시예의 구성을 나타내는 블록도로서, 위상 차 검출기(10), 전하 펌프(12), 루프 필터(14), 전압 제어 발진기(16‘), 및 분주기들(18-1’ ~ 18-n’, 20)로 구성되어 있다.
도17에 나타낸 블록들중 도1a 또는 도4에 나타낸 블록들과 동일한 참조 번호를 가진 블록들의 기능은 도1a 또는 도4의 블록들의 기능과 동일하므로 도1a 또는 도4의 기능 설명을 참고로 하기 바라며, 여기에서는 분주기들(18-1’~ 18-n’)의 기능에 대해서만 설명하기로 한다.
전압 제어 발진기(16‘)로부터 n개의 서로 다른 위상을 가진 클럭신호들 (iCLK1 ~ iCLKn)이 발생된다. 그러면, 분주기들(18-1’ ~ 18-n’) 각각은 클럭신호들(iCLK1 ~ iCLKn) 각각을 분주하여 180도의 위상 차를 가지는 2개씩의 출력 클럭신호들((ICLK1, ICLK1B), (ICLK2, ICLK2B), ..., (ICLKn, ICLKnB))을 발생한다.
도17에 나타낸 위상 동기 루프는 전압 제어 발진기로부터 출력되는 n개의 클럭신호들 각각을 분주하여 2n개의 출력 클럭신호들을 발생하는 구성으로, 종래의 위상 동기 루프와 마찬가지로 분주기들을 사용하여 구성하는 것도 가능하다. 그러나, 종래의 위상 동기 루프에 비해서 적은 수의 분주기들 사용하여 보다 많은 수의 출력 클럭신호들을 발생할 수 있다.
도18은 본 발명의 위상 동기 루프의 또 다른 실시예의 구성을 나타내는 블록도로서, 위상 차 검출기(30), 카운터(32), 디지털 아날로그 변환기(34), 루프 필터(36), 전압 제어 발진기(38), 및 분주기(40)로 구성되어 있다.
도18에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
위상 차 검출기(30)는 도1a의 위상 차 검출기(10)와 동일한 기능을 수행하여 업 신호(UP) 및 다운 신호(DN)를 발생한다. 카운터(32)는 업 신호(UP)에 응답하여 업 카운팅하여 수행하고, 다운 신호(DN)에 응답하여 다운 카운팅을 수행하여 소정 비트의 디지털 카운팅 출력신호(CNT)를 발생한다. 디지털 아날로그 변환기(34) 및 루프 필터(36)는 디지털 카운팅 출력신호를 아날로그 신호로 변환하여 제어전압(Vc)을 발생한다. 전압 제어 발진기(38)는 제어전압(Vc)에 응답하여 동일한 위상 차를 가지는 n개의 서로 다른 위상을 가지는 출력 클럭신호들(ICLK1 ~ ICLKn)을 발 생한다. 분주기(40)는 출력 클럭신호(ICLK0)를 분주하여 궤환 출력 클럭신호(DCLK)를 발생한다.
상술한 도4 및 도17에 나타낸 위상 동기 루프는 아날로그 위상 동기 루프이고, 도18에 나타낸 위상 동기 루프는 디지털 위상 동기 루프이다.
도19는 도18에 나타낸 디지털 아날로그 변환기 및 루프 필터의 실시예의 구성을 나타내는 것으로, 디지털 아날로그 변환기(34)는 PMOS트랜지스터들(P2, P3)로 구성된 전류 미러(CM), NMOS트랜지스터들(N3-1 ~ N3-i)로 구성된 전류 조절부(CC), 및 NMOS트랜지스터(N2)로 구성되고, 루프 필터(36)는 캐패시터들(C1, C2) 및 저항(R)으로 구성되어 있다.
도19에서, Vbias는 바이어스 전압을 나타내고, CNT1 ~ CNTi는 i비트의 디지털 카운팅 출력신호(CNT)를 나타낸다.
도19에 나타낸 회로의 동작을 설명하면 다음과 같다.
소정 레벨의 바이어스 전압(Vbias)가 인가되고, 모두 “하이”레벨인 i비트의 디지털 카운팅 출력신호(CNT)가 인가되면 NMOS트랜지스터들(N3-1 ~ N3-i)이 모두 온되어 NMOS트랜지스터들(N3-1 ~ N3-i)을 통하여 흐르는 전류가 최대가 된다. 그러면, 노드(a)의 전압 레벨이 최소가 되고, 이에 따라, 제어전압(Vc)의 레벨은 최대로 된다. 반면에, 모두 “로우”레벨의 i비트의 디지털 카운팅 출력신호(CNT)가 인가되면 NMOS트랜지스터들(N3-1 ~ N3-i)이 모두 오프된다. 그러면, 노드(a)의 전압 레벨이 최대가 되고, 이에 따라, 제어전압(Vc)의 레벨은 최소가 된다. 이와같은 방법으로 i비트의 디지털 카운팅 출력신호(CNT)에 응답하여 NMOS트랜지스터들 (N3-1 ~ N3-i)을 통하여 흐르는 전류가 조절됨에 의해서 제어전압(Vc)의 레벨이 가변된다. 그리고, 제어전압(Vc)은 루프 필터(36)에 의해서 필터링된다.
따라서, 도18에 나타낸 디지털 위상 동기 루프는 도4 및 도17에 나타낸 위상 동기 루프와 마찬가지로 분주기를 사용하지 않거나, 적은 수의 분주기를 사용하여 높은 주파수의 n개의 출력 클럭신호들(ICLK1 ~ ICLKn)을 발생하는 것이 가능하다.
도20은 도6a에 나타낸 전압 제어 발진기와 도2에 전압 제어 발진기의 제어전압(Vc)의 레벨에 따른 클럭신호의 주파수(f)의 변화를 나타내는 그래프로서, P로 나타낸 그래프는 도2에 나타낸 전압 제어 발진기에 관한 것이며, C로 나타낸 그래프는 도6a에 나타낸 전압 제어 발진기에 관한 것이다.
도20에 도시된 바와 같이, 본 발명의 전압 제어 발진기는 2GHz의 4개의 클럭신호들(ICLK0, ICLK90, ICLK180, ICLK270)을 발생하기 위하여 1.5V정도의 제어전압(Vc)가 필요하나, 종래의 전압 제어 발진기는 4GHz의 2개의 클럭신호들(CLK, CLKB)을 발생하기 위하여 3V(도시되지 않음) 정도의 제어전압(Vc)가 필요하다.
본 발명의 전압 제어 발진기는 낮은 레벨의 제어전압(Vc)에 응답하여 종래의 전압 제어 발진기보다 주파수가 낮은 2GHz의 4개의 클럭신호들을 발생하기 때문에 종래의 전압 제어 발진기보다 전력 소모가 줄어들게 된다. 즉, 종래의 전압 제어 발진기는 본 발명의 전압 제어 발진기와 동일한 2GHz의 4개의 클럭신호들을 발생하기 위하여 높은 레벨의 제어전압(Vc)에 응답하여 4GHz의 2개의 클럭신호들을 발생하여야 하기 때문에 전력 소모가 크다.
따라서, 본 발명의 위상 동기 루프는 분주기를 사용하지 않고 전압 제어 발 진기에 의해서 직접적으로 동일한 위상 차를 가지는 n개의 서로 다른 위상을 가지는 출력 클럭신호들을 발생하는 것이 가능하거나, 종래의 위상 동기 루프에 비해서 적은 수의 분주기를 사용하여 보다 많은 수의 출력 클럭신호들을 발생하는 것이 가능하다.
본 발명의 위상 동기 루프는 반도체 메모리 장치에 적용되어 외부 클럭신호의 1사이클내에 다양한 개수의 서로 다른 위상을 가진 내부 클럭신호들을 발생하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 위상 동기 루프 및 방법은 분주기를 사용하지 않거나, 적은 수의 분주기를 사용하여 전원전압의 레벨이 낮은 경우에도 고주파수의 다양한 개수, 즉, 2n개로 한정되지 않고 n개의 클럭신호들을 발생하는 것이 가능하다. 본 발명의 위상 동기 루프 및 방법은 동일한 주파수의 입력 클럭신호에 대하여 종래의 위상 동기 루프 및 방법과 동일한 주파수의 출력 클럭신호들을 발생하기 위하여 종래의 위상 동기 루프 및 방법에 비해서 전압 제어 발진기가 낮은 제어전압을 이용하여 낮은 주파수의 클럭신호들을 발생하면 되기 때문에 전력 소모가 줄어들게 된다.

Claims (43)

  1. 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기;
    상기 업 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 높이고, 상기 다운 신호에 응답하여 전하를 펌핑하여 상기 제어전압의 레벨을 낮추는 전하 펌프; 및
    반전 회로들을 링 형태로 연결한 적어도 2개이상의 링 형태의 회로들을 구비하고, 상기 반전 회로들중 적어도 하나이상이 상기 적어도 2개이상의 링 형태의 회로들에 공유되고, 상기 제어전압에 응답하여 동일한 위상 차를 가지고 서로 다른 위상을 가지는 출력 클럭신호들을 발생하고, 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하고, 상기 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호가 적어도 2개이상의 상기 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생되는 전압 제어 발진기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  2. 제1항에 있어서, 상기 위상 동기 루프는
    상기 출력 클럭신호들중의 하나의 출력 클럭신호를 분주하여 상기 궤환 출력 클럭신호를 발생하는 분주기를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  3. 제2항에 있어서, 상기 위상 동기 루프는
    상기 제어전압을 필터링하는 루프 필터를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  4. 제3항에 있어서, 상기 전압 제어 발진기는
    짝수개의 반전 회로들을 구비하는 적어도 하나이상의 제1링 형태의 회로; 및
    홀수개의 반전 회로들을 구비하는 적어도 하나이상의 제2링 형태의 회로를 구비하고,
    상기 제1링 형태의 회로와 상기 제2링 형태의 회로가 하나이상의 반전 회로들을 공유하는 것을 특징으로 하는 위상 동기 루프.
  5. 제4항에 있어서, 상기 전압 제어 발진기는
    상기 공유되는 하나이상의 반전 회로의 출력 노드에서 위상 혼합이 이루어지는 것을 특징으로 하는 위상 동기 루프.
  6. 제4항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 위상 동기 루프.
  7. 제4항에 있어서, 상기 반전 회로는
    차동 증폭기인 것을 특징으로 하는 위상 동기 루프.
  8. 제4항에 있어서, 상기 전압 제어 발진기는
    n개의 노드들을 구비하고, 상기 n개의 노드들 각각을 통하여 상기 출력 클럭신호들을 발생하고,
    상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이상의 반전 회로를 구비하고, 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 출력신호들의 개수가 동일하고, 상기 n개의 노드들 각각의 신호가 인가되는 상기 반전 회로들의 개수가 동일한 것을 특징으로 하는 위상 동기 루프.
  9. 제3항에 있어서, 상기 전압 제어 발진기는
    제1홀수개의 반전 회로들을 갖는 제1링 형태를 형성하는 제1논리 회로;
    제2링 형태를 형성하고, 상기 제1링 형태 및 상기 제2링 형태에 공통인 제1노드에서 위상 혼합이 일어나도록 하는 제2논리 회로; 및
    제2홀수개의 반전 회로들을 갖는 제3링 형태를 형성하는 제3논리 회로를 구비하여,
    상기 위상 혼합이 제2노드에서 일어나도록 하고, 상기 제2노드는 상기 제2링 태와 제3링 형태에 공통인 것을 특징으로 하는 위상 동기 루프.
  10. 제9항에 있어서, 상기 위상 혼합이 적어도 3개의 상이한 노드에서 일어나도록 배열된 적어도 2개의 추가 링 형태들을 구비하는 것을 특징으로 하는 위상 동기 루프.
  11. 제9항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 위상 동기 루프.
  12. 제9항에 있어서, 상기 반전 회로는
    차동 증폭기인 것을 특징으로 하는 위상 동기 루프.
  13. 제9항에 있어서, 상기 전압 제어 발진기는
    n개의 노드들을 구비하고, 상기 n개의 노드들 각각을 통하여 상기 출력 클럭신호들을 발생하고,
    상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이상의 반전 회로를 구비하고, 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 출력신호들의 개수가 동일하고, 상기 n개의 노드들 각각의 신호가 인가되는 상기 반전 회로들의 개수가 동일한 것을 특징으로 하는 위상 동기 루프.
  14. 제3항에 있어서, 상기 전압 제어 발진기는
    상기 n개의 노드들사이에 연결된 n+1보다 크거나 같고, n(n-1)/2보다 작거나 같은 수의 반전 회로들을 구비하고,
    상기 n개의 노드들중 적어도 하나이상의 노드로 입력되는 신호의 수가 적어도 2개이상인 것을 특징으로 하는 위상 동기 루프.
  15. 제14항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 위상 동기 루프.
  16. 제14항에 있어서, 상기 반전 회로는
    차동 증폭기인 것을 특징으로 하는 위상 동기 루프.
  17. 제14항에 있어서, 상기 전압 제어 발진기는
    n개의 노드들을 구비하고, 상기 n개의 노드들 각각을 통하여 상기 출력 클럭신호들을 발생하고,상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이상의 반전 회로를 구비하고, 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 출력신호들의 개수와 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 입력신호들의 개수가 모두 동일한 것을 특징으로 하는 위상 동기 루프.
  18. 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기;
    상기 업 신호에 응답하여 업 카운팅을 수행하고, 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 디지털 카운팅 출력신호를 발생하는 카운터;
    상기 디지털 카운팅 출력신호를 아날로그 신호를 변환함에 의해서 제어전압을 발생하는 디지털 아날로그 변환기;
    반전 회로들을 링 형태로 연결한 적어도 2개이상의 링 형태의 회로들을 구비하고, 상기 반전 회로들중 적어도 하나이상이 상기 적어도 2개이상의 링 형태의 회로들에 공유되고, 상기 제어전압에 응답하여 동일한 위상 차를 가지고 서로 다른 위상을 가지는 출력 클럭신호들을 발생하고, 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하고, 상기 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호가 적어도 2개이상의 상기 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생되는 전압 제어 발진기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  19. 제18항에 있어서, 상기 위상 동기 루프는
    상기 출력 클럭신호들중의 하나의 출력 클럭신호를 분주하여 상기 궤환 출력 클럭신호를 발생하는 분주기를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  20. 제19항에 있어서, 상기 위상 동기 루프는
    상기 제어전압을 필터링하는 루프 필터를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  21. 제20항에 있어서, 상기 전압 제어 발진기는
    짝수개의 반전 회로들을 구비하는 적어도 하나이상의 제1링 형태의 회로; 및
    홀수개의 반전 회로들을 구비하는 적어도 하나이상의 제2링 형태의 회로를 구비하고,
    상기 제1링 형태의 회로와 상기 제2링 형태의 회로가 하나이상의 반전 회로 들을 공유하며, 상기 반전 회로들 각각의 n개의 입출력 노드들을 통하여 상기 n개의 출력 클럭신호들을 발생하는 것을 특징으로 하는 위상 동기 루프.
  22. 제21항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 위상 동기 루프.
  23. 제21항에 있어서, 상기 반전 회로는
    차동 증폭기인 것을 특징으로 하는 위상 동기 루프.
  24. 제21항에 있어서, 상기 전압 제어 발진기는
    n개의 노드들을 구비하고, 상기 n개의 노드들 각각을 통하여 상기 출력 클럭신호들을 발생하고,
    상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이상의 반전 회로를 구비하고, 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 출력신호들의 개수와 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 입력신호들의 개수가 모두 동일한 것을 특징으로 하는 위상 동기 루프.
  25. 제20항에 있어서, 상기 전압 제어 발진기는
    제1홀수개의 반전 회로들을 갖는 제1링 형태를 형성하는 제1논리 회로;
    제2링 형태를 형성하고, 상기 제1링 형태 및 상기 제2링 형태에 공통인 제1 노드에서 위상 혼합이 일어나도록 하는 제2논리 회로; 및
    제2홀수개의 반전 회로들을 갖는 제3링 형태를 형성하는 제3논리 회로를 구비하여,
    상기 위상 혼합이 제2노드에서 일어나도록 하고, 상기 제2노드는 상기 제2링 태와 제3링 형태에 공통인 것을 특징으로 하는 위상 동기 루프.
  26. 제25항에 있어서, 상기 위상 혼합이 적어도 3개의 상이한 노드에서 일어나도록 배열된 적어도 2개의 추가 링 형태들을 구비하는 것을 특징으로 하는 위상 동기 루프.
  27. 제25항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 위상 동기 루프.
  28. 제25항에 있어서, 상기 반전 회로는
    차동 증폭기인 것을 특징으로 하는 위상 동기 루프.
  29. 제25항에 있어서, 상기 전압 제어 발진기는
    n개의 노드들을 구비하고, 상기 n개의 노드들 각각을 통하여 상기 출력 클럭신호들을 발생하고,
    상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이 상의 반전 회로를 구비하고, 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 출력신호들의 개수와 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 입력신호들의 개수가 모두 동일한 것을 특징으로 하는 위상 동기 루프.
  30. 제20항에 있어서, 상기 전압 제어 발진기는
    상기 n개의 노드들사이에 연결된 n+1보다 크거나 같고, n(n-1)/2보다 작거나 같은 수의 반전 회로들을 구비하고,
    상기 n개의 노드들중 적어도 하나이상의 노드로 입력되는 신호의 수가 적어도 2개이상인 것을 특징으로 하는 위상 동기 루프.
  31. 제30항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 위상 동기 루프.
  32. 제30항에 있어서, 상기 반전 회로는
    차동 증폭기인 것을 특징으로 하는 위상 동기 루프.
  33. 제30항에 있어서, 상기 전압 제어 발진기는
    n개의 노드들을 구비하고, 상기 n개의 노드들 각각을 통하여 상기 출력 클럭신호들을 발생하고,
    상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이 상의 반전 회로를 구비하고, 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 출력신호들의 개수와 상기 n개의 노드들 각각에 연결되는 상기 반전 회로들의 입력신호들의 개수가 모두 동일한 것을 특징으로 하는 위상 동기 루프.
  34. 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기;
    상기 업 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 높이고, 상기 다운 신호에 응답하여 전하를 펌핑하여 상기 제어전압의 레벨을 낮추는 전하 펌프; 및
    4개의 노드들 각각이 다른 3개의 노드들과의 사이에 반전 회로들을 연결하여 링 형태의 회로들을 형성하고, 상기 노드들 각각으로 입력되는 상기 반전 회로들의 출력신호들의 개수 및 상기 노드들 각각의 신호가 인가되는 상기 반전 회로들의 개수가 2개씩이고, 상기 노드들을 통하여 동일한 위상 차를 가지는 4개의 서로 다른 위상을 가지는 출력 클럭신호들을 발생하고, 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  35. 제34항에 있어서, 상기 전압 제어 발진기는
    상기 4개의 노드들에 해당하는 제1 내지 제4노드들을 구비하고,
    상기 제1노드와 상기 제2노드, 상기 제2노드와 상기 제3노드, 상기 제3노드 와 상기 제4노드, 상기 제4노드와 상기 제1노드사이에 일방향으로 연결된 제1 내지 제4반전회로들;
    상기 제2노드와 상기 제4노드사이에 양방향으로 병렬 연결된 제5, 6반전 회로들; 및
    상기 제1노드와 상기 제3노드사이에 양방향으로 병렬 연결된 제7, 8반전 회로들을 구비하는 것을 특징으로 하는 위상 동기 루프.
  36. 제35항에 있어서, 상기 위상 동기 루프는
    상기 출력 클럭신호들중의 하나의 출력 클럭신호를 분주하여 상기 궤환 출력 클럭신호를 발생하는 분주기를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  37. 제36항에 있어서, 상기 위상 동기 루프는
    상기 제어전압을 필터링하는 루프 필터를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  38. 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출 단계;
    상기 업 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 높이고, 상기 다운 신호에 응답하여 전하를 펌핑하여 상기 제어전압의 레벨을 낮추는 전하 펌핑 단계; 및
    n개의 노드들을 구비하고, 상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이상의 반전 회로를 구비하여, 상기 제어전압에 응답하여 동일한 위상 차를 가지는 n개의 서로 다른 위상을 가지는 출력 클럭신호들을 상기 n개의 노드들을 통하여 발생하고, 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하고, 상기 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호를 적어도 2개이상의 상기 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생하는 전압 제어 발진 단계를 구비하는 것을 특징으로 하는 위상 동기 방법.
  39. 제38항에 있어서, 상기 위상 동기 방법은
    상기 출력 클럭신호들중의 하나의 출력 클럭신호를 분주하여 상기 궤환 출력 클럭신호를 발생하는 분주 단계를 더 구비하는 것을 특징으로 하는 위상 동기 방법.
  40. 제39항에 있어서, 상기 위상 동기 방법은
    상기 제어전압을 필터링하여 필터링된 제어전압을 발생하고, 상기 필터링된 제어전압을 상기 전압 제어 발진 단계로 인가하는 필터링 단계를 더 구비하는 것을 특징으로 하는 위상 동기 방법.
  41. 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출 단계;
    상기 업 신호에 응답하여 업 카운팅을 수행하고, 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 디지털 카운팅 출력신호를 발생하는 카운팅 단계;
    상기 디지털 카운팅 출력신호를 아날로그 신호를 변환함에 의해서 제어전압을 발생하는 디지털 아날로그 변환 단계;
    n개의 노드들을 구비하고, 상기 n개의 노드들 각각이 다른 (n-1)개의 노드들과의 사이에 적어도 하나이상의 반전 회로를 구비하여, 상기 제어전압에 응답하여 동일한 위상 차를 가지는 n개의 서로 다른 위상을 가지는 출력 클럭신호들을 상기 n개의 노드들을 통하여 발생하고 상기 출력 클럭신호들중의 하나를 상기 궤환 출력 클럭신호로 발생하고, 상기 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호를 적어도 2개이상의 상기 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생하는 전압 제어 발진 단계를 구비하는 것을 특징으로 하는 위상 동기 방법.
  42. 제41항에 있어서, 상기 위상 동기 방법은
    상기 출력 클럭신호들중의 하나의 출력 클럭신호를 분주하여 상기 궤환 출력 클럭신호를 발생하는 분주 단계를 더 구비하는 것을 특징으로 하는 위상 동기 방법.
  43. 제42항에 있어서, 상기 위상 동기 방법은 상기 제어전압을 필터링하여 필터링된 제어전압을 발생하고, 상기 필터링된 제어전압을 상기 전압 제어 발진 단계로 인가하는 필터링 단계를 더 구비하는 것을 특징으로 하는 위상 동기 방법.
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DE102006028966.8A DE102006028966B4 (de) 2005-06-21 2006-06-16 Phasenregelkreisschaltung, Verfahren zum Verriegeln der Phase, Speicherbauelement und Speichersystem
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100991998B1 (ko) 2008-10-13 2010-11-04 주식회사 하이닉스반도체 위상 동기 장치 및 그 제어 방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696797B1 (en) * 2005-03-31 2010-04-13 Schnaitter William N Signal generator with output frequency greater than the oscillator frequency
US8058914B2 (en) * 2008-07-29 2011-11-15 Fujitsu Limited Generating multiple clock phases
US8718217B2 (en) * 2008-07-29 2014-05-06 Fujitsu Limited Clock and data recovery (CDR) using phase interpolation
US8300753B2 (en) 2008-07-29 2012-10-30 Fujitsu Limited Triple loop clock and data recovery (CDR)
US8411782B2 (en) * 2008-07-29 2013-04-02 Fujitsu Limited Parallel generation and matching of a deskew channel
US8300754B2 (en) * 2008-07-29 2012-10-30 Fujitsu Limited Clock and data recovery with a data aligner
US8258830B2 (en) * 2009-01-20 2012-09-04 Mediatek Inc. Methods for calibrating gated oscillator and oscillator circuit utilizing the same
US8320770B2 (en) * 2009-03-20 2012-11-27 Fujitsu Limited Clock and data recovery for differential quadrature phase shift keying
US8355478B1 (en) * 2009-05-29 2013-01-15 Honeywell International Inc. Circuit for aligning clock to parallel data
TW201128918A (en) * 2010-02-12 2011-08-16 Ind Tech Res Inst Charge pump and phase-detecting apparatus, phase-locked loop and delay-locked loop using the same
US8415999B2 (en) 2010-07-28 2013-04-09 International Business Machines Corporation High frequency quadrature PLL circuit and method
CN102811052B (zh) * 2011-05-31 2015-08-26 比亚迪股份有限公司 一种锁相环电路
JP5275508B1 (ja) * 2012-12-21 2013-08-28 彰 滝沢 発振方法及び発振回路
US9939883B2 (en) 2012-12-27 2018-04-10 Nvidia Corporation Supply-voltage control for device power management
US9276622B2 (en) 2013-03-14 2016-03-01 Qualcomm Incorporated Local oscillator (LO) generator with multi-phase divider and phase locked loop
US9766649B2 (en) 2013-07-22 2017-09-19 Nvidia Corporation Closed loop dynamic voltage and frequency scaling
US9602083B2 (en) 2013-07-03 2017-03-21 Nvidia Corporation Clock generation circuit that tracks critical path across process, voltage and temperature variation
US10466763B2 (en) * 2013-12-02 2019-11-05 Nvidia Corporation Dynamic voltage-frequency scaling to limit power transients
CN103677077A (zh) * 2013-12-18 2014-03-26 西安智多晶微电子有限公司 强化时钟管理的复杂可编程逻辑器件
SG11201606645VA (en) * 2014-03-07 2016-09-29 Semiconductor Energy Lab Co Ltd Method for driving semiconductor device
US9667231B1 (en) * 2015-03-25 2017-05-30 Sandia Corporation Fast frequency divider circuit using combinational logic
JP6561138B2 (ja) * 2015-05-20 2019-08-14 シーラス ロジック インターナショナル セミコンダクター リミテッド リング周波数分割器
CN105553471B (zh) * 2015-12-15 2018-09-25 成都九洲迪飞科技有限责任公司 高灵敏度数字锁相环
CN108614791B (zh) * 2016-12-09 2020-10-23 比亚迪股份有限公司 串行脉冲产生电路及充电装置
US10020813B1 (en) * 2017-01-09 2018-07-10 Microsoft Technology Licensing, Llc Scaleable DLL clocking system
CN107370474A (zh) * 2017-06-12 2017-11-21 合肥格易集成电路有限公司 一种振荡器电路及非易失性存储器
US10319444B2 (en) * 2017-10-30 2019-06-11 International Business Machines Corporation Memory data randomizer
CN108055019A (zh) * 2017-12-19 2018-05-18 重庆湃芯微电子有限公司 面向NB-IoT的低成本环形振荡器
CN111710353B (zh) * 2019-05-05 2021-06-22 长江存储科技有限责任公司 实施精确占空比控制的双数据速率电路和数据生成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777498A (en) 1996-12-02 1998-07-07 Sgs-Thomson Microelectronics, Inc. Data compensation/resynchronization circuit for phase lock loops
US6304113B1 (en) * 1999-07-30 2001-10-16 Stmicroelectronics S.A. Device for synchronizing a reference event of an analog signal on a clock
JP2003046375A (ja) 2001-07-31 2003-02-14 Sony Corp リング発振器およびこれを用いたｐｌｌ回路
US6768356B1 (en) * 2000-09-07 2004-07-27 Iowa State University Research Foundation, Inc. Apparatus for and method of implementing time-interleaved architecture

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380742A (en) * 1980-08-04 1983-04-19 Texas Instruments Incorporated Frequency/phase locked loop circuit using digitally controlled oscillator
JP2990863B2 (ja) * 1991-06-26 1999-12-13 日本電気株式会社 発振回路
DE69315010T2 (de) * 1992-08-20 1998-04-16 Koninkl Philips Electronics Nv Oszillator mit mehrphasigen Ausgängen
JPH08316802A (ja) 1995-05-18 1996-11-29 Sony Corp 多相クロック信号形成装置
JP3147044B2 (ja) * 1997-07-25 2001-03-19 日本電気株式会社 半導体記憶装置
US6008680A (en) * 1997-08-27 1999-12-28 Lsi Logic Corporation Continuously adjustable delay-locked loop
US6181210B1 (en) * 1998-09-21 2001-01-30 Broadcom Corporation Low offset and low glitch energy charge pump for PLL-based timing recovery systems
US6075419A (en) * 1999-01-29 2000-06-13 Pmc-Sierra Ltd. High speed wide tuning range multi-phase output ring oscillator
US6137369A (en) * 1999-03-03 2000-10-24 Lucent Technologies Inc. Ring oscillator clock generator network
US6329882B1 (en) * 1999-12-20 2001-12-11 Intel Corporation Third-order self-biased phase-locked loop for low jitter applications
US6456165B1 (en) * 2000-08-18 2002-09-24 International Business Machines Corporation Phase error control for phase-locked loops
US6968356B1 (en) * 2000-10-19 2005-11-22 International Business Machines Corporation Method and apparatus for transferring data between a client and a host across a firewall
US6504438B1 (en) * 2001-09-17 2003-01-07 Rambus, Inc. Dual loop phase lock loops using dual voltage supply regulators
US6611161B1 (en) * 2001-11-06 2003-08-26 National Semiconductor Corporation Charge pump circuit for a high speed phase locked loop
US20030198311A1 (en) * 2002-04-19 2003-10-23 Wireless Interface Technologies, Inc. Fractional-N frequency synthesizer and method
US6650594B1 (en) * 2002-07-12 2003-11-18 Samsung Electronics Co., Ltd. Device and method for selecting power down exit
US6570423B1 (en) * 2002-08-29 2003-05-27 Sun Microsystems, Inc. Programmable current source adjustment of leakage current for phase locked loop
US20040032300A1 (en) 2002-08-19 2004-02-19 Koninklijke Philips Electronics N.V. Multi-phase oscillator and method therefor
KR100532415B1 (ko) * 2003-01-10 2005-12-02 삼성전자주식회사 돌발지터 정보를 차단할 수 있는 동기루프 회로 및 이의돌발지터 정보 차단방법
KR100541549B1 (ko) * 2003-09-16 2006-01-11 삼성전자주식회사 링 오실레이터

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777498A (en) 1996-12-02 1998-07-07 Sgs-Thomson Microelectronics, Inc. Data compensation/resynchronization circuit for phase lock loops
US6304113B1 (en) * 1999-07-30 2001-10-16 Stmicroelectronics S.A. Device for synchronizing a reference event of an analog signal on a clock
US6768356B1 (en) * 2000-09-07 2004-07-27 Iowa State University Research Foundation, Inc. Apparatus for and method of implementing time-interleaved architecture
JP2003046375A (ja) 2001-07-31 2003-02-14 Sony Corp リング発振器およびこれを用いたｐｌｌ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100991998B1 (ko) 2008-10-13 2010-11-04 주식회사 하이닉스반도체 위상 동기 장치 및 그 제어 방법

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