JP3459561B2 - 位相比較器 - Google Patents

位相比較器

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JP3459561B2
JP3459561B2 JP02871398A JP2871398A JP3459561B2 JP 3459561 B2 JP3459561 B2 JP 3459561B2 JP 02871398 A JP02871398 A JP 02871398A JP 2871398 A JP2871398 A JP 2871398A JP 3459561 B2 JP3459561 B2 JP 3459561B2
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相ロックループ
(PLL:Phase Locked Loop)に用いられる位相比較回路に
関する。
【０００２】
【従来の技術】図４は、一般的なＰＬＬの構成を示すブ
ロック図である。ＰＬＬは、位相比較器１、チャージポ
ンプ２、ローパスフィルタ３、電圧制御発振器４及び分
周器５により構成される。位相比較器１は、基準クロッ
クＢＣＫと後述する電圧制御発振器４の発振クロックＯ
ＣＫを分周した分周クロックＴＣＫとの位相を比較し、
その位相差に応じた出力ＰＤＵ、ＰＤＤを発生する。チ
ャージポンプ２は、出力側に対して一定電流を供給する
正の定電流源と、出力側から一定電流を引き込む負の定
電流源とを有し、位相比較器１から入力される比較出力
ＰＤＵ、ＰＤＤに応答してローパスフィルタ３を充放電
する。ローパスフィルタ３は、チャージポンプ２から入
力される出力ＰＤの交流成分を除去し、出力ＰＤに応じ
て変化する電圧Ｖcを出力する。電圧制御発振器４は、
ローパスフィルタ３を通して印加される電圧Ｖcに応答
して発振動作を変動し、電圧Ｖcに従う周波数を有する
発振クロックＯＣＫを発生する。そして、分周器５は、
電圧制御発振器４から入力される発振クロックＯＣＫを
所定の比率で分周し、分周クロックＴＣＫを位相比較器
１に供給する。この分周器５では、例えば、発振クロッ
クＯＣＫを１／２に分周することにより、デューティが
１／２となる分周クロックＴＣＫを得られるようにして
いる。
【０００３】このようなＰＬＬにおいては、基準クロッ
クＢＣＫと発振クロックＯＣＫとの位相差に応じて電圧
制御発振器４の発振周波数が制御されるようになり、基
準クロックＢＣＫと発振クロックＯＣＫとの位相差が一
定に保たれる。図５は、位相比較器１の構成を示す回路
図であり、図６は、その動作を説明するタイミング図で
ある。
【０００４】位相比較器１は、３つのフリップフロップ
１１、１２、１３及び２つのＸＯＲ（排他論理和）ゲー
ト１４、１５により構成される。３つのフリップフロッ
プ１１、１２、１３は、直列に接続されてシフトレジス
タを構成し、１段目のフリップフロップ１１のＤ入力に
基準クロックＢＣＫが入力される。１段目及び２段目の
フリップフロップ１１、１２のＴ入力には、分周クロッ
クＴＣＫが入力され、３段目のフリップフロップ１３の
Ｔ入力には、分周クロックＴＣＫの反転クロックが入力
される。これにより、基準クロックＢＣＫの状態が、分
周クロックＴＣＫの立ち上がりのタイミングに応答して
１段目のフリップフロップ１１及び２段目のフリップフ
ロップ１２に伝えられ、分周クロックＴＣＫの立ち下が
りのタイミングに応答して３段目のフリップフロップ１
３に伝えられる。
【０００５】第１のＸＯＲゲート１４は、２つの入力
が、基準クロックＢＣＫの入力及びフリップフロップ１
１のＱ出力に接続され、その論理合成出力が比較出力Ｐ
ＤＵとしてチャージポンプ２に供給される。第２のＸＯ
Ｒゲート１５は、２つの入力が、フリップフロップ１２
のＱ出力とフリップフロップ１３のＱ出力とに接続さ
れ、その論理合成出力が比較出力ＰＤＤとしてチャージ
ポンプ２に供給される。
【０００６】以上の位相比較器１の動作を図６に従って
説明する。基準クロックＢＣＫは、分周クロックＴＣＫ
の立ち上がりのタイミングでフリップフロップ１１に取
り込まれる。これにより、フリップフロップ１１の出力
Ｑ１は、基準クロックＢＣＫの変化点に対して分周クロ
ックＴＣＫが次に立ち上がるタイミングで、基準クロッ
クＢＣＫに従うように変化する。基準クロックＢＣＫと
出力Ｑ１とが入力されるＸＯＲゲート１４の出力ＰＤＵ
は、基準クロックＢＣＫの立ち下がりから次の分周クロ
ックＴＣＫの立ち上がりまでと、基準クロックの立ち上
がりから次の分周クロックＴＣＫの立ち上がりまでとで
ローレベルとなり、チャージポンプ２の正の定電流源を
オンさせる。
【０００７】フリップフロップ１１の出力Ｑ１は、分周
クロックＴＣＫの立ち上がりのタイミングでフリップフ
ロップ１２に取り込まれる。これにより、フリップフロ
ップ１２の出力Ｑ２は、出力Ｑ１が分周クロックＴＣＫ
の１周期分だけ遅れた波形を示す。そして、フリップフ
ロップ１２の出力Ｑ２は、分周クロックＴＣＫの立ち下
がりのタイミングでフリップフロップ１３に取り込まれ
る。これにより、フリップフロップ１３の出力Ｑ３は、
出力Ｑ２が分周クロックＴＣＫの１／２周期分だけ遅れ
た波形を示す。出力Ｑ２と出力Ｑ３とが入力されるＸＯ
Ｒゲート１５の出力ＰＤＤは、出力Ｑ２の立ち上がりか
ら次の出力Ｑ３の立ち上がりまでと、出力Ｑ２の立ち下
がりから次の出力Ｑ３の立ち下がりまでとでハイレベル
となり、チャージポンプ２の負の定電流源をオンさせ
る。
【０００８】ここで、比較出力ＰＤＵについては、基準
クロックＢＣＫの変化点から分周クロックＴＣＫが次に
立ち上がるまでの期間にローレベルを維持する。これに
対して、比較出力ＰＤＤは、比較出力ＰＤＵの立ち上が
りから分周クロックＴＣＫの１周期分遅れたタイミング
で、分周クロックＴＣＫの１／２周期の期間だけハイレ
ベルを維持する。この比較出力ＰＤＤは、チャージポン
プ２において、比較出力ＰＤＵのローレベル期間に含ま
れる加算分（分周クロックＴＣＫの１／２周期）をキャ
ンセルする。従って、比較出力ＰＤＵのローレベルの期
間が、基準クロックＢＣＫと分周クロックＴＣＫとの位
相差の大小に応じて伸縮制御される。
【０００９】
【発明が解決しようとする課題】以上の位相比較器１に
おいては、フリップフロップ１１〜１３を動作させる分
周クロックＴＣＫがローレベルを示す期間の分が、比較
出力ＰＤＵのローレベルの期間に加算されている。そし
て、分周クロックＴＣＫがハイレベルを示す期間に応じ
て比較出力ＰＤＤのハイレベルの期間が設定される。従
って、分周クロックＴＣＫは、ハイレベルの期間とロー
レベルの期間とを等しく、即ち、デューティを１／２に
設定するようにしなければならない。電圧制御発信器で
は、発信クロックのデューティが安定しないため、発振
クロックを分周してデューティが１／２となるクロック
を得るようにしている。従って、電圧制御発振器４の発
振周波数を、実際に位相比較器１での比較に用いられる
分周クロックＴＣＫの周波数の２倍以上に設定しなけれ
ばならないという問題が生じる。
【００１０】そこで本発明は、発振クロックのデューテ
ィ比の制限を受けることなく位相比較を可能にすること
を目的とする。
【００１１】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の特徴とするとこ
ろは、基準クロックと発振クロックとの位相差を検出す
る位相比較回路であって、複数のフリップフロップが直
列に接続され、１段目のフリップフロップに入力した上
記基準クロックの状態を上記発振クロックの立ち上がり
または立ち下がりの何れか一方のタイミングに従って順
次シフトするシフトレジスタと、上記基準クロックの状
態と上記シフトレジスタの１段目に接続されたフリップ
フロップの出力信号の状態との不一致を検出する第１の
論理ゲートと、上記シフトレジスタの２段目に接続され
たフリップフロップの出力信号の状態と３段目に接続さ
れたフリップフロップの出力信号の状態との論理積を取
り出す第２の論理ゲートと、を備え、上記第１及び第２
の論理ゲートの出力に応答してチャージポンプを駆動す
ることにある。
【００１２】本発明によれば、位相比較器を構成するフ
リップフロップが全て発振クロックの立ち下がりのみ、
あるいは、立ち下がりのみで動作するようになる。従っ
て、発振クロックのデューティが１／２でないときで
も、回路の動作には全く影響しない。さらに第２の特徴
とするところは、基準クロックとこの基準クロックの周
期よりも短い周期を有する発振クロックとの位相差を検
出する位相比較回路であって、上記基準クロックの変化
点から上記発振クロックが次に立ち上がるまでの期間に
第１の極性を維持する第１の出力を得る第１の検出手段
と、上記基準クロックの周期と同一の周期で上記発振ク
ロックの１周期の期間に第２の極性を維持する第２の出
力を得る第２の検出手段と、を備え、上記第１及び第２
の出力に応答してチャージポンプを駆動することにあ
る。
【００１３】本発明によれば、第２の出力を発振クロッ
クの１／２周期のタイミングで変化させる必要がなくな
り、発振クロックの立ち上がりまたは立ち下がりの何れ
か一方のタイミングのみで動作させることが可能にな
る。
【００１４】
【発明の実施の形態】図１は、本発明の位相比較器の第
１の実施形態を示す回路図であり、図２は、その動作を
説明するタイミング図である。尚、本発明の位相比較器
は、図４の位相比較器１に対応するものであり、その出
力ＰＤＵ、ＰＤＤによってチャージポンプを駆動するよ
うに構成される。
【００１５】本実施形態の位相比較器は、３つのフリッ
プフロップ２１、２２、２３、ＸＯＲ（排他論理和）ゲ
ート２４及びＡＮＤゲート２５により構成される。１段
目のフリップフロップ２１は、Ｄ入力が基準クロックＢ
ＣＫの入力に接続され、２段目のフリップフロップ２２
は、Ｄ入力が１段目のフリップフロップ２１のＱ出力に
接続される。また、３段目のフリップフロップ２３は、
Ｄ入力が２段目のフリップフロップ２２の＊Ｑ出力（反
転出力）に接続される。そして、各段のフリップフロッ
プ２１、２２、２３のＴ入力には、発振クロックＯＣＫ
が入力される。これにより、基準クロックＢＣＫの状態
が、発振クロックＯＣＫの立ち上がりのタイミングに応
答して、１段目のフリップフロップ２１及び２段目のフ
リップフロップ２２に伝えられ、さらに、その反転値が
３段目のフリップフロップ２３に伝えられる。
【００１６】ＸＯＲゲート２４は、２つの入力が、基準
クロックＢＣＫの入力及びフリップフロップ２１のＱ出
力に接続され、その論理合成出力が比較出力ＰＤＵとし
てチャージポンプに供給される。ＡＮＤゲート２５は、
２つの入力が、フリップフロップ２２のＱ出力とフリッ
プフロップ２３のＱ出力とに接続され、その論理合成出
力が比較出力ＰＤＤとしてチャージポンプに供給され
る。
【００１７】以上の位相比較器の動作を図２に従って説
明する。基準クロックＢＣＫは、発振クロックＯＣＫの
立ち上がりのタイミングでフリップフロップ２１に取り
込まれる。これにより、フリップフロップ２１の出力Ｑ
１は、基準クロックＢＣＫの変化点に対して発振クロッ
クＯＣＫが次に立ち上がるタイミングで、基準クロック
ＢＣＫに従うように変化する。基準クロックＢＣＫと出
力Ｑ１とが入力されるＸＯＲゲート２４の出力ＰＤＵ
は、基準クロックＢＣＫの立ち下がりから次の発振クロ
ックＯＣＫの立ち上がりまでと、基準クロックの立ち上
がりから次の発振クロックＯＣＫの立ち上がりまでとで
ローレベルとなり、チャージポンプの正の定電流源をオ
ンさせる。
【００１８】フリップフロップ２１の出力Ｑ１は、発振
クロックＯＣＫの立ち上がりのタイミングでフリップフ
ロップ２２に取り込まれる。これにより、フリップフロ
ップ２２の出力Ｑ２は、出力Ｑ１が発振クロックＯＣＫ
の１周期分だけ遅れた波形を示す。そして、フリップフ
ロップ２２の出力Ｑ２は、その反転信号が発振クロック
ＯＣＫの立ち上がりのタイミングでフリップフロップ２
３に取り込まれる。これにより、フリップフロップ２３
の出力Ｑ３は、出力Ｑ２の反転信号が発振クロックＯＣ
Ｋの１周期分だけ遅れた波形を示す。出力Ｑ２と出力Ｑ
３とが入力されるＡＮＤゲート２５の出力ＰＤＤは、出
力Ｑ２の立ち上がりから次の出力Ｑ３の立ち下がりまで
に限ってハイレベルとなり、チャージポンプの負の定電
流源をオンさせる。
【００１９】ここで、比較出力ＰＤＵについては、図６
の場合と同一であり、基準クロックＢＣＫの変化点から
発振クロックＯＣＫが次に立ち上がるまでの期間だけロ
ーレベルを維持する。この比較出力ＰＤＵがローレベル
となる期間は、基準クロックＢＣＫの１／２周期毎に現
れる。一方、比較出力ＰＤＤについては、比較出力ＰＤ
Ｕの立ち上がりから発振クロックＯＣＫの１周期分遅れ
たタイミングで、発振クロックＯＣＫの１周期分の期間
だけハイレベルとなる。この比較出力ＰＤＤがハイレベ
ルとなる期間は、基準クロックＢＣＫの１周期毎に、即
ち、比較出力ＰＤＵがローレベルを示す周期の２倍の周
期で現れる。比較出力ＰＤＤがハイレベルを維持する期
間は、比較出力ＰＤＵがローレベルを維持する期間に含
まれる加算分（発振クロックＯＣＫの１／２周期）の２
倍となっているため、比較出力ＰＤＵのローレベル期間
に含まれる加算分を比較出力ＰＤＤでキャンセルするこ
とができる。
【００２０】以上のようにして得られる比較出力ＰＤ
Ｕ、ＰＤＤによるチャージポンプの駆動については、図
５と同一である。本発明においては、ＡＮＤゲート２５
の出力ＰＤＤが、発振クロックＯＣＫの立ち上がりのタ
イミングにのみ応答して変化するようになるため、発振
クロックＯＣＫのデューティを１／２にする必要がなく
なる。
【００２１】図３は、本発明の位相比較器の第２の実施
形態を示す回路図である。本実施形態の位相比較器は、
７つのフリップフロップ３１〜３７、２つのＮＡＮＤゲ
ート３８、３９及び２つのＡＮＤゲート４０、４１によ
り構成される。第１のフリップフロップ３１は、Ｄ入力
が基準クロックＢＣＫの反転信号の入力に接続され、第
２のフリップフロップ３２は、Ｄ入力が第１のフリップ
フロップ３１の＊Ｑ出力（反転出力）に接続される。さ
らに、第３のフリップフロップ３３は、Ｄ入力が第２の
フリップフロップ３３の＊Ｑ出力に接続される。また、
第４のフリップフロップ３４は、Ｄ入力が基準クロック
ＢＣＫの入力に接続され、第５のフリップフロップ３５
は、Ｄ入力が第４のフリップフロップ３４の＊Ｑ出力の
反転信号に接続される。これら第１〜第５のフリップフ
ロップ３１〜３５のＴ入力には、それぞれ発振クロック
ＯＣＫが入力される。これにより、基準クロックＢＣＫ
の状態が、発振クロックＯＣＫの立ち上がりのタイミン
グに応答して各フリップフロップ３１〜３５に順次伝え
られる。第６のフリップフロップ３６は、Ｄ入力が電源
電位に接続され、Ｔ入力が基準クロックＢＣＫに接続さ
れる。第７のフリップフロップ３７は、第６のフリップ
フロップ３６と同様に、Ｄ入力が電源電位に接続され、
Ｔ入力が基準クロックＢＣＫの反転信号の入力に接続さ
れる。
【００２２】第１のＮＡＮＤゲート３８は、２つの入力
が、第１のフリップフロップ３１のＱ出力と第６のフリ
ップフロップ３６のＱ出力とに接続され、第２のＮＡＮ
Ｄゲート３９は、２つの入力が、第４のフリップフロッ
プ３４のＱ出力と第７のフリップフロップ３７のＱ出力
とに接続される。第１のＡＮＤゲート４０は、２つの入
力が２つのＮＡＮＤゲート３８、３９の出力に接続さ
れ、その論理合成出力が比較出力ＰＤＵとしてチャージ
ポンプに供給される。第２のＡＮＤゲート４１は、２つ
の入力が、第２のフリップフロップ３２のＱ出力と第３
のフリップフロップ３３のＱ出力とに接続され、その論
理合成出力が比較出力ＰＤＤとしてチャージポンプに供
給される。
【００２３】以上の位相比較器においても、第１〜第５
のフリップフロップ３１〜３５が全て発振クロックＯＣ
Ｋの立ち上がりのタイミングで動作し、図２と同様の出
力ＰＤＵ、ＰＤＤを得ることができる。
【００２４】
【発明の効果】本発明によれば、位相比較に取り込む発
信クロックを１／２のデューティ比に設定する必要がな
いため、発信器の出力をそのまま取り込むことができ
る。従って、電圧制御発信器の発信周波数を低く設定す
ることができる。
【図面の簡単な説明】
【図１】本発明の位相比較器の第１の実施形態を示す回
路図である。
【図２】第１の実施形態の動作を説明するタイミング図
である。
【図３】本発明の位相比較器の第２の実施形態を示す回
路図である。
【図４】一般的なＰＬＬの構成を示すブロック図であ
る。
【図５】従来の位相比較器の構成を示す回路図である。
【図６】従来の位相比較器の動作を説明するタイミング
図である。
【符号の説明】
１ 位相比較器 ２ チャージポンプ ３ ローパスフィルタ（ＬＰＦ） ４ 電圧制御発信器（ＶＣＯ） ５ 分周器 １１〜１３、２１〜２３、３１〜３７ フリップフロッ
プ １４、１５、２４ ＸＯＲゲート ２５、４０、４１ ＡＮＤゲート ３８、３９ ＮＡＮＤゲート
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/26 H03L 7/089

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 基準クロックと発振クロックとの位相差
    を検出する位相比較回路であって、複数のフリップフロ
    ップが直列に接続され、１段目のフリップフロップに入
    力した上記基準クロックの状態を上記発振クロックの立
    ち上がりまたは立ち下がりの何れか一方のタイミングに
    従って２段目のフリップフロップへシフトし、２段目の
    フリップフロップに入力した上記基準クロックの状態を
    上記発振クロックの立ち上がりまたは立ち下がりの何れ
    か一方のタイミングに従って反転して３段目のフリップ
    フロップへシフトするシフトレジスタと、上記基準クロ
    ックの状態と上記シフトレジスタの１段目に接続された
    フリップフロップの出力信号の状態との不一致を検出す
    る第１の論理ゲートと、上記シフトレジスタの２段目に
    接続されたフリップフロップの出力信号の状態と３段目
    に接続されたフリップフロップの出力信号の状態との論
    理積を取り出す第２の論理ゲートと、を備え、上記第１
    及び第２の論理ゲートの出力に応答してチャージポンプ
    を駆動することを特徴とする位相比較器。
  2. 【請求項２】 基準クロックとこの基準クロックの周期
    よりも短い周期を有する発振クロックとの位相差を検出
    する位相比較器であって、上記基準クロックの変化点か
    ら上記発振クロックが次に立ち上がるまでの期間に第１
    の極性を維持する位相比較器の第１の出力を得る第１の
    検出手段と、 上記第１の検出手段が第１の極性を維持していないと
    き、 上記基準クロックの周期と同一の周期で上記発振ク
    ロックの１周期の期間に第２の極性を維持する位相比較
    器の第２の出力を得る第２の検出手段と、 を備え、上記第１及び第２の出力に応答してチャージポ
    ンプを駆動することを特徴とする位相比較器。
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