JPH11308099A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 参照クロックの周波数に対応して複数の電圧
制御発振器を適宜切り換えたり、電圧制御発振器の発振
クロックの分周比を適宜切り換えたりするのに、その都
度外部から切り換え信号を与えて切り換えなければなら
なかった。 【解決手段】 異なった発振周波数帯域を持つ３個の電
圧制御発振器２５-1，２５-2，２５-3を搭載し、これら
を参照クロックＲＣＫの周波数に対応して適宜切り換え
る構成のＰＬＬ回路１０において、周波数位相比較器２
１からある一定幅を超えるＵＰ信号／ＤＯＷＮ信号が出
力されたときに、エラー検出回路３１によって位相が不
一致であることを検出し、ストレトッチャー回路３２で
分周クロックＶＣＫの一周期の時間以上に亘ってエラー
信号を出力するとともに、このエラー信号の出力期間に
おいてパルスクロックＮＥＸＴをカウンタ回路３３でカ
ウントし、そのカウント値をセレクタ２６の切り換え信
号として用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ(phase loc
ked loop) 回路に関し、特に参照クロックにロックでき
る周波数帯を広くしたり、複数の異なった周波数帯にロ
ックできるＰＬＬ回路に関する。

【０００２】

【従来の技術】ＰＬＬ回路は、その基本形を示す図５か
ら明かなように、周波数位相比較器１０１、ループフィ
ルタ１０２および電圧制御発振器（ＶＣＯ）１０３など
からなる帰還閉回路であり、入力信号（参照クロック）
の周波数および位相と、電圧制御発振器１０３の発振ク
ロックの周波数および位相とを周波数位相比較器１０１
で比較し、その比較結果をループフィルタ１０２を介し
て電圧制御発振器１０３に与えることにより、電圧制御
発振器１０３の発振クロックの周波数および位相を制御
する構成となっている。

【０００３】このＰＬＬ回路のロックできる周波数は、
電圧制御発振器の発振できる周波数帯域内である。これ
に対して、ＰＬＬ回路を使用するシステムにおいては、
そのシステムの型式などによってシステムクロックの周
波数帯が大きく異なる場合がある。このような観点か
ら、システムの複数の型式などに単一のＰＬＬ回路で対
応できるようにするために、ロックできる周波数帯を広
くしたり、複数の異なる周波数帯にロックできるＰＬＬ
回路の要求がある。

【０００４】

【発明が解決しようとする課題】このように、１つの電
圧制御発振器の周波数帯域ではカバーできない複数の周
波数を持つ参照クロックにロックできるＰＬＬ回路を作
るには、異なった発振周波数帯域を持つ複数の電圧制御
発振器を搭載し、これら電圧制御発振器を参照クロック
の周波数に対応して適宜切り換えたり、電圧制御発振器
の発振クロックを分周する分周器の分周比を可変とし、
その分周比を参照クロックの周波数に対応して適宜切り
換えたりする構成が一般的に採られる。

【０００５】しかしながら、この種の従来回路では、参
照クロックの周波数に対応して複数の電圧制御発振器を
適宜切り換えたり、電圧制御発振器の発振クロックを分
周する分周器の分周比を適宜切り換えたりするのに、そ
の都度外部から切り換え信号を与えて切り換えなければ
ならなかった。

【０００６】そこで、本発明は、複数の電圧制御発振器
の切り換えや、発振クロックの分周比の切り換えを、参
照クロックの周波数に対応して自律的に行い得るＰＬＬ
回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明によるＰＬＬ回路
は、異なった発振周波数帯を持つ複数個の発振器と、こ
れら複数個の発振器のうちの１つを選択するセレクタ
と、このセレクタによって選択された発振器の発振クロ
ックを分周する分周器と、外部から与えられる参照クロ
ックに対して分周器で分周された分周クロックの位相を
比較し、パルス状の比較情報を発振器にその制御情報と
して与える位相比較手段と、このパルス状の比較情報が
ある一定幅を超えて出力されたときに、位相が不一致で
あることを示す第１のエラー信号を出力する手段と、こ
の第１のエラー信号の発生期間を分周クロックの一周期
の時間以上に延ばして第２のエラー信号として出力する
手段と、この第２のエラー信号の発生期間において発振
器がロックしていない状態からロックするまでの最長時
間よりも長い周期のパルスクロックでカウントし、その
カウント結果をセレクタにその選択情報として与える手
段とを備えた構成となっている。

【０００８】本発明による他のＰＬＬ回路は、単一の発
振器と、この発振器の発振クロックを分周するととも
に、その分周比が可変な可変分周器と、外部から与えら
れる参照クロックに対して可変分周器で分周された分周
クロックの位相を比較し、パルス状の比較情報を発振器
にその制御情報として与える位相比較手段と、このパル
ス状の比較情報がある一定幅を超えて出力されたとき
に、位相が不一致であることを示す第１のエラー信号を
出力する手段と、この第１のエラー信号の発生期間を分
周クロックの一周期の時間以上に延ばして第２のエラー
信号として出力する手段と、この第２のエラー信号の発
生期間において発振器がロックしていない状態からロッ
クするまでの最長時間よりも長い周期のパルスクロック
でカウントし、そのカウント結果を可変分周器にその分
周比の選択情報として与える手段とを備えた構成となっ
ている。

【０００９】本発明に係るＰＬＬ回路、即ち異なった発
振周波数帯域を持つ複数の発振器を搭載し、これら発振
器を参照クロックの周波数に対応して適宜切り換えた
り、あるいは発振器の発振クロックを分周する分周器の
分周比を可変とし、その分周比を参照クロックの周波数
に対応して適宜切り換えたりする構成のＰＬＬ回路にお
いて、位相比較手段からある一定幅を超えるパルス状の
比較情報が出力されたとき、位相が不一致であることを
示す第１のエラー信号を出力するとともに、この第１の
エラー信号を発振クロックの一周期の時間以上に延ばし
て第２のエラー信号として出力する。そして、この第２
のエラー信号が出力されているときに、発振器がロック
していない状態からロックするまでの最長時間よりも長
い周期のパルスクロックをカウントし、そのカウント結
果を複数個の発振器のうちの１つを選択する情報、ある
いは可変分周器の分周比を選択する情報として用いる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。

【００１１】図１は、本発明の第１実施形態を示すブロ
ック図である。図１から明かなように、本実施形態に係
るＰＬＬ回路１０は、複数の電圧制御発振器（ＶＣＯ）
を含み、通常の位相ロック制御を行う位相制御ループ系
２０と、複数の電圧制御発振器のうちの１つを適宜選択
することによってバンド（周波数帯域）の切り換えを行
うバンド切り換え回路系３０とから構成されている。

【００１２】位相制御ループ系２０は、周波数位相比較
器２１、チャージポンプ（ＣＰ）回路２２Ｕ，２２Ｄ、
ループフィルタ２３、センスアンプ２４、例えば３個の
電圧制御発振器２５-1，２５-2，２５-3、セレクタ２６
および分周器２７を有する構成となっている。この位相
制御ループ系２０には、外部から参照クロックＲＣＫが
入力される。この参照クロックＲＣＫとしては、使用目
的によって異なった周波数のクロックが入力され、その
周波数帯は１つの電圧制御発振器２５-1／２５-2／２５
-3の帯域よりも広いものとする。

【００１３】位相制御ループ系２０において、周波数位
相比較器２１は、外部から与えられる参照クロックＲＣ
Ｋを一方の入力、分周器２７の分周クロックＶＣＫを他
方の入力とし、参照クロックＲＣＫに対して分周クロッ
クＶＣＫの周波数および位相を比較し、その比較結果と
してＵＰ／ＤＯＷＮ信号を出力する。ここで、ＵＰ信号
は周波数を高くしたり、位相を進めるためのパルス状の
信号であり、ＤＯＷＮ信号は周波数を低くしたり、位相
を遅くするためのパルス状の信号である。

【００１４】チャージポンプ回路２２Ｕは、周波数位相
比較器２１から出力されるＵＰ信号によってパルス幅変
調された電流を出力する。同様に、チャージポンプ回路
２２Ｄは、周波数位相比較器２１から出力されるＤＯＷ
Ｎ信号によってパルス幅変調された電流を出力する。ル
ープフィルタ２３は、抵抗Ｒ１１，Ｒ１２およびコンデ
ンサＣ１１からなり、チャージポンプ回路２２Ｕ，２２
Ｄの出力電流を平滑化してその両端に直流電圧を発生す
る。

【００１５】センスアンプ２４は、ループフィルタ２３
の両端電圧を検知し、これを電圧制御発振器２５-1，２
５-2，２５-3に対してその制御電圧として印加する。電
圧制御発振器２５-1，２５-2，２５-3は各々異なった発
振周波数帯域を持っており、各周波数帯において参照ク
ロックＲＣＫの周波数（使用目的によって異なる）のＮ
倍（Ｎは自然数）の周波数で発振する。電圧制御発振器
２５-1，２５-2，２５-3の各発振クロックは、セレクタ
２６に与えられる。

【００１６】セレクタ２６は、バンド切り換え回路系３
０から与えられる後述する切り換え信号に基づいて３つ
の発振クロックのうちの１つを選択し、これを参照クロ
ックＲＣＫに位相ロックしたクロックＣＬＫとして出力
するとともに、分周器２７に供給する。分周器２７は、
１つの電圧制御発振器２５-1，２５-2，２５-3からセレ
クタ２６を介して供給される発振クロックを１／Ｎ分周
して参照クロックＲＣＫと同じ周波数のクロックＶＣＫ
を生成し、このクロックＶＣＫを周波数位相比較器２１
にその他方の入力として供給する。

【００１７】一方、バンド切り換え回路系３０は、エラ
ー検出回路３１、ストレッチャー回路３２およびカウン
タ回路３３とを有する構成となっている。このバンド切
り換え回路系３０には位相制御ループ系２０からＵＰ／
ＤＯＷＮ信号が与えられ、バンド切り換え回路系３０か
らは位相制御ループ系２０に対してバンド切り換えのた
めの切り換え信号が与えられる。

【００１８】バンド切り換え回路系３０において、エラ
ー検出回路３１は、周波数位相比較器２１から出力され
るＵＰ／ＤＯＷＮ信号を入力とするとともに、１つの電
圧制御発振器２５-1／２５-2／２５-3の発振クロックと
同じ周波数のエラー検出クロックＥＣＫに同期して動作
し、周波数位相比較器２１からある一定幅を超えるＵＰ
信号またはＤＯＷＮ信号が出力されたときに、位相が不
一致であることを示すエラー信号を出力する。

【００１９】ストレッチャー回路３２は、エラー検出回
路３１から出力されるエラー信号をを入力とするととも
に、エラー検出回路３１と同様にエラー検出クロックＥ
ＣＫに同期して動作し、エラー信号の発生期間（パルス
幅）を１つの電圧制御発振器２５-1／２５-2／２５-3の
発振クロックＣＬＫに基づく分周クロックＶＣＫの一周
期の時間以上に延ばして出力する。

【００２０】カウンタ回路３３は、ストレッチャー回路
３２からエラー信号が与えられたときに、パルスクロッ
クＮＥＸＴのカウント動作を行い、そのカウント結果を
切り換え信号としてセレクタ２６に与える。パルスクロ
ックＮＥＸＴは、１つの電圧制御発振器２５-1／２５-2
／２５-3がロックされていない状態からロックするまで
の最長時間よりも長い周期のクロックである。

【００２１】図２に、バンド切り換え回路系３０におけ
るエラー検出回路３１、ストレッチャー回路３２および
カウンタ回路３３の具体的な構成の一例を示す。

【００２２】先ず、エラー検出回路３１は、ＯＲゲート
３１１、Ｄ‐フリップフロップ（以下、Ｄ‐ＦＦと記
す）３１２，３１３およびＮＯＲゲート３１４を有する
構成となっている。ＯＲゲート３１１は、図１の周波数
位相比較器２１から出力されるＵＰ信号およびＤＯＷＮ
信号を２入力としている。このＯＲゲート３１１の出力
は、Ｄ‐ＦＦ３１２のＤ（データ）入力となる。

【００２３】Ｄ‐ＦＦ３１２の逆相出力Ｑｘは、Ｄ‐Ｆ
Ｆ３１３のＤ入力となるとともに、ＮＯＲゲート３１４
の一方の入力となる。Ｄ‐ＦＦ３１３の正相出力Ｑは、
ＮＯＲゲート３１４の他方の入力となる。Ｄ‐ＦＦ３１
２，３１３は、エラー検出クロックＥＣＫをＣＫ（クロ
ック）入力としている。ＮＯＲゲート３１４の出力は、
位相が不一致であることを示す第１のエラー信号Ｅｒｒ
としてストレッチャー回路３２に供給される。

【００２４】ストレッチャー回路３２は、４個のＤ‐Ｆ
Ｆ３２１〜３２４および４個のＯＲゲート３２５〜３２
８を有する構成となっている。そして、エラー検出回路
３１から供給されるエラー信号Ｅｒｒは、１段目のＤ‐
ＦＦ３２１のＤ入力となるとともに、４個のＯＲゲート
３２５〜３２８の各一方の入力となる。４個のＤ‐ＦＦ
３２１〜３２４は、エラー検出クロックＥＣＫをＣＫ入
力としている。

【００２５】１段目のＤ‐ＦＦ３２１の正相出力Ｑは、
ＯＲゲート３２５の他方の入力となる。ＯＲゲート３２
５の出力は、２段目のＤ‐ＦＦ３２２のＤ入力となる。
２段目のＤ‐ＦＦ３２２の正相出力Ｑは、ＯＲゲート３
２６の他方の入力となる。ＯＲゲート３２６の出力は、
３段目のＤ‐ＦＦ３２３のＤ入力となる。３段目のＤ‐
ＦＦ３２３の正相出力Ｑは、ＯＲゲート３２７の他方の
入力となる。

【００２６】ＯＲゲート３２７の出力は、４段目のＤ‐
ＦＦ３２４のＤ入力となる。４段目のＤ‐ＦＦ３２４の
正相出力Ｑは、ＯＲゲート３２８の他方の入力となる。
ＯＲゲート３２８の出力は、第１のエラー信号Ｅｒｒの
発生期間を延長して得られる第２のエラー信号ＳＥｒｒ
としてカウンタ回路３３に供給される。

【００２７】カウンタ回路３３は、ＡＮＤゲート３３
１、Ｄ‐ＦＦ３３２，３３３およびＮＯＲゲート３３４
を有し、Ｄ‐ＦＦ３３２，３３３およびＮＯＲゲート３
３４により、切り換え信号として２ビット（Ｓ０，Ｓ
１）にて３値の情報を出力するカウンタを構成してい
る。そして、ストレッチャー回路３２から供給される第
２のエラー信号ＳＥｒｒは、ＡＮＤゲート３３１の一方
の入力となる。ＡＮＤゲート３３１は、パルスクロック
ＮＥＸＴを他方の入力とする。ＡＮＤゲート３３１の出
力は、Ｄ‐ＦＦ３３２，３３３のＣＫ入力となる。

【００２８】Ｄ‐ＦＦ３３２の正相出力Ｑは、２ビット
目（Ｓ１）の切り換え信号として出力されるとともに、
ＮＯＲゲート３３４の一方の入力となる。ＮＯＲゲート
３３４の出力は、Ｄ‐ＦＦ３３３のＤ入力となる。Ｄ‐
ＦＦ３３３の正相出力Ｑは、１ビット目（Ｓ０）の切り
換え信号として出力されるとともに、Ｄ‐ＦＦ３３２の
Ｄ入力およびＮＯＲゲート３３４の他方の入力となる。

【００２９】なお、上述したエラー検出回路３１、スト
レッチャー回路３２およびカウンタ回路３３の構成は一
例に過ぎず、これに限定されるものではない。

【００３０】次に、上記構成の第１実施形態に係るＰＬ
Ｌ回路１０の回路動作について、図３のタイミングチャ
ートを用いて説明する。なお、図３のタイミングチャー
トにおいて、波形（Ａ）〜（Ｌ）は図１および図２の各
部の波形を示し、図１および図２の対応する部分には同
一の符号（Ａ）〜（Ｌ）を付している。

【００３１】以下の動作説明においては、一例として、
参照クロックＲＣＫ（Ａ）が、電圧制御発振器（ＶＣＯ
２）２５-2の発振周波数帯でロックできる周波数とし、
現在電圧制御発振器（ＶＣＯ１）２５-1が選択されてい
る状態とする。

【００３２】この状態においては、電圧制御発振器（Ｖ
ＣＯ１）２５-1は参照クロックＲＣＫにロックできない
ため、発振できる上限かあるいは下限の周波数に落ち着
く。したがって、周波数位相比較器２１からは、ＵＰ信
号（Ｃ）あるいはＤＯＷＮ信号（Ｄ）のいずれかが頻繁
に出力される。ここでは、ＵＰ（Ｃ）信号が頻繁に出力
されているものとする。

【００３３】先ず、エラー検出回路３１において、ＵＰ
信号（Ｃ）はＯＲゲート３１１を介してＤ‐３１２のＤ
入力となる。今、電圧制御発振器（ＶＣＯ１）２５-1が
選択された状態にあることから、Ｄ‐ＦＦ３１２，３１
３のＣＫ入力には、電圧制御発振器２５-1の発振クロッ
クＣＬＫの１／Ｎの分周クロックＶＣＫ（Ｂ）のさらに
１／４周期のクロックＥＣＫ（Ｆ）が与えられている。

【００３４】このクロックＥＣＫ（Ｆ）は、エラー（位
相ずれ）検出クロックである。ここでは、Ｄ‐ＦＦ３１
２，３１３およびＮＯＲゲート３１４の作用により、１
／Ｎ分周クロックＶＣＫ（Ｂ）の１／４周期の幅以上の
ＵＰ信号（Ｃ）またはＤＯＷＮ信号（Ｄ）が検出された
ときに位相がずれていると判断し、位相ずれが検出され
た旨を示す第１のエラー信号Ｅｒｒ（Ｇ）を出力する。
この第１のエラー信号Ｅｒｒ（Ｇ）は、ストレッチャー
回路３２に供給される。

【００３５】ストレッチャー回路３２において、第１の
エラー信号Ｅｒｒ（Ｇ）は、Ｄ‐ＦＦ３２１のＤ入力お
よびＯＲゲート３２５〜３２８の各一方の入力として与
えられる。ここで、第１のエラー信号Ｅｒｒ（Ｇ）が高
レベル（以下、“Ｈ”レベルと記す）のときには、ＯＲ
ゲート３２８の出力である第２のエラー信号ＳＥｒｒ
（Ｈ）は“Ｈ”レベルとなる。

【００３６】また、第１のエラー信号Ｅｒｒ（Ｇ）が
“Ｈ”レベルから低レベル（以下、“Ｌ”レベルと記
す）に遷移したときは、エラー検出クロックＥＣＫ
（Ｆ）の立ち上がりが４回来るまでの間“Ｌ”レベルの
ままならば、第２のエラー信号ＳＥｒｒ（Ｈ）は“Ｌ”
レベルとなる。図３のタイミングチャートの例では、第
１のエラー信号Ｅｒｒ（Ｇ）の“Ｌ”レベルの期間に、
エラー検出クロックＥＣＫ（Ｆ）の立ち上がりが来る回
数が４回未満であることから、第２のエラー信号ＳＥｒ
ｒ（Ｈ）は“Ｈ”レベルのままである。

【００３７】すなわち、ストレッチャー回路３２は、パ
ルス状の第１のエラー信号Ｅｒｒ（Ｇ）の“Ｈ”レベル
の期間を延ばすことにより、第２のエラー信号ＳＥｒｒ
（Ｈ）を、電圧制御発振器２５-1の発振クロックＣＬＫ
に基づく分周クロックＶＣＫ（Ｂ）の一周期の時間以上
に亘って“Ｈ”レベルに固定する働きをする。このよう
に、第１のエラー信号Ｅｒｒ（Ｇ）の“Ｈ”レベルの期
間を延長して得られた第２のエラー信号ＳＥｒｒ（Ｈ）
は、カウンタ回路３３に供給される。

【００３８】カウンタ回路３３において、第２のエラー
信号ＳＥｒｒ（Ｈ）は、ＡＮＤゲート３３１にその一方
の入力として与えられる。ＡＮＤゲート３３１の他方の
入力には、パルスクロックＮＥＸＴ（Ｉ）が与えられ
る。今、第２のエラー信号ＳＥｒｒ（Ｈ）が“Ｈ”レベ
ルの状態にあることから、ＡＮＤゲート３３１の他方の
入力にパルスクロックＮＥＸＴ（Ｉ）が与えられること
で、ＡＮＤゲート３３１からは、パルスクロックＮＥＸ
Ｔ（Ｉ）がクロックＮｃｋ（Ｊ）として出力される。

【００３９】このクロックＮｃｋ（Ｊ）がＤ‐ＦＦ３３
２，３３３にＣＫ入力として与えられることにより、Ｄ
‐ＦＦ３３２，３３３およびＮＯＲゲート３３４からな
るカウンタがカウントアップする。これにより、２ビッ
ト目のＳ１（Ｋ）が“Ｌ”レベルのままで、１ビット目
のＳ０（Ｌ）が“Ｈ”レベルとなる切り換え信号が出力
される。

【００４０】この切り換え信号（Ｓ０，Ｓ１）が図１の
セレクタ２６に与えられることにより、それまで電圧制
御発振器（ＶＣＯ１）２５-1の発振クロックを選択して
いたセレクタ２６は、電圧制御発振器（ＶＣＯ２）２５
-2の選択に切り換わる。次のパルスクロックＮＥＸＴ
（Ｉ）が入力されたときには、電圧制御発振器２５-2は
参照クロックＲＣＫ（Ａ）にロックされているので、第
１，第２のエラー信号Ｅｒｒ（Ｇ），ＳＥｒｒ（Ｈ）が
“Ｌ”レベルとなり、これに伴ってＡＮＤゲート３３１
の出力クロックＮｃｋ（Ｊ）は“Ｌ”レベルにあるの
で、カウントアップされず、バンド切り換えは完了す
る。

【００４１】上述したように、異なった発振周波数帯域
を持つ複数（本例では、３個）の電圧制御発振器２５-
1，２５-2，２５-3を搭載し、これら電圧制御発振器２
５-1，２５-2，２５-3を参照クロックＲＣＫ（Ａ）の周
波数に対応して適宜切り換える構成のＰＬＬ回路１０に
おいて、周波数位相比較器２１からある一定幅を超える
ＵＰ信号（Ｃ）またはＤＯＷＮ信号（Ｄ）が出力された
ときに、分周クロックＶＣＫの一周期の時間以上に亘っ
てエラー信号（Ｈ）を出力するとともに、このエラー信
号（Ｈ）の出力期間においてパルスクロックＮＥＸＴ
（Ｉ）をカウントし、そのカウント値（Ｓ０，Ｓ１）を
セレクタ２６の切り換え信号として用いるようにしたこ
とにより、電圧制御発振器２５-1，２５-2，２５-3の切
り換えを、参照クロックＲＣＫの周波数に対応して自律
的に行うことができる。

【００４２】図４は、本発明の第２実施形態を示すブロ
ック図である。図４から明かなように、本実施形態に係
るＰＬＬ回路４０は、分周比が可変な可変分周器をフィ
ードバックループ内に有する位相制御ループ系５０と、
該可変分周器の分周比を適宜選択することによってバン
ド（周波数帯域）の切り換えを行うバンド切り換え回路
系６０とから構成されている。

【００４３】位相制御ループ系５０は、周波数位相比較
器５１、チャージポンプ（ＣＰ）回路５２Ｕ，５２Ｄ、
ループフィルタ５３、センスアンプ５４、電圧制御発振
器５５および可変分周器５６を有する構成となってい
る。この位相制御ループ系５０には、外部から参照クロ
ックＲＣＫが入力される。この参照クロックＲＣＫとし
ては、使用目的によって異なった周波数のクロックが入
力され、その周波数帯は電圧制御発振器５５の帯域より
も広いものとする。

【００４４】位相制御ループ系５０において、周波数位
相比較器５１は、外部から与えられる参照クロックＲＣ
Ｋを一方の入力、可変分周器５６の分周クロックＶＣＫ
を他方の入力とし、参照クロックＲＣＫに対して分周ク
ロックＶＣＫの周波数および位相を比較し、その比較結
果としてＵＰ／ＤＯＷＮ信号を出力する。ここで、ＵＰ
信号は周波数を高くしたり、位相を進めるためのパルス
状の信号であり、ＤＯＷＮ信号は周波数を低くしたり、
位相を遅くするためのパルス状の信号である。

【００４５】チャージポンプ回路５２Ｕは、周波数位相
比較器５１から出力されるＵＰ信号によってパルス幅変
調された電流を出力する。同様に、チャージポンプ回路
５２Ｄは、周波数位相比較器５１から出力されるＤＯＷ
Ｎ信号によってパルス幅変調された電流を出力する。ル
ープフィルタ５３は、抵抗Ｒ２１，Ｒ２２およびコンデ
ンサＣ２１からなり、チャージポンプ回路５２Ｕ，５２
Ｄの出力電流を平滑化してその両端に直流電圧を発生す
る。

【００４６】センスアンプ５４は、ループフィルタ５３
の両端電圧を検知し、これを電圧制御発振器５５に対し
てその制御電圧として印加する。電圧制御発振器５５
は、その周波数帯において参照クロックＲＣＫの周波数
（使用目的によって異なる）のＮ倍（Ｎは自然数）の周
波数で発振し、その発振クロックを参照クロックＲＣＫ
に位相ロックしたクロックＣＬＫとして出力するととも
に、可変分周器５６に供給する。

【００４７】可変分周器５６は、その分周比（Ｎ値）が
可変であり、電圧制御発振器５５から供給される発振ク
ロックＣＬＫを１／Ｎ分周して参照クロックＲＣＫと同
じ周波数のクロックＶＣＫを生成し、このクロックＶＣ
Ｋを周波数位相比較器５１にその他方の入力として供給
する。ここでは、参照クロックＲＣＫの周波数帯が使用
目的によって３段階に異なるものとすると、可変分周器
５６の分周比も３段階に切り換え可能な構成となってい
る。この分周比の切り換えは、バンド切り換え回路系６
０から与えられる切り換え信号によって行われる。

【００４８】一方、バンド切り換え回路系６０は、エラ
ー検出回路６１、ストレッチャー回路６２およびカウン
タ回路６３とを有する構成となっている。このバンド切
り換え回路系６０には位相制御ループ系５０からＵＰ／
ＤＯＷＮ信号が与えられ、バンド切り換え回路系６０か
らは位相制御ループ系５０に対してバンド切り換えのた
めの切り換え信号が与えられる。

【００４９】バンド切り換え回路系６０において、エラ
ー検出回路６１は、周波数位相比較器６１から出力され
るＵＰ／ＤＯＷＮ信号を入力とするとともに、電圧制御
発振器５５の発振クロックと同じ周波数のエラー検出ク
ロックＥＣＫに同期して動作し、周波数位相比較器５１
からある一定幅を超えるＵＰ信号またはＤＯＷＮ信号が
出力されたときに、位相が不一致であることを示すエラ
ー信号を出力する。

【００５０】ストレッチャー回路６２は、エラー検出回
路６１から出力されるエラー信号をを入力とするととも
に、エラー検出回路３６と同様にエラー検出クロックＥ
ＣＫに同期して動作し、エラー信号の発生期間（パルス
幅）を電圧制御発振器５５の発振クロックＣＬＫに基づ
く分周クロックＶＣＫの一周期の時間以上に延ばして出
力する。

【００５１】カウンタ回路６３は、ストレッチャー回路
６２からエラー信号が与えられたときに、パルスクロッ
クＮＥＸＴのカウント動作を行い、そのカウント結果を
分周比（Ｎ値）の切り換え信号として可変分周器５６に
与える。パルスクロックＮＥＸＴは、電圧制御発振器５
５がロックされていない状態からロックするまでの最長
時間よりも長い周期のクロックである。

【００５２】以上説明したバンド切り換え回路系６０に
おけるエラー検出回路６１、ストレッチャー回路６２お
よびカウンタ回路６３としては、図２に示した回路構成
のものが用いられる。したがって、バンド切り換え回路
系６０の回路動作は、第１実施形態の場合と全く同じで
ある。そして、カウンタ回路６３のカウント結果（Ｓ
０，Ｓ１）が可変分周器５６に対して、その分周比（Ｎ
値）を切り換える切り換え信号として与えられる。

【００５３】上述したように、電圧制御発振器５５の発
振クロックＣＬＫを分周する可変分周器５６の分周比
を、参照クロックＲＣＫの周波数に対応して適宜切り換
える構成のＰＬＬ回路４０において、周波数位相比較器
５１からある一定幅を超えるＵＰ信号またはＤＯＷＮ信
号が出力されたときに、分周クロックＶＣＫの一周期の
時間以上に亘ってエラー信号を出力するとともに、この
エラー信号の出力期間においてパルスクロックＮＥＸＴ
をカウントし、そのカウント値（Ｓ０，Ｓ１）を分周比
の切り換え信号として用いるようにしたことにより、可
変分周器５６の分周比の切り換えを、参照クロックＲＣ
Ｋの周波数に対応して自律的に行うことができる。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
異なった発振周波数帯域を持つ複数の発振器を搭載し、
これら発振器を参照クロックの周波数に対応して適宜切
り換えたり、あるいは発振器の発振クロックを分周する
分周器の分周比を可変とし、その分周比を参照クロック
の周波数に対応して適宜切り換えたりする構成のＰＬＬ
回路において、複数の発振器の切り換え、あるいは発振
クロックの分周比の切り換えを、参照クロックの周波数
に対応して自律的に行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示すブロック図であ
る。

【図２】バンド切り換え回路系の具体的な構成の一例を
示すブロック図である。

【図３】第１実施形態に係るＰＬＬ回路の回路動作を説
明するためのタイミングチャートである。

【図４】本発明の第２実施形態を示すブロック図であ
る。

【図５】ＰＬＬ回路の基本系を示すブロック図である。

【符号の説明】

１０，４０…ＰＬＬ回路、２０，５０…位相制御ループ
系、２１，５１…周波数位相比較器、２３，５３…ルー
プフィルタ、２４，５４…センスアンプ、２５-1，２５
-2，２５-3，５５…電圧制御発振器（ＶＣＯ）、２６…
セレクタ、２７…分周器、３０，６０…バンド切り換え
回路系、３１，６１…エラー検出回路、３２，６２…ス
トレッチャー回路、３３，６３…カウンタ回路、５６…
可変分周器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 異なった発振周波数帯を持つ複数個の発
   振器と、 前記複数個の発振器のうちの１つを選択するセレクタ
   と、 前記セレクタによって選択された発振器の発振クロック
   を分周する分周器と、 外部から与えられる参照クロックに対して前記分周器で
   分周された分周クロックの位相を比較し、パルス状の比
   較情報を前記発振器にその制御情報として与える位相比
   較手段と、 前記パルス状の比較情報がある一定幅を超えて出力され
   たときに、位相が不一致であることを示す第１のエラー
   信号を出力する手段と、 前記第１のエラー信号の発生期間を前記分周クロックの
   一周期の時間以上に延ばして第２のエラー信号として出
   力する手段と、 前記第２のエラー信号の発生期間において前記発振器が
   ロックしていない状態からロックするまでの最長時間よ
   りも長い周期のパルスクロックでカウントし、そのカウ
   ント結果を前記セレクタにその選択情報として与える手
   段とを備えたことを特徴とするＰＬＬ回路。
2. 【請求項２】 前記参照クロックは、そのクロック周波
   数が使用目的によって異なり、その周波数帯が前記複数
   個の発振器の各々の発振周波数帯域よりも広いことを特
   徴とする請求項１記載のＰＬＬ回路。
3. 【請求項３】 単一の発振器と、 前記発振器の発振クロックを分周するとともに、その分
   周比が可変な可変分周器と、 外部から与えられる参照クロックに対して前記可変分周
   器で分周された分周クロックの位相を比較し、パルス状
   の比較情報を前記発振器にその制御情報として与える位
   相比較手段と、 前記パルス状の比較情報がある一定幅を超えて出力され
   たときに、位相が不一致であることを示す第１のエラー
   信号を出力する手段と、 前記第１のエラー信号の発生期間を前記分周クロックの
   一周期の時間以上に延ばして第２のエラー信号として出
   力する手段と、 前記第２のエラー信号の発生期間において前記発振器が
   ロックしていない状態からロックするまでの最長時間よ
   りも長い周期のパルスクロックでカウント、そのカウン
   ト結果を前記可変分周器にその分周比の選択情報として
   与える手段とを備えたことを特徴とするＰＬＬ回路。
4. 【請求項４】 前記参照クロックは、そのクロック周波
   数が使用目的によって異なり、その周波数帯が前記発振
   器の発振周波数帯域よりも広いことを特徴とする請求項
   ３記載のＰＬＬ回路。