JP2005294942A - ビットフリーｃｄｒのｐｌｌ同期安定化方法 - Google Patents

Abstract

【課題】本発明は入力データをクロックによりデータを２系統に分けて抽出するデータ抽出部と，位相を１８０度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーＣＤＲのＰＬＬ同期安定化方法に関し，入力データに対してＰＬＬ周波数の逓倍同期や２／３の周期での誤同期を防止し，入力データが低速時のジッタによる制御の不安定を防止することを目的とする。
【解決手段】エラー検出回路によるエラー発生率とからＰＬＬのプリスケーラの設定が現在の入力データのビットレートが対応しているかの識別を行う変遷密度監視部と，入力データのビットレートが対応していないとプリスケーラの分周比の値を対応する値にビットフリー処理部により調整するよう構成する。
【選択図】図１

Description

本発明は，光伝送装置における光受信部のビットフリーＣＤＲ（Clock & Data Recovery:クロックデータ再生装置）のＰＬＬ同期安定化方法に関する。

従来のＷＤＭ（Wave-length Division Multiplex) 光伝送装置はＳＯＮＥＴ(Synchronous Optical Network：米国標準の同期光網) ／ＳＤＨ(Synchronous Digital Hyeralchy：同期ディジタル網) が主であり，ビットレートも数種であったが，イーサネット（登録商標），ファイバーチャンネル等のデータ通信系，及びＨＤＴＶ（High DensityＴＶ）等の画像系のデータをＷＤＭで伝送を行うユーザ（各キャリア会社）が増加している。

一方，各ユーザ（キャリア会社）はどのようなアプリケーションの使用が増えるか予測できないため，ユーザとしては伝送速度を意識せずＷＤＭ用に光波長変換ができる，ビットフリータイプのＣＤＲ（Clock & Data Recovery:クロック・データ再生装置）を供えたトランスポンダユニットが望まれている。

また，以前から使用していた既存装置のソフトウェア変更は望ましくないため，ビットレートの情報を外部から設定する必要がないオートマチックで引き込みが行えるトランスポンダが望ましい。

図７は波長多重装置（ＷＤＭ）におけるトランスポンダ（ＣＤＲ）の位置付けを示す図である。図中，５０はユーザ（キャリア会社）に備えられた複数のクライアント（Client) 装置であり，１〜Ｎの装置が２組設けられ，５１は各クライアント装置５０と波長多重部５２−１，５２−２または波長分離部５６−１，５６−２との間に設けられた複数のトランスポンダであり，クライアント装置側は広帯域の波長で，波長多重部または波長分離部側は狭帯域の波長である。５２−１，５２−２はＮ個の狭帯域の波長信号を１つの信号に多重化する波長多重部（ＭＵＸ），５３−１，５３−２は一つの信号を二重化されたＮ波多重信号の伝送路（光伝送路）に分配する波長分配部（ＤＩＳ），５４−１，５４−２は二重化された伝送路，５５−１，５５−２は２つの伝送路から入力する信号の一方を選択する選択器（ＳＥＬ），５６−１，５６−２は選択器で選択された信号を元のＮ個の波長信号に分離する波長分離部（ＤＭＵＸ）である。

図７のような構成において，複数のトランスポンダ５１は，広帯域信号と狭帯域信号との光波長の相互変換を行う機能を備え，そのために入力したデータ信号からクロック成分を抽出すると共にデータ信号を再生するビットフリーＣＤＲ回路を使用する。

図８は従来のビットフリーのＣＤＲの構成を示す。図中，６０−１，６０−２はデータ入力に対し異なる基準電圧で比較を行う２つのコンパレータ，６１−１〜６１−４及び６２−１〜６２−４はデータ入力から２系統のデータを生成する複数段のフリップフロップ，６３−１，６３−２はセレクタ，６４−１，６４−２はＰＬＬ（後述する）の出力の位相を調整して，入力データの抽出を行うためのクロックを生成する位相調整部，６５は２系統のデータ出力を比較して，不一致の場合にエラー信号を発生する排他的論理和回路（ＥＸＯＲで表示），６６はデータ信号を発生するフリップフロップ，６７はＰＬＬ６８の出力を分周して入力データのクロックと位相が合うクロックを生成する２段の分周器６７ａ（分周比をＭとする）と分周器６７ｂ（分周比をＮとする）を備えたプリスケーラ，６８は内部に図示省略されたＶＣＯ（Voltage Controlled Oscilator：電圧制御発振器）を備え入力信号と位相を合わせるようループ制御を行い，ＶＣＯの制御電圧外れの信号ＬＯＬ（Loss Of Lock: 同期外れ情報) を発生する機能を備えるＰＬＬ（Phase Lock Loop)回路，６９は排他的論理和回路６５の信号や，プリスケーラ６７，ＰＬＬ６８の状態に対応して，各部の制御を行う制御部である。

図９は従来のビットフリーのＣＤＲのフローチャートである。最初にプリスケーラ６７の分周器６７ａの分周比Ｍと分周器６７ｂの分周比Ｎにそれぞれ１を設定し（図９のＳ１），入力振幅をチェックする（同Ｓ２）。この入力振幅のチェックは，クロック成分を含んだデータ入力（Data In)の信号に対して２つのコンパレータ６０−１，６０−２においてそれぞれ閾値電圧Ｖref1，Ｖref2と比較し，各コンパレータの出力はフリップフロップ回路６１−１〜６１−３及び６２−１〜６２−３に位相調整部６４−１，６４−２から出力される信号のタイミングで順番に設定される。セレクタ６３−１，６３−２では２つの入力の内の一方が制御部６９からの位相最適点を制御するための制御信号により一方が選択される。

データ入力はＰＬＬ６８にも供給され，プリスケーラ６７の分周器６７ａ，６７ｂの出力（クロック出力信号）との比較を行って位相同期がとれるようＰＬＬ６８のＶＣＯが制御される。ＰＬＬ６８から出力される周波数の信号はプリスケーラ６７へ入力されると共に位相調整部６４−１，６４−２とフリップフロップ６１−４，６２−４へのタイミング信号として供給され，フリップフロップ６１−４，６２−４の出力はセレクタ６３−３へ供給され，ここで制御部６９からの制御信号により一方が選択され，その出力はフリップフロップ６６へ入力され，プリスケーラ６７から出力されたクロック信号に同期してデータ出力（Data Out) が得られる。

プリスケーラ６７の分周器６７ａのＭと分周器６７ｂのＮは同期外れ情報（ＬＯＬ）により切替えられる。ＬＯＬが発生するか判別して（図９のＳ３），ＬＯＬが発生すると，Ｎ＝１．９になったか判別し（同Ｓ４），Ｎ＝１．９にならないと「Ｎ＝Ｎ＋０．１」の演算を行い（同Ｓ５），Ｎを０．１だけ増加しＳ３に戻る。この後もＬＯＬが発生すると，順次Ｎの値を０．１ずつ増加させ，Ｎ＝１．９になると，Ｍ＝２５６か判別する（同Ｓ６）。最初はＭ＝１であり，ステップＳ７においてＭ＝Ｍ×２の演算を行いＮ＝１の設定を行い（同Ｓ７），ステップＳ３に戻る。こうして，Ｍの値は２，４，８，……と増加し，Ｍ＝２５６になっても同期しない（ＬＯＬが発生）と，同期ビットレートなしと判定し，スタートからやり直す。ＬＯＬが発生しない状態になると，ゼロエラーポイントであるか（図８の排他的論理和回路６５からのエラーが発生したか）の判別をし（図９のＳ８），エラーが発生するとステップＳ４に戻り，エラーが発生しない（同期状態になる）と終了する。

図９のフローチャートによる同期方法の動作例を説明する。図１０は対応ビットレートとプリスケーラ設定の概念図であり，データ入力のデータ速度が１２５０Ｍｂ／ｓ（ＧｂＥ：Giga bit Ether）の場合は以下のようになる。初期はＯＣ４８（米国標準であるＳＯＮＥＴの２４８８．３２ＭＨｚ）の設定で，Ｍ＝１，Ｎ＝１からスタートする。この時，ＰＬＬの能力は２４８８．３２ＭＨｚに対し，±１００ＭＨｚのためロックせずＬＯＬが発生する。これにより，制御はＮを１．０から１．９まで順次増加するが同期しない場合，Ｍ＝２，Ｎ＝１としてトータル分周を２とし，周波数は１２４４．１６ＭＨｚ±５０ＭＨｚとする。したがって，１２５０Ｍｂ／ｓのデータ入力に対してこの範囲で同期する。

波形識別点の最適点追い込みの方法。

(1) 電圧振幅の識別点の追い込み
入力データは２系統に分けて上記図８のコンパレータ６０−１，６０−２において，それぞれの系統の入力閾値電圧（Ｖｒｅｆ１，２）をステップ的にそれぞれ逆方向（Ｖｒｅｆ１は高レベルへ，Ｖｒｅｆ２は低レベルへ）にスイープし，同位相のクロック（ＣＬＫ）で打ち抜から，クロック打抜き後の互いのデータを排他的論理和回路６５で比較し，エラー発生領域を認識させて中点に設定することで，振幅の最適点に設定する。

図１１は電圧振幅の識別点追い込みの概念を示し，Ａ．はクロック（ＣＬＫ）打抜き後のデータを表し，“０”または“１”の識別結果を表し，Ｂ．はＶｒｅｆ１，Ｖｒｅｆ２のエラー発生領域と，その中間のエラー無し領域の概念を表し，その中間の電圧振幅の識別最適点（エラー無し領域の中点）を表す。この動作は上記図９のステップＳ２における入力振幅チェックにおいて実行される。

(2) 位相識別点追い込み
電圧振幅の識別点設定及び同期後，２系統に分けたデータ（図８のコンパレータ６０−１，６０−２の出力）をそれぞれ１８０°位相の異なるクロックで打抜く。このクロック（ＣＬＫ）位相をステップ的にスイープし，エラー発生範囲を認識させ，中点のステップにすることにより入力データの位相最適ポイントを認識させる。

図１２及び図１３はこの入力データの位相識別点追い込みの説明図であり，図１２は高速ビットレートの場合，図１３は低速ビットレートの場合である。上記の電圧振幅の識別点設定および同期後，２系統に分けたデータをそれぞれ１８０°位相の異なるクロック（ＣＬＫ）で打抜いて，クロック位相をステップ的にスイープして，エラー発生範囲を認識し，中点のステップにすることにより入力データの位相最適ポイントを認識させる。

図１２の場合は，Ａ．に示す入力データ（ＤＡＴＡ）は，高速のビットレートであり，Ｂ．に示すように１系クロック（ＣＬＫ）による打抜き，Ｃ．に示すデータ（図８のフリップフロップ６１−４の出力）が発生し，Ｄ．に示す２系のクロック（１系のクロックと１８０°ずれているＣＬＫ）により打抜いて，Ｅ．に示すデータ（図８のフリップフロップ６２−４の出力）が発生する。この場合，図８の排他的論理和回路６５から発生するエラー発生確率が５０％となる領域は，Ｆ．に示す斜線が付された領域は，１系のクロックによる打抜き後のデータに対し，２系のクロックによる打抜き後のデータは，それより前に入力したデータが残っているため，一致しない可能性があるからであり，クロックの半周期の期間はエラー信号が発生する可能性がある。図１２のＦ．に示す「位相最適点」は，データの変化点を検出するための点であり，図１２のＣ．の１系のクロックの打抜きによるデータの変化点から，ほぼクロックの半周期後の点であり，１つのデータが発生する区間のほぼ中央の位置になる。

図１３は低速のビットレートの場合であり，Ａ．に示す入力データの周期に対し，Ｂ．の１系クロック及びＤ．の２系クロックの速度が相対的に高速（この例はクロック速度はデータ周期の約４倍）であり，各クロックによりＣ．とＥ．に示すような打抜き後のデータが発生する。この場合，４周期に３周期は同じデータとなる確率があり，エラー信号が発生する確率は，４周期の中の１周期の半分（１／２周期）であるから，１／８（１２．５％）となり，図１３のＦ．にその領域を示す。この場合の位相最適点は，Ｃ．に示す１系のクロックの打抜きによるデータの変換点から，ほぼクロックの半周期後の点である。

また，光受信器用ＣＤＲの技術において，ＰＬＬ内の分周器の分周比を外部制御信号で切替えることにより，基本ビットレート信号にＦＥＣ（Forward Error Correction) を付加したデータ信号に対して，基本ビットレート信号とＦＥＣの両方のクロック信号を再生する技術が提案されている（特許文献１参照）。
特開２００１−１５６７５８号公報

従来のビットフリーのＣＤＲ（図８）によれば同期について次の(1) 〜(4) のような問題がある。

(1) 例えば，伝送速度がＯＣ１２（６２２．０８Ｍｂ／ｓ）が入力された時に，プリスケーラ６７の初期にＭ＝１，Ｎ＝１としてＯＣ４８（２４８８．３２ＭＨｚ）からスタートすると，ＯＣ４８の時に逓倍同期してしまう。すなわち，上記図１３に示すように，入力データが低速で，プリスケーラ６７の設定値に対応するＰＬＬ６８のＶＣＯ（電圧制御発振器）から出力されるクロック速度が４倍の場合，エラー信号が継続して発生せず，誤同期状態になるという問題がある。この場合，外部からのビットレート情報がなく，ＬＯＬ（同期外れ）も発生しないため，この状態から抜け出せないことになる。

(2) 上記の逓倍同期だけでなく，ＯＣ４８（２４４８．３２Ｍｂ／ｓ）の入力時に，ＰＬＬ６８からの１６００Ｍｂ／ｓのクロック（入力に対して約２／３のレート）で誤同期が発生する場合がある。

これを図１４に示す誤同期の概念図により説明すると，Ａ．に示す入力データ（ＯＣ４８）に対し，Ｂ．に示すようにＶＣＯ周波数（入力データレートの約２／３）が発生すると，最初のＶＣＯクロックでは位相が遅れる（Upで表示）が，３ビット後に位相が進み（Downで表示) 位相が合って同期してしまう。この場合も，逓倍同期と同様にビットレート情報がなく，ＬＯＬも発生しないため，この状態から抜け出せないことになる。

(3) 上記(2) の誤同期に対して対策を行った場合（後述する本発明の構成）も，ＰＬＬは低ビットレートになるとループゲインが下がり，高周波数ジッタに追従できなくなりジッタが発生する。このため，従来の回路のように，低ビットレートの最適点がデータのクロスポイント（変化点）の付近に設定される場合，ジッタ発生によりエラーが発生し，エラーカウントルーチンで不良（ＮＧ）となる。このため，同じルーチンを繰り返し制御が安定しない。この状態を図１５に示す低速ビットレート時の誤同期を説明する図である。

図１５のａ．の入力データに対し，ｂ．に示す高速の１系のクロック（入力データの速度の約４倍）で打抜く時に，ＶＣＯのクロックに矢印で示すようなジッタが発生すると，ｃ．に示す１系クロック打抜き後データもジッタに対応して安定せず，ｄ．に示す２系クロックも１系と同様にジッタが発生し，この２系クロックによる入力データの打抜き後データもｅ．に示すように安定しない。このため，位相最適点における比較クロックにジッタがあるため，位相最適点でエラーカウントが“０”にならない。

(4) 光入力は通常冗長構成をとっており，一方の光入力に異常が発生すると，他方の回線に切替えを行う。この時，３０ｍｓ程度の入力瞬断（ＬＯＳ：Loss Of Signal) が発生するが，従来のビットフリーのＣＤＲのフローチャート（図９）では入力瞬断時にＬＯＬが発生することによりビットフリールーチンに移行してしまうため，ビットレートの追い込み，識別点追い込みを行うため，回線の切替え時に復旧が遅くなるという問題がある。

また, 上記特許文献１の技術は，上記した(1) 〜(4) のような課題を解決することはできない。

本発明は，入力データに対してＰＬＬ周波数の逓倍同期や２／３の周期での誤同期を防止するともに入力データが低速時のジッタによる制御の不安定を防止することができるビットフリーＣＤＲのＰＬＬ同期安定化方法を提供することを目的とする。

図１は本発明の原理説明図である。図中，１はＣＤＲの制御部，２はＣＤＲ回路であり，制御部１とＣＤＲ回路２には本発明により新たに追加された構成及び新たな機能が追加された構成を中心として示し，既存の構成については図示省略されている。制御部１内の１０は変遷密度（Transition Density) 監視部，１１はエラーカウントチェック部，１２は信号断監視部，１３はＰＬＬ２０の同期外れ（ＬＯＬ：Loss Of Lock）を検出するＬＯＬ監視部，１４はＰＬＬの出力を分周するプリスケーラの出力が入力データの位相と適合するようプリスケーラの分周比を調整する制御を行うビットフリー処理部である。ＣＤＲ回路２内の２０は入力データのクロックと位相を調整した信号を発生するためのＰＬＬ，２１はＰＬＬ２０の出力を分周するプリスケーラ，２２は入力データの電圧振幅のチェックと，１８０°位相の異なるクロック信号で２系統のデータを取り出すデータ抽出部，２３はデータ抽出部２２からの出力からデータ信号と２系統のデータからエラー検出信号を出力するデータ出力部，２３ａは２系統の位相が異なるデータを比較してエラー信号を発生するエラー検出回路である。

図１において，入力データはＣＤＲ回路２へ入力すると，データ抽出部２２及びＰＬＬ２０へ入力し，データ抽出部２２ではプリスケーラ２１の出力であるクロック周波数の信号を入力して，１８０°位相の異なる調整されたクロック信号により２系統でデータを抽出し，データ出力部２３からプリスケーラ２１からのクロック信号に同期したデータ信号とエラー検出信号を出力する。プリスケーラ２１の分周出力のクロック（実ビットレート）を使用するのでデータのクロスポイント付近に発生するジッタによる影響を受けない。

制御部１では，データ抽出部２２において位相を１８０°ずらした２つのクロックにより入力データを打抜いて得られた２つのデータを入力するデータ出力部２３において，エラー検出回路２３ａからのエラー信号の発生率を求め，予めエラー発生率に対応したＰＬＬの周波数（プリスケーラ分周比Ｍ，Ｎ）とを対応付けたテーブル１０ａを参照して，求めたエラー発生率と現在設定されたＰＬＬの周波数とがテーブル１０ａと対応するかチェックし，対応しないとビットフリー処理部１４による分周比を制御する処理を実行させる。これにより，逓倍同期の発生を防止できる。

上記の変遷密度監視部１０におけるチェックによるビットフリー処理部１４の処理後，再生されたデータは最適点に調整されているのでエラー検出回路２３ａからのエラー信号は発生しないが，エラーが発生した場合はエラーカウントチェック部１１によりエラーのカウント値が発生することを検出すると，誤同期（上記の課題の中の(2) に対応）していることが分かり，この場合もビットフリー処理部１４の処理に移行する。なお，ＣＤＲ回路２は，データ抽出部２２及びデータ出力部２３に対して，従来例の構成（図９参照）ではＰＬＬの出力（プリスケーラによる分周の前の信号）を使用していたのに対し，プリスケーラ２１からのクロックを使用して抽出，同期を行うことにより，データ出力部２３内のエラー検出を行う回路（図示省略）は，データのクロスポイント付近に発生するジッタによりエラーの影響を受けない。

信号断（ＬＯＳ：Loss Of Signal）が発生すると，ＣＤＲ回路２内の信号断検出手段（図示省略）によって検出し，その検出信号により制御部１の信号断監視部１２が駆動される。信号断監視部１２はＬＯＳが一定時間継続するかチェックし，継続するとＬＯＬ監視部１３に対してＬＯＬマスク信号を供給すると共に，ＰＬＬ２０内のＶＣＯ（電圧制御発振器）２０ａの制御電圧を強制的に中心電圧に設定する。これにより，ＬＯＬ監視部１３は本来なら信号断の発生によるビットフリー処理部１４が起動するのが抑止され，同期外れの状態になることが防止される。

図１の制御部１の変遷密度監視部１０，エラーカウントチェック部１１，ＬＯＬ監視部１３への信号断検出信号の入力，及びＰＬＬ２０への信号断検出信号の入力によるＰＬＬの制御の各構成は，エラーカウントチェック部１１が変遷密度監視部１０と組合せて設けられるが，変遷密度監視部１０と信号断監視部１２とを独立して設けることができる。

本発明は変遷密度の監視を行うことで逓倍同期を防止することができ，エラーカウントチェックを行うことで入力データの周波数の２／３の周波数による誤同期を防止することができる。また，信号断検出信号を用いたＰＬＬ及び制御部の制御により瞬断時の同期外れを防止することができる。更に，誤り検出回路に使用するクロックをＰＬＬの出力ではなくプリスケーラの出力により実ビットレートと同じクロックとすることで，データのクロスポイント付近に発生するジッタによるエラーの影響を受けない。

図２は実施例の回路構成を示す。図中，１，２０，２１は上記図１の同一符号の各部に対応し，１はＰＬＬ２０からのＬＯＬ（同期外れ）の発生や，ＬＯＳ（信号断）の発生や，プリスケーラ２１の状態，エラー信号（エラー検出回路２３０の出力）や，データ出力（フリップフロップ２３２の出力）を識別し，処理を行って制御信号を発生する制御部である。２０はＰＬＬ，２１はそれぞれ分周比ＭとＮを持つ２段の分周器（図示省略）を備えたプリスケーラである。

２２０ａ，２２０ｂはデータ入力電圧を，それぞれＶref1とＶref2という閾値電圧と比較を行うコンパレータ，２２１ａ〜２２３ａ及び２２１ｂ〜２２３ｂはデータ入力から２系統のデータを抽出する複数段のフリップフロップ，２２４ａ，２２４ｂはプリスケーラ２１から出力される実クロックの周波数信号の位相調整を行う位相調整部，２２５ａ，２２５ｂはセレクタ，２３ａ，２３ｂはセレクタ２２５ａ，２２５ｂの出力をそれぞれプリスケーラ２１からのクロックのタイミングにより保持するフリップフロップ，２３０はフリップフロップ２３ａと２３ｂの信号を比較して，不一致の場合にエラー信号を出力する排他的論理和機能を備えるエラー検出回路，２３１はセレクタ，２３２は出力データを発生するフリップフロップである。

このＣＤＲの実施例の構成により，２系統のデータを抽出して保持するフリップフロップ２２１ａ〜２２３ａ及び２２１ｂ〜２２３ｂの位相調整部２２４ａ，２２４ｂがプリスケーラ２１から出力される実クロックの周波数信号により駆動され，データ出力を行うフリップフロップ２３ａ，２３ｂも同じく実クロックの周波数信号により行われる。これにより，データのクロスポイント付近に発生するジッタによるエラーの影響を受けない。

図３はジッタによるエラー発生を防止する概念の説明図である。ａ．は図２のフリップフロップ２２１ａ，２２１ｂへの入力を表し，ｂ．とｄ．はプリスケーラ２１からの実クロックの信号（データと同一位相）であり，一つのデータ周期の中間でクロックが反転している。図３のｃ．とｅ．のようにデータが設定される。このように波形の中心に最適点があるため，ジッタ（クロックの位相が揺らぐ）が発生してもエラーは発生しない。

図４は逓倍同期防止のフローチャートである。このフローチャートはビットフリーＣＤＲの制御部において実行され，上記図１の制御部１の変遷密度監視部１０を含むフローチャートである。

最初に，プリスケーラ（図２の２１）の分周比をＭ，Ｎとすると，Ｍ＝１，Ｎ＝１（ＯＣ４８対応）に設定し（図４のＳ１），入力振幅チェックを行い（図４のＳ２），次にＬＯＬ（同期外れ）が発生したか判別し（同Ｓ３），ＬＯＬが発生している場合は，従来の技術（図９）と同様のステップＳ４〜Ｓ７のビットフリールーチンが実行される。ＬＯＬが発生してない場合は，変遷密度チェックを実行する（図４のＳ８）。この変遷密度チェックでは，１８０°位相をずらして打抜いたデータを比較することにより，初期ＯＣ４８（２４８３．３２ＭＨｚ）に対してエラーの発生確率（図２のエラー検出回路２３０によるエラー検出の頻度で求める）は５０％になる。しかし，ＯＣ１２（６２０．８３ＭＨｚ）が入力されているとエラー発生確率は１／４（１２．５％）となる。このエラー発生確率と現在の分周比の設定から，テーブル（図示省略）を参照して異常（ＮＧ）と判断し，ビットフリールーチン（Ｓ４以下のルーチン）に移行して設定値を変更する。異常と判断されない場合は，次にゼロエラーポイントであるか判別する（図４のＳ９）。この場合，同じ位相で打抜いた時，エラー０のはずだが，分周比のレートが正確に検出されてないと（位相が合ってないと），エラーが０にならず（図２のエラー検出回路２３０の出力をカウントする），そのポイントはロックポイントではないと判定し，ビットフリールーチンに移行し，エラーが０になると処理を終了する。

図５は逓倍同期防止の概念の説明図である。図５のＡ．はエラーが５０％発生の場合，Ｂ．はエラーが１２．５％発生の場合である。すなわち，Ａ．は入力データの周期とクロック周波数が同一であり，ａ．に示すデータ入力に対し，フリップフロップ２２３ａと２２３ｂに対しｂ．とｄ．に示すように１８０°位相が異なるクロックが供給される，ｃ．とｅ．に示すようにデータ周期の１／２の間隔をおいて出力が発生する。このため，エラー検出回路２３０から発生するエラー信号（斜線部）が発生する確率は５０％となる。また，図５のＢ．は入力データの周期に対してクロック周波数がほぼ４倍の速度の場合であり，ａ．に示すデータ入力に対し，フリップフロップ２２３ａと２２３ｂに対しｂ．とｄ．に示すように１８０°位相が異なる高速のクロックが供給される，ｃ．とｅ．に示すようにそれぞれの出力が発生する。このため，ｃ．とｅ．のデータ出力の立上りの間隔は，入力データの周期の１／８で，エラー信号（斜線部）が発生する確率は１２．５％となる。

図６は信号断監視と誤同期防止を含むフローチャートである。このフローチャートもビットフリーＣＤＲの制御部（図２の１）において実行される。最初にプリスケーラ（図２の２０）の分周器の分周比Ｍ，Ｎとすると，Ｍ＝１，Ｎ＝１とし（図６のＳ１），次にＬＯＳ（信号断）監視処理を行う（同Ｓ２）。このＬＯＳ監視処理では，信号断が発生するかチェックをし，発生した場合は所定時間継続するか判別し，所定時間継続した場合はＰＬＬ２０のＶＣＯ（図示省略）の制御電圧を中心電圧（中心周波数）に設定する信号を発生する。なお，これにより，ＬＯＬ（同期外れ）の発生によるビットフリールーチン（後述するステップＳ５以下の処理）が開始するのを防ぐことができる。

ＬＯＳ監視において，信号断が検出されないか，信号断が一定時間内の場合は，入力振幅チェックを行い（図６のＳ３），次にＬＯＬ（同期外れ）が発生したか判別する（同Ｓ４），ＬＯＬが発生している場合は，ステップＳ５〜Ｓ８のビットフリールーチンが実行される。ＬＯＬが発生してない場合は，上記図４のＳ８と同様の変遷密度チェックを実行する（図６のＳ９）。この変遷密度チェックでは，エラー発生確率と現在の分周比の設定から，異常か否か判別し，異常（ＮＧ）の場合はビットフリールーチンに移行して設定値を変更する。異常と判断されない場合は，エラーカウント値があるか判別し（図６のＳ１０），エラーカウント値が検出された場合は，上記と同様のビットフリールーチンに移行し，エラーカウント値が検出されず，異常と判断されない場合は，次に上記図４のＳ９と同様のゼロエラーポイントであるかの判別をし（図６のＳ１１），この場合，同じ位相で打抜いた時，エラー０のはずだが，分周比のレートが正確に検出されてないと（位相が合ってないと），エラーが０にならず，そのポイントはロックポイントではないと判定し，ビットフリールーチンに移行し，エラーが０になると処理を終了する。

（付記１） 入力データをクロックによりデータを２系統に分けて抽出するデータ抽出部と，位相を１８０度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーＣＤＲのＰＬＬ同期安定化方法において，前記エラー検出回路によるエラー発生率とからＰＬＬのプリスケーラの設定が現在の入力データのビットレートが対応しているかの識別を行う変遷密度監視部と，前記入力データのビットレートが対応していないとプリスケーラの分周比の値を対応する値にビットフリー処理部により更新することを特徴とするビットフリーＣＤＲのＰＬＬ同期安定化方法。

（付記２） 付記１において，入力データの抽出を最適点に調整後，前記２系統のデータのエラー検出回路からのエラーカウントをエラーカウントチェック部によりチェックすることを特徴とするビットフリーＣＤＲのＰＬＬ同期安定化方法。

（付記３） 付記１または２のいずれかにおいて，信号断を検出する信号断監視部により信号断を検出すると，前記ＰＬＬの内部の電圧制御発振器の制御電圧を中心電圧に設定する制御を行うことを特徴とするビットフリーＣＤＲのＰＬＬ同期安定化方法。

（付記４） 付記３において，ＰＬＬの同期外れ（ＬＯＬ：Lost Of Lock) 状態を検出するＬＯＬ監視部を備え，前記信号断監視部が信号断を検出する信号を発生すると，前記ＬＯＬ監視部の起動を禁止することを特徴とするビットフリーＣＤＲのＰＬＬ同期安定化方法。

（付記５） 付記１乃至４の何れかにおいて，前記データ抽出部とデータ出力部の動作タイミングを入力するクロックとして，ＰＬＬのプリスケーラからの実周波数の出力を供給することを特徴とするビットフリーＣＤＲの同期安定化方法。

本発明の原理構成図である。 実施例の回路構成を示す図である。 ジッタによるエラー発生を防止する概念の説明図である。 逓倍同期防止のフローチャートを示す図である。 逓倍同期防止の概念の説明図である。 信号断監視と誤同期防止を含むフローチャートを示す図である。 波長多重装置におけるトランスポンダの位置付けを示す図である。 従来のビットフリーのＣＤＲの構成を示す図である。 従来のビットフリーのＣＤＲのフローチャートを示す図である。 対応ビットレートとプリスケーラ設定の概念図である。 電圧振幅の識別点追い込みの概念を示す図である。 入力データの位相識別点追い込みの説明図（高速ビットレートの場合）である。 入力データの位相識別点追い込みの説明図（低速ビットレートの場合）である。 誤同期の概念図である。 低速ビットレート時の誤同期の説明図である。

符号の説明

１ 制御部
２ ＣＤＲ回路
１０ 変遷密度監視部
１１ エラーカウントチェック部
１２ 信号断監視部
１３ ＬＯＬ監視部
１４ ビットフリー処理部
２０ ＰＬＬ
２１ プリスケーラ
２２ データ抽出部
２３ データ出力部

Claims (4)

1. 入力データをクロックによりデータを２系統に分けて抽出するデータ抽出部と，位相を１８０度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーＣＤＲのＰＬＬ同期安定化方法において，
   前記エラー検出回路によるエラー発生率とからＰＬＬのプリスケーラの設定が現在の入力データのビットレートが対応しているかの識別を行う変遷密度監視部と，
   前記入力データのビットレートが対応していないとプリスケーラの分周比の値を対応する値にビットフリー処理部により更新することを特徴とするビットフリーＣＤＲのＰＬＬ同期安定化方法。
2. 請求項１において，
   入力データの抽出を最適点に調整後，前記２系統のデータのエラー検出回路からのエラーカウントをエラーカウントチェック部によりチェックすることを特徴とするビットフリーＣＤＲのＰＬＬ同期安定化方法。
3. 請求項１または２の何れかにおいて，
   信号断を検出する信号断監視部により信号断を検出すると，前記ＰＬＬの内部の電圧制御発振器の制御電圧を中心に設定する制御を行うことを特徴とするビットフリーＣＤＲのＰＬＬ同期安定化方法。
4. 請求項１乃至３の何れかにおいて，
   前記データ抽出部とデータ出力部の動作タイミングを入力するクロックとして，ＰＬＬのプリスケーラからの実周波数の出力を供給することを特徴とするビットフリーＣＤＲのＰＬＬ同期安定化方法。

Images