JPH06152567A - デジタルデータ処理装置 - Google Patents
デジタルデータ処理装置Info
- Publication number
- JPH06152567A JPH06152567A JP4302526A JP30252692A JPH06152567A JP H06152567 A JPH06152567 A JP H06152567A JP 4302526 A JP4302526 A JP 4302526A JP 30252692 A JP30252692 A JP 30252692A JP H06152567 A JPH06152567 A JP H06152567A
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- JP
- Japan
- Prior art keywords
- clock
- error rate
- data
- input
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 データレコーダーのエラーレートを最低限に
抑えることを目的とする。 【構成】 入力データＤＴINからクロックＣＫ1 を形成
するクロック形成手段１、２、３、４、５と、入力デー
タＤＴINをクロックＣＫ2 により抽出するデータ抽出手
段６、７と、入力データＤＴINのエラーレートを検出す
る手段を含む信号処理手段８と、このエラーレートに基
づいてクロックＣＫ1 の位相をシフトするクロックタイ
ミング調整手段９、１０、１１、１２とからなるもので
ある。
抑えることを目的とする。 【構成】 入力データＤＴINからクロックＣＫ1 を形成
するクロック形成手段１、２、３、４、５と、入力デー
タＤＴINをクロックＣＫ2 により抽出するデータ抽出手
段６、７と、入力データＤＴINのエラーレートを検出す
る手段を含む信号処理手段８と、このエラーレートに基
づいてクロックＣＫ1 の位相をシフトするクロックタイ
ミング調整手段９、１０、１１、１２とからなるもので
ある。
Description
【０００１】
【産業上の利用分野】本発明は、データレコーダに使用
して好適なデジタルデータ処理装置に関するものであ
る。
して好適なデジタルデータ処理装置に関するものであ
る。
【０００２】
【従来の技術】従来、図３に示すデジタルデータ処理装
置は以下のように構成される。入力データＤＴINは、例
えば遅延回路とエクスクルシブオアー回路とにより構成
されて、データエッジを作成するデータウインドウ発生
回路１４に入力される。ここで発生されたデータウイン
ドウ信号は位相比較回路１５の一方の入力端子に送出さ
れる。位相比較回路１５の出力信号はローパスフィルタ
ＬＰＦ１６を通過して電圧制御発信器ＶＣＯ１７を制御
する。この電圧制御発信器ＶＣＯ１７から送出されるク
ロックが１／２分周回路１８を経て分周され、Ｄフリッ
プフロップ２０及び信号処理回路２１にクロックＣＫと
して入力され、さらに位相比較回路１５の他方の入力端
子に入力されている。このデータウインドウ発生回路１
４、位相比較回路１５、ローパスフィルタＬＰＦ１６、
電圧制御発信器ＶＣＯ１７、１／２分周回路１８とでＰ
ＬＬ回路を形成する。ここで遅延回路１９はローパスフ
ィルタＬＰＦ１６によるクロックの遅延分にデータを同
期させるためのものである。
置は以下のように構成される。入力データＤＴINは、例
えば遅延回路とエクスクルシブオアー回路とにより構成
されて、データエッジを作成するデータウインドウ発生
回路１４に入力される。ここで発生されたデータウイン
ドウ信号は位相比較回路１５の一方の入力端子に送出さ
れる。位相比較回路１５の出力信号はローパスフィルタ
ＬＰＦ１６を通過して電圧制御発信器ＶＣＯ１７を制御
する。この電圧制御発信器ＶＣＯ１７から送出されるク
ロックが１／２分周回路１８を経て分周され、Ｄフリッ
プフロップ２０及び信号処理回路２１にクロックＣＫと
して入力され、さらに位相比較回路１５の他方の入力端
子に入力されている。このデータウインドウ発生回路１
４、位相比較回路１５、ローパスフィルタＬＰＦ１６、
電圧制御発信器ＶＣＯ１７、１／２分周回路１８とでＰ
ＬＬ回路を形成する。ここで遅延回路１９はローパスフ
ィルタＬＰＦ１６によるクロックの遅延分にデータを同
期させるためのものである。
【０００３】
【発明が解決しようとする課題】しかし、上述したこの
ようなデジタルデータ処理装置では、図４に示すよう
に、再生したクロックＣＫによりＤフリップフロップ２
０においてデータをラッチするときに、ピークシフト等
による受信データ特有のジッタに対して不安定で、クロ
ックＣＫの立ち上がりのタイミングとデータの位相によ
ってはラッチしたデータが変化し、エラーレートが増大
してしまうという不都合があった。
ようなデジタルデータ処理装置では、図４に示すよう
に、再生したクロックＣＫによりＤフリップフロップ２
０においてデータをラッチするときに、ピークシフト等
による受信データ特有のジッタに対して不安定で、クロ
ックＣＫの立ち上がりのタイミングとデータの位相によ
ってはラッチしたデータが変化し、エラーレートが増大
してしまうという不都合があった。
【０００４】この発明は、これらの課題を解決するため
になされたもので、データレコーダーのエラーレートを
最低限に抑えることを目的とする。
になされたもので、データレコーダーのエラーレートを
最低限に抑えることを目的とする。
【０００５】
【課題を解決するための手段】本発明のデジタルデータ
処理装置は例えば図１に示す如く、入力データＤＴINか
らクロックＣＫ1 を形成するクロック形成手段１、２、
３、４、５と、入力データＤＴINをクロックＣＫ2 によ
り抽出するデータ抽出手段６、７と、入力データＤＴIN
のエラーレートを検出する手段を含む信号処理手段８
と、このエラーレートに基づいてクロックＣＫ1 の位相
をシフトするクロックタイミング調整手段９、１０、１
１、１２とからなるものである。
処理装置は例えば図１に示す如く、入力データＤＴINか
らクロックＣＫ1 を形成するクロック形成手段１、２、
３、４、５と、入力データＤＴINをクロックＣＫ2 によ
り抽出するデータ抽出手段６、７と、入力データＤＴIN
のエラーレートを検出する手段を含む信号処理手段８
と、このエラーレートに基づいてクロックＣＫ1 の位相
をシフトするクロックタイミング調整手段９、１０、１
１、１２とからなるものである。
【０００６】また、本発明のデジタルデータ処理装置は
例えば図１に示す如く、クロックタイミング調整手段
９、１０、１１、１２はエラーレートに基づいてクロッ
クＣＫ 1 の位相をシフトした結果、エラーレートが変化
したらこの変化したエラーレートを有効とするものであ
る。
例えば図１に示す如く、クロックタイミング調整手段
９、１０、１１、１２はエラーレートに基づいてクロッ
クＣＫ 1 の位相をシフトした結果、エラーレートが変化
したらこの変化したエラーレートを有効とするものであ
る。
【０００７】また、本発明のデジタルデータ処理装置
は、クロックタイミング調整手段９、１０、１１、１２
はクロックＣＫ1 のエッジを傾斜して形成する手段と、
エラーレートが最小になるようにクロックＣＫ1 の位相
をシフトする手段とを含むものである。
は、クロックタイミング調整手段９、１０、１１、１２
はクロックＣＫ1 のエッジを傾斜して形成する手段と、
エラーレートが最小になるようにクロックＣＫ1 の位相
をシフトする手段とを含むものである。
【０００８】
【作用】上述せる本発明によれば、クロックＣＫ1 の位
相をエラーレートに基づいてシフトするので、短いパル
スに対しても正しくラッチすることが出来るため、ピー
クシフトなどによるラッチミスを少なくすることが出来
る。
相をエラーレートに基づいてシフトするので、短いパル
スに対しても正しくラッチすることが出来るため、ピー
クシフトなどによるラッチミスを少なくすることが出来
る。
【０００９】
【実施例】以下に、図１及び図２を参照して本発明のデ
ジタルデータ処理装置の一実施例について詳細に説明す
る。図１において、入力データＤＴINは、例えば遅延回
路とエクスクルシブオアー回路とにより構成され、デー
タエッジを作成するデータウインドウ発生回路１に入力
される。ここで発生されたデータウインドウ信号ＤＴWD
は位相比較回路２の一方の入力端子に送出される。
ジタルデータ処理装置の一実施例について詳細に説明す
る。図１において、入力データＤＴINは、例えば遅延回
路とエクスクルシブオアー回路とにより構成され、デー
タエッジを作成するデータウインドウ発生回路１に入力
される。ここで発生されたデータウインドウ信号ＤＴWD
は位相比較回路２の一方の入力端子に送出される。
【００１０】また、位相比較回路２の他方の入力端子に
は、電圧制御発信器ＶＣＯ３から送出される第１の基準
クロックＣＫ0 が１／２分周回路４を経て分周され、第
２の基準クロックＣＫ1 として入力されている。
は、電圧制御発信器ＶＣＯ３から送出される第１の基準
クロックＣＫ0 が１／２分周回路４を経て分周され、第
２の基準クロックＣＫ1 として入力されている。
【００１１】位相比較回路２からのエラー電圧ＶER1 は
低域通過フィルタＬＰＦ５を通して平均エラー電圧Ｖ
ER2 として電圧制御発信器ＶＣＯ３に入力される。電圧
制御発信器ＶＣＯ３はこの平均エラー電圧ＶER2 に応じ
て第１の基準クロックＣＫ0 を制御する。ここで、デー
タウインドウ発生回路１、位相比較回路２、電圧制御発
信器ＶＣＯ３、１／２分周回路４、低域通過フィルタＬ
ＰＦ５とで、クロック形成手段を形成する。
低域通過フィルタＬＰＦ５を通して平均エラー電圧Ｖ
ER2 として電圧制御発信器ＶＣＯ３に入力される。電圧
制御発信器ＶＣＯ３はこの平均エラー電圧ＶER2 に応じ
て第１の基準クロックＣＫ0 を制御する。ここで、デー
タウインドウ発生回路１、位相比較回路２、電圧制御発
信器ＶＣＯ３、１／２分周回路４、低域通過フィルタＬ
ＰＦ５とで、クロック形成手段を形成する。
【００１２】また、入力データＤＴINは、遅延回路６を
経て、Ｄフリップフロップ７のＤ入力端子に入力され、
Ｄフリップフロップ７の出力信号ＤＴOUT は信号処理回
路８に入力される。遅延回路６はローパスフィルタＬＰ
Ｆ５によるクロックの遅延分にデータを同期させるため
のものである。ここで、遅延回路６とＤフリップフロッ
プ７とでデータ抽出手段を形成し、信号処理回路７は信
号処理手段を形成する。
経て、Ｄフリップフロップ７のＤ入力端子に入力され、
Ｄフリップフロップ７の出力信号ＤＴOUT は信号処理回
路８に入力される。遅延回路６はローパスフィルタＬＰ
Ｆ５によるクロックの遅延分にデータを同期させるため
のものである。ここで、遅延回路６とＤフリップフロッ
プ７とでデータ抽出手段を形成し、信号処理回路７は信
号処理手段を形成する。
【００１３】信号処理回路８で信号処理された結果のエ
ラーレートがクロックタイミング制御回路９へ入力さ
れ、Ｄ／Ａ変換器１０を経て比較器１２の一方の入力端
子へ入力される。比較器１２の他方の入力端子には低域
通過フィルタＬＰＦ１１を通した第２の基準クロックＣ
Ｋ1 が入力される。
ラーレートがクロックタイミング制御回路９へ入力さ
れ、Ｄ／Ａ変換器１０を経て比較器１２の一方の入力端
子へ入力される。比較器１２の他方の入力端子には低域
通過フィルタＬＰＦ１１を通した第２の基準クロックＣ
Ｋ1 が入力される。
【００１４】比較器１１の出力はクロックＣＫ2 として
反転器１３を経てＤフリップフロップ７のクロック入力
端子へ入力される。ここで、クロックタイミング制御回
路９、Ｄ／Ａ変換器１０、比較器１２、低域通過フィル
タＬＰＦ１１とで、クロックタイミング調整手段を形成
する。
反転器１３を経てＤフリップフロップ７のクロック入力
端子へ入力される。ここで、クロックタイミング制御回
路９、Ｄ／Ａ変換器１０、比較器１２、低域通過フィル
タＬＰＦ１１とで、クロックタイミング調整手段を形成
する。
【００１５】本例のデジタルデータ処理装置は以上のよ
うに構成されているので、データウインドウ発生回路１
で、入力データＤＴINと、例えば遅延回路で所定時間遅
延された遅延データとで排他的論理輪演算を行い、入力
データＤＴINの立ち上がり及び立ち下がりのエッジのタ
イミングで立ち上がり、所定のパルス幅を有するデータ
エッジを形成するデータウインドウ信号ＤＴWDを発生す
る。
うに構成されているので、データウインドウ発生回路１
で、入力データＤＴINと、例えば遅延回路で所定時間遅
延された遅延データとで排他的論理輪演算を行い、入力
データＤＴINの立ち上がり及び立ち下がりのエッジのタ
イミングで立ち上がり、所定のパルス幅を有するデータ
エッジを形成するデータウインドウ信号ＤＴWDを発生す
る。
【００１６】位相比較回路２では、第２の基準クロック
ＣＫ1 の立ち上がりエッジとデータウインドウＤＴWDの
立ち上がりパルスの中央部との間で位相を比較し、この
位相差に応じたエラー電圧ＶER1 を発生する。エラー電
圧ＶER1 は低域通過フィルタＬＰＦ５を通して平均エラ
ー電圧ＶER2 として電圧制御発信器ＶＣＯ３に入力され
る。
ＣＫ1 の立ち上がりエッジとデータウインドウＤＴWDの
立ち上がりパルスの中央部との間で位相を比較し、この
位相差に応じたエラー電圧ＶER1 を発生する。エラー電
圧ＶER1 は低域通過フィルタＬＰＦ５を通して平均エラ
ー電圧ＶER2 として電圧制御発信器ＶＣＯ３に入力され
る。
【００１７】電圧制御発信器ＶＣＯ３はこの平均エラー
電圧ＶER2 に応じて第１の基準クロックＣＫ0 を制御す
る。電圧制御発信器ＶＣＯ３から送出される第１の基準
クロックＣＫ0 が１／２分周回路４を経て分周され、第
２の基準クロックＣＫ1 として出力される。
電圧ＶER2 に応じて第１の基準クロックＣＫ0 を制御す
る。電圧制御発信器ＶＣＯ３から送出される第１の基準
クロックＣＫ0 が１／２分周回路４を経て分周され、第
２の基準クロックＣＫ1 として出力される。
【００１８】このように、クロック形成手段１、２、
３、４、５の出力は、入力データＤＴ INに基づくデータ
ウインドウ信号ＤＴWDに位相が同期した第２の基準クロ
ックＣＫ1 として送出され、クロックタイミング調整手
段９、１０、１１、１２へ送出される。
３、４、５の出力は、入力データＤＴ INに基づくデータ
ウインドウ信号ＤＴWDに位相が同期した第２の基準クロ
ックＣＫ1 として送出され、クロックタイミング調整手
段９、１０、１１、１２へ送出される。
【００１９】信号処理回路８では、所定時間エラーフラ
グをカウントすることによりエラーレートを出力する。
クロックタイミング調整手段９、１０、１１、１２で
は、信号処理回路８でエラー訂正できる範囲でクロック
の立ち上がりの位相を変化させ、エラーレートが最良に
なる位相でクロックの立ち上がりを制御する。クロック
タイミング制御回路９では、ＣＰＵによりエラーレート
が最小になる位相にクロックをずらすようにするが、ク
ロックの位相を変化させた結果、エラーレートが変化す
る場合はこの変化したエラーレートを有効とするように
判断する。
グをカウントすることによりエラーレートを出力する。
クロックタイミング調整手段９、１０、１１、１２で
は、信号処理回路８でエラー訂正できる範囲でクロック
の立ち上がりの位相を変化させ、エラーレートが最良に
なる位相でクロックの立ち上がりを制御する。クロック
タイミング制御回路９では、ＣＰＵによりエラーレート
が最小になる位相にクロックをずらすようにするが、ク
ロックの位相を変化させた結果、エラーレートが変化す
る場合はこの変化したエラーレートを有効とするように
判断する。
【００２０】ここではエラーレートにより、ＣＰＵ，Ｄ
／Ａ変換器等でしきい電圧を発生させ、第２の基準クロ
ックＣＫ1 のエッジを傾斜させて鈍らせた信号波形ＣＰ
をしきい電圧で２値化することにより第２の基準クロッ
クＣＫ1 のデューティ比を変化させている。
／Ａ変換器等でしきい電圧を発生させ、第２の基準クロ
ックＣＫ1 のエッジを傾斜させて鈍らせた信号波形ＣＰ
をしきい電圧で２値化することにより第２の基準クロッ
クＣＫ1 のデューティ比を変化させている。
【００２１】上述したデジタルデータ処理装置によれ
ば、クロックによって最適にラッチされたデータが信号
処理され、エラーレートを用いて入力データの特性に合
わせて、ラッチのタイミングを変化させることが出来
る。尚、上述の実施例は本発明の一例であり、本発明の
要旨を逸脱しない範囲でその他様々な構成が取り得るこ
とは勿論である。
ば、クロックによって最適にラッチされたデータが信号
処理され、エラーレートを用いて入力データの特性に合
わせて、ラッチのタイミングを変化させることが出来
る。尚、上述の実施例は本発明の一例であり、本発明の
要旨を逸脱しない範囲でその他様々な構成が取り得るこ
とは勿論である。
【００２２】
【発明の効果】本発明によれば、クロックの位相をエラ
ーレートに基づいてシフトするので、短いパルスに対し
ても正しくラッチすることが出来るため、ピークシフト
などによるラッチミスを少なくすることが出来る。これ
により、データレコーダーのエラーを最低限に抑えるこ
とが出来る。
ーレートに基づいてシフトするので、短いパルスに対し
ても正しくラッチすることが出来るため、ピークシフト
などによるラッチミスを少なくすることが出来る。これ
により、データレコーダーのエラーを最低限に抑えるこ
とが出来る。
【図１】本発明のデジタルデータ処理装置のブロック図
である。
である。
【図２】本発明のデジタルデータ処理装置の信号を説明
する図である。
する図である。
【図３】従来のデジタルデータ処理装置のブロック図で
ある。
ある。
【図４】従来のデジタルデータ処理装置の信号を説明す
る図である。
る図である。
１、２、３、４、５ クロック形成手段 ６、７ データ抽出手段 ８ 信号処理手段 ９、１０、１１、１２ クロックタイミング調整手段
Claims (3)
- 【請求項１】入力データからクロックを形成するクロッ
ク形成手段と、前記入力データを前記クロックにより抽
出するデータ抽出手段と、前記入力データのエラーレー
トを検出する手段を含む信号処理手段と、前記エラーレ
ートに基づいて前記クロックの位相をシフトするクロッ
クタイミング調整手段とからなるデジタルデータ処理装
置。 - 【請求項２】前記クロックタイミング調整手段は前記エ
ラーレートに基づいて前記クロックの位相をシフトした
結果、前記エラーレートが変化したらこの変化したエラ
ーレートを有効とすることを特徴とする請求項１記載の
デジタルデータ処理装置。 - 【請求項３】前記クロックタイミング調整手段は前記ク
ロックのエッジを傾斜して形成する手段と、エラーレー
トが最小になるようにクロックの位相をシフトする手段
とを含むことを特徴とする請求項１叉は２記載のデジタ
ルデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302526A JPH06152567A (ja) | 1992-11-12 | 1992-11-12 | デジタルデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302526A JPH06152567A (ja) | 1992-11-12 | 1992-11-12 | デジタルデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152567A true JPH06152567A (ja) | 1994-05-31 |
Family
ID=17910030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302526A Pending JPH06152567A (ja) | 1992-11-12 | 1992-11-12 | デジタルデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152567A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294942A (ja) * | 2004-03-31 | 2005-10-20 | Fujitsu Ltd | ビットフリーｃｄｒのｐｌｌ同期安定化方法 |
| JP2010035098A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| JP2010035097A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| CN102054418A (zh) * | 2009-11-02 | 2011-05-11 | 奇景光电股份有限公司 | 数据驱动器与用以决定数据驱动器的最佳偏移的方法 |
| US8125410B2 (en) | 2003-08-07 | 2012-02-28 | Panasonic Corporation | Plasma display having latch failure detecting function |
-
1992
- 1992-11-12 JP JP4302526A patent/JPH06152567A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8125410B2 (en) | 2003-08-07 | 2012-02-28 | Panasonic Corporation | Plasma display having latch failure detecting function |
| JP2005294942A (ja) * | 2004-03-31 | 2005-10-20 | Fujitsu Ltd | ビットフリーｃｄｒのｐｌｌ同期安定化方法 |
| JP4494842B2 (ja) * | 2004-03-31 | 2010-06-30 | 富士通株式会社 | ビットフリーｃｄｒのｐｌｌ同期安定化方法 |
| JP2010035098A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| JP2010035097A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| US8022774B2 (en) | 2008-07-31 | 2011-09-20 | Sony Corporation | Phase-locked loop circuit, recording-and-reproducing apparatus, and electronic apparatus |
| US8089317B2 (en) | 2008-07-31 | 2012-01-03 | Sony Corporation | Phase-locked loop circuit, recording-and-reproducing apparatus, and electronic apparatus |
| CN102054418A (zh) * | 2009-11-02 | 2011-05-11 | 奇景光电股份有限公司 | 数据驱动器与用以决定数据驱动器的最佳偏移的方法 |
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