JPH0310431A - データ復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ復調回路に関し、特に、デジタル位相同
期ループ（ＤＰＬＬ）回路を用いたものに関する。

［従来の技術］ 例えば、ＣＤプレーヤ装置からのデジタルオーディオ信
号をメインアンプ装置に伝送する場合に機能するデジタ
ルオーディオインタフェース（ＤＡｌ）においては、メ
インアンプ装置が伝送されてくるデジタルオーディオ信
号を正しく受信するようにデータ復調回路が設けられて
いる。

第３図に、従来のデータ復調回路を示す。第３図におい
て、入力されたデジタルデータ（シリアル信号）は、Ｄ
型フリップフロップ回路１及びアナログ構成の第１のＰ
ＬＬ回路２に与えられる。

第１のＰＬＬ回路２は時定数が小さいものであり、入力
データに追従したクロック信号を形成してアナログ構成
の第２のＰＬＬ回路３に与える。第２のＩ）　Ｌ　Ｌ回
路３は時定数が大きく選定されており、クロック信号の
周波数を安定化させて出力する。

このように時定数が小さいＰＬＬ回路２と時定数が大き
いＰＬＬ回路３とを組み合わせて入力データに対する追
従性が良い、しかも、安定性があるクロック信号を形成
してＤ型フリップフロップ回路１に与える。かくして、
Ｄ型フリップフロップ回路１から復調されたデータを収
出す。

この場合において、Ｄ型フリップフロッ１回路１から出
力されたデータがエラーであることを検出すると、第２
のＰＬＬ回路３の時定数を小さく変化させて追従させて
いる。

［発明が解決しようとする課題１ しかしながら、アナログＰＬＬ回路２及び３を用いた場
合、時定数を小さくしても、急激な変化に追従できるま
での速い応答性を達成することができない。

そこで、時定数が非常に小さく応答性が非常に速いいわ
ゆるＤＰＬＬ回路をデータ復調回路に適用することが考
えられる。ＤＰＬＬ回路は、入力データをそのビット周
期の整数分の１の第１のクロック信号でサンプリングし
、そのサンプリングデータを第１のクロック信号を分周
した第２のクロック信号で取り込むことでデータを復調
すると共に、サンプリングデータのビット周期に応じて
分周比を直ちに変化させて第２のクロック信号の周期を
変えて応答性を速めているものである。

しかし、ＤＰＬＬ回路は、データのビット周期に応じて
第１のクロック信号に対する分周比を変化させることで
急激な変化に応じられるようにしているため、第２のク
ロック信号の周期は第１のタロツク信号の周期で変化す
る。そのため、復調されたデータは、第１のクロック信
号の±１周期分の範囲で時間軸変動を有することを避け
ることができない。すなわち、ＤＰＬＬ回路は、発生す
る第２のクロック信号にジッタ（時間軸変動）をもたせ
ることで入力データを応答性良く復調させている。

ジッタが問題とならないデータの復調であれば、Ｄ　Ｉ
）　Ｌ　Ｌ回路を適用することが好ましいが、デジタル
オーディオ信号のように、ジッタが耳障りになる等の弊
害を生じさせるデータの復調に対しては、ＤＰＬＬ回路
は不向きであり、そのため、従来では、デジタルオーデ
ィオ信号のデータ復調回路には、上述のように、アナロ
グＰＬＬ回路を２段用いた構成が適用されていた。

本発明は、以上の点を考慮してなされたものであり、Ｄ
ＰＬＬ回路の応答性が速いという利点を享受できると共
に、ＤＰＬＬ回路を用いた場合に生じていなジッタ成分
による問題を解決したデータ復調回路を提供しようとす
るものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、入力デ
ータを、その１ビット周期の整数分の１の第１のクロッ
ク信号でサンプリングするサンプリング回路と、サンプ
リングされたデータを第２のクロック信号で取り込むデ
ータ復調回路本体と、第１のクロック信号を分周して第
２のクロック信号を形成する可変分周回路と、サンプリ
ングされたデータのビット周期を監視して、基準周期よ
り短い場合に可変分周回路に分周比を大きくさせるアッ
プ指令信号を出力し、基準周期より長い場合に可変分周
回路に分周比を小さくさせるダウン指令信号を出力する
分周比制御回路と、クロック周波数制御信号に基づいて
周波数を制御して第１のタロツク信号を発生するクロッ
ク発生器と、アップ指令信号及びダウン指令信号に基づ
いて、入力データの時間軸の変化傾向を検出してクロッ
ク周波数制御信号を形成してクロック発生器に与えるク
ロック周波数制御回路とを備えた。

［作用］ 本発明は、基本的には、タロツク発生器が発生した第１
のクロック信号に応じてサンプリング回路が入力データ
をサンプリングし、第１のクロ・ツク信号を可変分周回
路を介して分周して得た第２のクロック信号によってサ
ンプリングされたデータを取り込むことで復調するもの
である。

ここで、分周比制御回路は、サンプリングデータのビッ
ト周期を、例えば、第２のクロック信号に対応したパル
ス信号とサンプリングデータどの位相を比較することで
監視し、基準周期より短い場合に可変分周回路に分周比
を大きくさせるア・ノブ指令信号を出力し、基準周期よ
り長い場合に可変分周回路に分周比を小さくさせるダウ
ン指令信号を出力して分周比を制御する。すなわち、Ｄ
ＰＬＬ回路を形成させて第２のクロック信号の周期を変
化させて入力データの変化に直ちに追従した復調データ
を出力させる。

このようにしても、第２のクロック信号の周期を第１の
クロック信号の周期を単位としてしか変化させることが
できず、このままでは、復調データがジッタを有するも
のとなる。そこで、クロ・ツク周波数制御回路が、アッ
プ指令信号及びダウン指令信号に基づいて、入力データ
の時間軸の変化傾向を検出してタロツク周波数制御信号
を形成してクロック発生器に与え、第１のクロック信号
の周波数をも変化させるようにした。かくして、復調デ
ータにジッタ成分が生じることを防止している。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述する
。

第１図において、入力データＤＩＮは、サンプリング用
のＤ型フリップフロッ７°回路１０に与えられる。この
フリップフロップ回路１０には、後述する電圧制御型ク
ロック発振器（ＶＣＸＯ）１１から第１のクロック信号
ＣＫＩが与えられる。

この実施例の場合、クロック信号ＣＫ１は、ジッタ等を
受けていない入力データの正規のビット周期の１／６の
基準周期（後述するようにこの周期は変化する）を有す
る。

このようなサンプリングを通じて波形整形されたデジタ
ルデータＤ２は、復調用り型フリ・ンプフロッ１回路１
２のデータ入力端子に与えられる。

このフリップフロップ回路１２のクロック入力端子には
、後述する可変分周回路１３から第２のり１コック信号
ＣＫ２が与えられ、このクロック信号ＣＫ２によってサ
ンプリングデータＤ２が取り込まれて復調されたデータ
ＤＯＵＴを取出して、この第２のクロック信号ＣＫ２と
共に、次の処理回路に与えられる。

ここで、可変分周回路１３は、フリップフロップ回路１
０に対する第１のクロック信号ＣＫ１を正常時には１／
６分周するものであり、すなわち、入力データＤＩＮの
ビット周期を有する第２のクロック信号ＣＫ２を形成す
るものであり、分周後のクロック信号ＣＫ２のタイミン
グがサンプリングされたデータの中間部にくるようにす
るものである。

しかし、入力データＤＩＮの周期が変動しているため、
このような単純な第２のクロック信号ＣＫ　２の形成で
は正確に復調できないことが生じる。

そこで、入力データＤＩＮの変動に応じて第２のクロッ
ク信号ＣＫ　２のタイミングを可変する構成が設けられ
ている。

第１のクロック信号ＣＫＩに同期したフリップフロップ
回路１０からのデータＤ２は、工・ソジ検出回路１４に
与えられる。このエツジ検出回路１４には、クロック発
生器１１からの第１のクロック信号ＣＫＩも与えられて
いる。エツジ検出回路１４は、このクロック信号ＣＫＩ
の１周期分のパルス幅を有するエツジ検出信号ＥＤを形
成して分周比制御回路１５に与える。

この分周比制御回路１５には、可変分周回路１３から分
周されたパルス信号ＰＣＫ２、及び、クロック発生器１
１から第１のクロック信号ＣＫＩが与えられる。パルス
信号ＰＣＫ２は、前の検出エツジから第２のクロック信
号の基本波形（第１のクロック信号の６倍の周期を有す
るデューテイ比５０％のパルス）を有するものである。

分周比制御回路１５は、パルス信号Ｐ　ＣＫ　２とエツ
ジ検出信号ＥＤとを位相比較し、その位相差に応じてア
ップ指令信号Ｕ　））及びダウン指令信号ＤＷを可変分
周回路１３に出力する。

例えば、エツジ検出信号ＥＤが６クロツク周期を維持し
ていた状態から５２０ツク周期に変化すると、パルス信
号ＰＣＫ２との位相比較により周期が短くなったことを
検出し、可変分周回路１３に分周比を第１のクロック信
号ＣＫ　ｌの１周期分だけ大きくするアップ指令信号Ｕ
Ｐを出力し、その後も５クロ・ツク周期であればその都
度アップ指令信号ＵＰを出力する。また、エツジ検出信
号ＥＤが６クロツク周期を維持していた状態から７クロ
ツク周期に変化すると、パルス信号Ｐ　ＣＫ　２との位
相比較により周期が長くなったことを検出し、可変分周
回路１３に分周比を第１のクロック信号ＣＫＩの１周期
分だけ小さくするダウン指令信号ＤＷを出力し、その後
も７２０ツク周期であればその都度ダウン指令信号ＤＷ
を出力する。

このようにしてフリップフロップ回路１０からの出力デ
ータＤ２に応じた周期の第２のタロツク信号ＣＫ　２を
形成してデータ復調用り型フリップフロップ回路１２に
よってデータＤ　ＯＵ　’ｌ’を復調させる。

なお、以上までの構成は、いわゆるＤＰＬＬ回路となっ
ている。

しかし、これだけでは、データ復調用り型フリップフロ
ップ回路１２に与えられる第２のクロック信号ＣＫ２は
、第１のクロック信号ＣＫＩの１周期でしか変化するこ
とができず、その±１周期までの位相分だけ本来のデー
タの位相と異なることが生しる。すなわち、データ復調
を通じてデータＤＩＮの論理レベルは正しくは復調され
るが、復調データＤＯＵＴの位相は復調処理を通じて入
力データＤＩＮの位相とは必ずしも一致しないジッタを
有するものとなる。

そこで、このような速い応答性を維持しつつ復調しても
ジッタ成分を有しないようにする構成が設けられている
。

アップ指令信号ＵＰは、インバータ回路２０を介してア
ンド回路２１に与えられると共に、オア回路２２に一直
接与えられる。他方、ダウン指令信号ＤＷは、アンド回
路２１及びオア回路２２に直接与えられる。アンド回路
２１からの出力パルス信号Ａ　Ｐは、３ステ一トバツフ
ア回路２３に入力信号として与えられ、オア回路２２の
出力パルス信号０１）は、３ステ一トバツフア回路２３
に状態制御信号として与えられる。なお、アンド回路２
１からのパルス信号ＡＰは、ダウン指令信号ＤＷと同一
波形であって本来無駄な構成のようにみえるが、論理レ
ベルを所定のものとすべくかかる構成としている。

従って、３ステ一トバツフア回路２３は、アップ指令信
号ＵＰ及びダウン指令信号ＤＷが出力されている状態で
ダウン指令信号ＤＷを出力させ、いずれも出力されてい
ないときにハイインピーダンス状態となる。ここで、バ
ッファ回路２３は、そのハイインピーダンス状態レベル
より通過させた論理「Ｌ」レベルを低く、また、通過さ
せた論理「Ｈ」レベルをハイインピーダンス状態レベル
より高くなるように、しかも、ハイインピーダンス状態
レベルに対して低いレベル及び高いレベルを対称なレベ
ルとするようなものに選定されている。

このようにすると、アップ指令信号ｔＪＰが出力された
ときにそのパルス幅期間だけハイインピーダンス状態レ
ベルより低いレベルのパルスが出力され、ダウン指令信
号ＤＷが出力されたときにそのパルス幅期間だけハイイ
ンピーダンス状態レベルより高いレベルのパルス信号Ｂ
Ｐが出力される。

このような出力信号ＢＰは、ハイインピーダンス状態レ
ベル規定用の抵抗回路２４を介してローパスフィルタ回
路２５に与えられる。

ローパスフィルタ回路２５はこれを積分処理し、その出
力信号ＩＮＴを電圧制御型クロック発振器１１に与える
。タロツク発振器１１は、可変容量ダイオード３０、イ
ンバータ回路３１、水晶振動子３２及びコンデンサ３３
からなり、入力された電圧レベルＩＮＴに応じた周波数
を有する第１のクロツタ信号ＣＫＩを発生する。すなわ
ち、入力データＤＩＮの時間軸の変動傾向に応じて周波
数が変化された第１のクロック信号ＣＫＩが出力される
。

以上の構成において、入力データＤＩＮの時間軸が短い
方に移行していったとすると、フリップフロップ回路１
０から出力されたサンプリングデータＤ２は、本来の６
クロツク周期ではなく５クロック周期のものとなってい
き、アップ指令信号ＵＰが出力されて分周比が大きくさ
れて復調用の第２のクロック信号ＣＫ２が第１のクロッ
ク信号ＣＫ１の５クロック周期を有するものとなり、デ
ータを正しく復調する。

このような状態では第２図（Ａ＞の前半に示すようにア
ップ指令信号ＵＰが連続して発生し、アンド回路２１及
びオア回路２２の出力ＡＰ、ＯＰが第２図（Ｃ）及び（
Ｄ＞の前半に示すようになるので、バッファ回路２３か
らはアップ指令期間だけ論理「Ｌ」をとる信号ＢＰが出
力される。かくして、ローパスフィルタ回路２５からは
基準レベルより低い電圧信号ＩＮＴが出力され、第１の
クロック信号ＣＫＩの周波数を高くする。

すなわち、入力データＤＩＮの時間軸が短くなるに従い
、第１のタロツク信号ＣＫＩの周期が短くなり、周期が
短くなった入力データＤＩＮのビット周期に対してｌ／
６の周期を有するような第２のクロック信号ＣＫ２が発
生されて復調される。

このようにして、ジッタ成分を生じさせることを防止し
ている。

時間軸が安定な状態から入力データＤＩＮの時間軸が長
くなると、フリップフロ９１回路１０から出力されたサ
ンプリングデータＤ２は、６クロツク周期ではなく７ク
ロツク周期のものとなっていき、ダウン指令信号ＤＷが
出力されて分周比が小さくされて復調用の第２のクロッ
ク信号ＣＫ２が第１のクロック信号ＣＫＩの７クロツク
周期を有するものとなって位相を除きデータが正しく復
調される。

このような状態では第２図（Ｂ）の後半に示すようにダ
ウン指令信号ＤＷが連続して発生し、アンド回路２１及
びオア回路２２の出力ＡＰ、ＯＰが第２図（Ｃ）及び（
Ｄ＞の後半に示すようになるので、バッファ回２！２３
からはダウン指令期間だけ論理「Ｉ（」をとる信号ＢＰ
が出力される。かくして、ローパスフィルタ回路２５か
らは基準レベルより高い電圧信号ＩＮＴが出力され、第
１のクロック信号ＣＫ１の周波数を低くする。

すなわち、入力データＤＩＮの時間軸が長くなるに従い
、クロック信号ＣＫＩの周期が長くなり、周期が長くな
った入力データＤＩＮに対して１／６の周期を有するよ
うな第２のクロック信号ＣＫ２が発生される。このよう
にして、ジッタをも生じさせることを防止している。

従って、上述の実施例によれば、分周比を可変して入力
データの時間軸変動に直ちに応答することができると共
に、分周比のアップ傾向又はダウン傾向を捕えて第１の
クロック信号の周波数自体をも制御するようにしたので
、応答性良く、しかもジッタ成分を生じさせることなく
データ復調を行なうことができるようになる。

なお、本発明は、ジッタが問題となるデジタルオーディ
オ信号の復調回路に適用して特に好適なものであるが、
各種のデータ復調回路に適用することができる。

また、電圧制御型クロック発振器の構成は、実施例に示
すものに限定されない。

［発明の効果Ｊ 以上のように、本発明によれば、ＤＰＬＬ回路を用いる
と共に、そのアップ指令信号及びダウン指令信号の発生
傾向に基づいて第１のクロック信号の周波数をも変化さ
せるようにしたので、ＤＰＬＬ回路を用いた場合の応答
性の利点を維持しつつ、復調データがジッタ成分を有す
ることを防止することができる優れたデータ復調回路を
得ることができる。

【図面の簡単な説明】

第１図は本発明によるデータ復調回路の一実施例を示す
ブロック図、第２図はそのクロック周波数の制御構成の
各部タイミングチャート、第３図は従来回路を示すブロ
ック図である。 １０・・・サンプリング用り型フリップフロップ回路、
１１・・・電圧制御型クロック発振器、１２・・・デー
タ復調用り型フリップフロップ回路、１３・・・可変分
周回路、１４・・・エツジ検出回路、１５・・・分周比
制御回路、２０・・・インバータ回路、２１・・・アン
ド回路、２２・・・オア回路、２３・・・３ステ一トバ
ツフア回路、２５・ｒ・ローパスフィルタ回路。

Claims (1)

1. 【特許請求の範囲】 入力データを、その１ビット周期の整数分の１の第１の
   クロック信号でサンプリングするサンプリング回路と、 サンプリングされたデータを第２のクロック信号で取り
   込むデータ復調回路本体と、 第１のクロック信号を分周して第２のクロック信号を形
   成する可変分周回路と、 サンプリングされたデータのビット周期を監視して、基
   準周期より短い場合に上記可変分周回路に分周比を大き
   くさせるアップ指令信号を出力し、基準周期より長い場
   合に上記可変分周回路に分周比を小さくさせるダウン指
   令信号を出力する分周比制御回路と、 クロック周波数制御信号に基づいて周波数を制御して上
   記第１のクロック信号を発生するクロック発生器と、 上記アップ指令信号及び上記ダウン指令信号に基づいて
   、上記入力データの時間軸の変化傾向を検出して上記ク
   ロック周波数制御信号を形成して上記クロック発生器に
   与えるクロック周波数制御回路とを備えたことを特徴と
   するデータ復調回路。