JP3377057B2 - 位相同期回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、データ伝送システム等
において、データの同符号連続が多く続いても安定に動
作を維持し続けることが可能な位相同期回路に関するも
のである。 【０００２】 【従来の技術】通信ネットワークやコンピュータネット
ワーク等のデータ伝送システムの中継回路や終端回路部
において、位相同期回路は、データからクロック信号を
抽出するタイミング抽出回路や、データとクロックの最
適タイミングを取るためのスキュータイミング調整回路
等の基本回路として重要な役割を果している。 【０００３】図１は、従来の位相同期回路を用いたデー
タの識別およびデータからのタイミング信号（クロック
信号）の抽出を行う回路であって、１はデータの識別回
路、２は逓倍回路、３は電圧制御発振回路（ＶＣＯ）、
４は位相比較回路、５は低域ろ波回路（ＬＰＦ：ローパ
スフィルタ）、６はデータ入力端子、７はデータ出力端
子、１２はタイミング信号（クロック信号）出力端子で
ある。 【０００４】データ入力端子６からの入力データを逓倍
回路２により２逓倍とし、その出力とＶＣＯ３の発振周
波数出力を位相比較回路４で位相比較し、その位相比較
結果をＬＰＦ５により直流電流に変換し、ＶＣＯ３の発
振周波数の制御端子に帰還することにより入力データと
位相同期したタイミング信号（クロック信号）を抽出で
きるように構成している。また、識別回路１は、入力デ
ータに対して、抽出したクロック信号によりデータの論
理状態を判別し、その結果をデータ出力端子７に出力す
るように構成している。 【０００５】図２は、図１の従来回路の位相同期過程の
各部の動作波形を模式的に示したものである。６Ａは前
記データ入力端子６が入力される入力データを示し、７
Ａは前記データ出力端子７より出力される識別回路１の
データ出力、２Ａは前記逓倍回路２の逓倍出力、３Ａは
前記ＶＣＯ３より出力されるＶＣＯ出力、４Ａは前記位
相比較回路４の位相比較出力で、（ａ），（ｂ），
（ｃ）は進み、同期、遅れの場合を示す。５Ａは前記Ｌ
ＰＦ５のＬＰＦ出力で、進みと遅れの場合の出力波形を
示している。 【０００６】この図２により図１の従来回路の動作を説
明すると次のようになる。まず、入力データ６Ａは逓倍
回路２により逓倍出力２Ａの波形に変換され、この波形
とＶＣＯ３のＶＣＯ出力３Ａが位相比較回路４によって
比較される。位相比較回路４の出力は、例えばＶＣＯ出
力３Ａの位相が逓倍出力２Ａに対して進んでいる場合
は、位相比較出力４Ａの（ａ）のように位相差に応じた
パルス幅を正側に発生し、遅れた場合は、（ｃ）のよう
に負の方向にパルスを発生し、位相差がない場合は、
（ｂ）のようにパルスを発生しない。 【０００７】次に、この位相比較回路４の位相比較出力
４ＡをＬＰＦ５に通すと、ＬＰＦ出力５Ａの波形に示す
ような連続的な低周波信号に変換される。このＬＰＦ出
力５Ａの電圧を、ＶＣＯ３の発振周波数を制御する端子
に負帰還となるように接続することにより、逓倍出力２
ＡとＶＣＯ出力３Ａの位相差が最小となるように系は帰
還論理に基づいて収束することになる。従って、入力デ
ータ６Ａと同期したＶＣＯ出力（タイミング信号、クロ
ック信号）３Ａが得られることになる。識別回路１は、
このように抽出したクロック信号を用いて入力データ６
Ａの論理状態を判別する機能回路で、例えば、クロック
信号の立ち下がり信号により入力データ６Ａを判別動作
すると、データ出力７Ａの波形に示すような論理状態を
判別した結果としての出力波形が得られることになる。 【０００８】しかし、図１の従来の回路では、同符号連
続時に位相同期ループ回路の系が不安定になり、同符号
連続数によっては同期がずれてしまう問題がある。図２
の入力データ６Ａの同符号連続時の波形に示されるよう
に、同符号連続時においては逓倍回路２の逓倍出力２Ａ
が常に一定となってしまうため、ＶＣＯ出力３Ａとの位
相比較動作ができなくなってしまう。この時の位相比較
回路４の位相比較出力４Ａは一般に、ＶＣＯ出力３Ａと
の位相差と関係ない信号が出力されてしまう。 【０００９】図２の場合、位相比較回路の出力信号は、
出力４Ａの（ａ），（ｃ）の波形から分かるように得ら
れなくなる。このような場合、位相同期回路４は、負帰
還動作により、入力データが加えられる前の状態に自動
的に戻るように作用し、ＬＰＦ５の出力の５Ａの波形に
示すように同符号連続期間中に初期状態に引き戻される
ことになる。このためＶＣＯ３の発振周波数も初期状態
へと遷移するため、大きな同符号連続を含む入力信号に
対しては、位相同期状態を維持または確保できない。 【００１０】一般に同符号連続数に対する耐性はＬＰＦ
時定数を大きくすることにより得られるが、時定数を大
きくし過ぎると位相同期回路のオープンループ利得が下
がり、系が初期の立ち上がり段階で同期しにくくなって
しまうトレードオフがあり、数十ビット以上の同符号連
続データを含むシステムには実質的に適用できない問題
を抱えている。また、大きな時定数をもつＬＰＦは、サ
イズが大きくなるため回路のモノリシック集積化を考え
た場合に一体化できない問題を生じる。さらに、図１の
従来回路では、回線や配線の絶対遅延により識別回路１
のタイミング信号と入力データ６Ａとの位相関係がずれ
てしまい、最適なポイント（データの中央）で判別がで
きなくなる可能性がある。特に高速回路では、この識別
タイミングのずれによる誤動作によりエラーレートが増
加してしまう問題も生じる。 【００１１】図３は、従来の位相同期回路を用いたデー
タの識別およびデータからのタイミング信号（クロック
信号）の抽出を行う回路であって、図１の従来回路と異
なるのは逓倍回路２を備えていない点と、図２のように
逓倍出力２ＡとＶＣＯ出力３Ａの位相比較を行うのでは
なく、識別回路１の入出力間の波形の位相比較を行うこ
とによって位相同期回路を構成している点であり、その
他は図１と同じである。 【００１２】図４は、図３の従来回路の位相同期過程の
各部の動作波形を模式的に示したものである。６Ａ，７
Ａ，３Ａ，４Ａ，５Ａは図２と同じ出力波形を示してい
る。この図４により、図３の従来回路の動作を説明する
と次のようになる。 【００１３】まず、入力データ６Ａと識別回路１の出力
データ間の位相関係は、最適なクロック信号が供給され
た状態で論理が判別されているとすると、入力データ６
Ａの周期に対して半周期遅れた状態になる。図３の従来
回路ではこのことを利用し、位相比較回路４では、識別
回路１の入出力間の位相差がデータの半周期分正しくず
れているかを比較し、位相比較出力４Ａを出力する。例
えば、入力データ６Ａの半周期遅延の状態に対して識別
回路１の識別出力７Ａの位相が進んでいる場合は、位相
比較出力４Ａの（ａ）に示すような正方向に位相差に応
じたパルス幅のパルスを発生し、遅れた場合は、同じく
（ｃ）のように負の方向にパルスを発生し、位相差がな
い場合は、同じく（ｂ）のようにパルスを発生しない。 【００１４】この後の動作は図１の従来回路と同様に、
位相比較回路４の出力をＬＰＦ５に通すとＬＰＦ出力５
Ａの波形に示すような低周波信号が抽出され、このＬＰ
Ｆ出力電圧を、ＶＣＯ３の発振周波数を制御する端子に
負帰還となるように接続することにより、ＶＣＯ出力３
Ａの位相が変化し、識別回路１の入出力端子間の位相差
が半周期となるように系は帰還論理に基づいて収束する
ことになる。従って、入力データ信号と同期したＶＣＯ
出力（タイミング信号、クロック信号）３Ａを得ること
ができる。さらに、識別回路１の出力は、識別回路１の
入出力間で位相比較していることから、最適ポイントで
論理の判別をした結果が得られる。 【００１５】図１の従来回路とは、識別回路１の入力デ
ータとクロック信号との関係を自動的に最適化（自動タ
イミングスキュー調整が可能）できる点で優れている。
しかし、同符号連続データに対しては、やはり位相比較
回路４の出力が位相差と関係ない適当なレベルになって
しまうため、位相同期回路としての安定性が損なわれて
しまう問題を抱えている。 【００１６】図５は、図３の従来回路について回路シミ
ュレーションにより出力波形を算出した結果を示すもの
である。横軸は時間（ｎｓｅｃ）、縦軸は電圧（ｖ）を
示し、データ出力である識別出力７Ａの波形、クロック
信号出力３Ａの波形が示されている。また、図５の
（Ａ）の部分時間Ｗ１，Ｗ２を拡大したものを図５の
（Ｂ），（Ｃ）に示す。回路シミュレーションに際し
て、識別回路１は通常のフリップフロップを、位相比較
回路４は乗算型回路を、ＬＰＦ５は抵抗と容量による構
成を、ＶＣＯ３はマルチバイブレータ型回路を想定し
た。また、入力データ信号の伝送速度は２．５Ｇｂ／Ｓ
とし、各回路を構成するトランジスタは、高域遮断周波
数が３０ＧＨｚ程度のＳｉバイポーラトランジスタを想
定して解析を行っている。解析は、アナログ回路シミュ
レーションＳＰＩＣＥを用い、ワークステーションによ
り実行した。 【００１７】図５に示す出力波形は、１，０の繰り返し
データにより系が安定（位相同期がとれた状態）になっ
た状態から、６３個のゼロデータを連続させた状態に変
化させた時の特性を示すものである。６３個のゼロが連
続期間中、位相同期状態が維持されていれば、６３個の
ゼロ期間中に６３個のクロック信号が出力されることに
なるはずである。しかし、図５をみて分かるように最初
のゼロ連続の期間では６４個のクロックが、３番目のゼ
ロ連続の期間では６９個のクロックが発生しており、位
相同期状態は同符号連続によりくずれてしまっているこ
とが分かる。 【００１８】図６は、図３の従来構成に対して、位相同
期方式を用いない従来のデータの識別およびデータから
のタイミング信号（クロック信号）の抽出を行う識別・
タイミング信号抽出回路であって、１６は同調回路、１
７は振幅制限増幅回路であり、その他は図１と同じであ
る。ここで、同調回路１６は、クロック信号周波数で同
調を取り、クロック成分を抽出し出力する機能をもつも
のである。振幅制限増幅回路１７は、入力データの振幅
が変動しても常に一定振幅の信号を出力する機能を有す
る。 【００１９】図７は、図６の従来の識別・タイミング信
号抽出回路の動作波形を示すものであって、６Ａは入力
データの、７Ａは前記識別回路の、２Ａは前記逓倍回路
２の、１６Ａは前記同調回路１６の、１７Ａは前記振幅
制限増幅回路１７の出力の波形をそれぞれ示すものであ
る。この図７を用いて図６の従来回路の動作を説明す
る。 【００２０】まず、入力データ６Ａは、逓倍回路２によ
り２倍に逓倍され、同調回路１６を通して同調出力１６
Ａに示すクロック信号成分を抽出する。さらに、振幅制
限増幅回路１７により一定の出力振幅に増幅し、これを
識別回路１のクロック信号として用いることにより入力
データ６Ａの論理の識別を行うものである。同符号連続
時においては、同調回路１６のＱが十分高い場合に、共
振現象により振幅は減るがクロック周波数成分が同調出
力１６Ａの波形に示すように同符号連続時中も維持され
る。これを振幅制限増幅回路１７により一定の出力振幅
となるように増幅することにより、同符号連続時中もク
ロック信号が維持できるようになっている。 【００２１】Ｑの高い同調増幅回路（Ｑが数千以上）と
しては、同軸共振器や表面弾性波フィルタ等が一般的に
用いられており、１００ビット程度の同符号連続に対し
ても安定動作をさせることが可能である。このため、前
述の位相同期回路４を用いた２つの従来構成よりも、本
構成の方が識別・タイミング信号抽出回路としては、一
般的に用いられている。しかし、本構成ではモノリシッ
ク集積回路化を考えた場合、Ｑの高い回路をモノリシッ
ク集積回路化できる技術が現状ではないことから、同調
回路１６は外づけ部品を利用せざるを得ない。このため
完全なモノリシック集積回路化ができず、小型化，高信
頼度化，経済化が制限される。また、大きな同符号連続
耐性を得ようとした場合には、より高利得の振幅制限増
幅回路１７が必要となり安定動作をさせることが難しく
なる。特に、高周波における大きな同符号連続耐性がシ
ステムに対して要求されればされるほど実現が難しくな
る問題を抱えている。 【００２２】 【発明が解決しようとする課題】以上、説明したように
識別・タイミング信号抽出回路として従来の位相同期回
路では、同符号連続時に妥当な位相比較出力が得られな
いため、同符号連続数が大きければ大きいほど位相同期
回路が不安定となり、場合によっては同期がはずれてし
まう問題を抱えている。これに対し、位相同期回路を用
いない回路は、完全なモノリシック集積回路化ができな
いため小型化，高信頼度化，経済化に限界がある。 【００２３】そこで、本発明の目的とするところは、モ
ノリシック集積回路化が可能で、かつ数十ビット以上の
同符号連続データが生じても位相同期状態を安定に維持
し続けることが可能な位相同期回路を提供することにあ
る。 【００２４】 【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、モノリシック集積回路化
された位相同期回路において、入力データと比較信号と
の位相差を出力する第１の乗算器と、前記入力データの
位相を９０度遅延させた信号と前記入力データとの位相
差を出力する第２の乗算器と、前記第１の乗算器の出力
から前記第２の乗算器の出力を引く減算器とを有し、前
記入力データと前記比較信号との位相差を検出する位相
比較回路と、前記入力データの同一ビット連続状態を検
出して、制御信号を出力する制御回路と、前記位相比較
回路の出力をサンプルホールドし、前記制御回路から供
給された制御信号によって、前記同一ビット連続状態が
検出されている間、ホールドモードを保つ差動型のＳ／
Ｈ（サンプルホールド）スイッチ回路と、前記Ｓ／Ｈス
イッチ回路の出力の直流成分を検出する差動型ローパス
フィルタである直流成分検出手段と、入力信号が一定の
値を越えると出力信号を反転するヒステリシス比較器
と、前記直流成分検出手段から供給される直流成分に応
じて、前記ヒステリシス比較器の出力信号に遅延を与え
て入力側に正帰還する遅延回路とを有し、前記直流成分
検出手段の出力に応じた周波数の信号を発振する可変発
振回路と、前記可変発振回路の出力に周波数変換または
遅延を施し、前記位相比較回路に前記比較信号として供
給する機能回路とを具備することを特徴とする。 【００２５】 【００２６】 【００２７】 【００２８】 【００２９】 【００３０】 【００３１】 【作用】本発明においては、通常は位相比較回路出力が
なくなるように位相比較回路の出力を用いて可変発振回
路の発振周波数が制御されるが、入力データに同符号連
続状態となったときはＳ／Ｈスイッチ回路をオフとし、
サンプルホールドした値により可変発振回路の発振周波
数を制御して同期状態を維持する。 【００３２】また、同符号連続状態となったとき、例え
ば、入力データとこの入力データを遅延させたデータと
の排他論理和をとることなどによって、Ｓ／Ｈスイッチ
回路をオフさせるようにしたので、Ｓ／Ｈスイッチ回路
の制御を自動的に行うことができる。 【００３３】従来の技術とは、Ｓ／Ｈスイッチ回路を位
相同期ループ内に付加し、同符号連続状態に応じてＳ／
Ｈスイッチをオン・オフさせる構成としている点が大き
く異なる。なお、ＶＣＯに代えて電流制御発振回路を用
いることもできる。 【００３４】 【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。 【００３５】実施例１ 図８は、位相同期回路を用いたデータの認識およびデー
タからのタイミング信号（クロック信号）の抽出を行う
本発明の第１実施例を示す回路であって、１はデータの
識別回路、２は逓倍回路、３は電圧制御発振回路（ＶＣ
Ｏ）、４は位相比較回路、５は低域ろ波回路（ＬＰＦ：
ローパスフィルタ）、６はデータ入力端子、７はデータ
出力端子、８はＳ／Ｈスイッチ回路に制御信号を供給す
る制御回路、９はＳ／Ｈスイッチ回路、１２はクロック
信号出力端子である。本構成は図１の従来構成に対し
て、位相比較回路４とＬＰＦ５間にＳ／Ｈスイッチ回路
９が付加され、制御回路８からの制御信号によりこのＳ
／Ｈスイッチ回路９をオン・オフできる点が異なる。な
お、本明細書および請求の範囲において「Ｓ／Ｈスイッ
チ回路」と呼ぶものは、いわゆる「サンプルホールド回
路」と同一のものである。 【００３６】図９は図８の回路の位相同期過程の各部の
動作波形を模式的に示したもので、６Ａは入力データの
波形例を示し、７Ａは前記データ出力端子７より出力さ
れる識別回路１の識別出力、２Ａは前記逓倍回路２の逓
倍出力、３Ａは前記クロック信号出力端子１２より出力
されるＶＣＯ３のＶＣＯ出力、４Ａは前記位相比較回路
４からの位相比較出力で、（ａ）は進み、（ｂ）は同
期、（ｃ）は遅れの場合を示す。８Ａは制御回路８から
Ｓ／Ｈスッチ回路９に印加されるＳ／Ｈ制御信号、５Ａ
は前記ＬＰＦ５の出力波形を示している。 【００３７】本発明の特徴は、同符号連続時において、
Ｓ／Ｈスイッチ回路９をオフ（ホールド）にすることに
より、位相比較回路４の出力がＬＰＦ５に伝搬するのを
遮断し、ＬＰＦ５の出力状態がＳ／Ｈスイッチ回路９が
オフになる直前の状態を維持し続けるように構成してい
る点である。すなわち、制御回路８は、入力データに基
づいて、入力データの同符号連続状態を検出し、Ｓ／Ｈ
制御信号８ＡをＳ／Ｈスイッチ回路９に供給する。これ
によってＳ／Ｈスイッチ回路９は、同符号連続状態のと
きにオフ（ホールドモード）、それ以外のときにオン
（サンプルモード）をとる（図９（Ｆ）参照）。この結
果、同符号連続時中もＶＣＯ３の発振出力は一定の周波
数を維持し続けることになり、ＶＣＯ出力３Ａと逓倍出
力２Ａの位相差は一定に保たれることになる。したがっ
て、本構成を採用することによって、同符号連続データ
が発生しても位相同期状態を維持し続けることが可能と
なる。最大維持できる同符号連続時間は、Ｓ／Ｈスイッ
チ回路９の性能により決まるが、同符号連続時の位相比
較回路４の出力の影響がなくなるので、数十ビット以上
の同符号連続データが発生しても容易に位相同期状態を
維持し続けることが可能になる。 【００３８】実施例２ 図１０は本発明のさらに他の実施例であって、図８の実
施例に対して排他論理和回路１１と遅延回路１３とによ
って制御回路８を構成し、Ｓ／Ｈスイッチ回路９の制御
信号を自動的に発生させるようにしたものである。この
場合、遅延回路１３の遅延時間は、約１ビット分であ
る。 【００３９】実施例３ 図１１は、位相同期回路を用いたデータの識別およびデ
ータからのクロック信号の抽出を行う本発明の第３実施
例を示す回路である。本構成は図３の従来構成に対し
て、位相比較回路４とＬＰＦ５間にＳ／Ｈスイッチ回路
９が付加され、制御回路８からの制御信号によりこのＳ
／Ｈスイッチ回路９をオン・オフできる点が異なる。 【００４０】図１２は図１１の実施例の位相同期過程の
各部の動作波形を模式的に示したものである。本実施例
の特徴は、図８の第１実施例と同様に、同符号連続時に
おいて、Ｓ／Ｈスイッチ回路９をオフ（ホールドモー
ド）にすることにより、位相比較回路４の出力がＬＰＦ
５に伝搬するのを遮断し、ＬＰＦ５の出力状態がＳ／Ｈ
スイッチ回路９がオフになる直前の状態を維持し続ける
ように構成している点である。この結果、同符号連続時
中もＶＣＯ３の発振出力は、一定の周波数を維持し続け
ることにより、識別回路１の入出力間の位相差は一定に
保たれることになる。図８の第１実施例と同様に、同符
号連続データが発生しても位相同期状態を維持し続ける
ことが可能となる。また、本構成は識別回路１の入出力
データ間の位相差が最適となるように位相比較動作が行
われるため、識別回路１の出力は常に最適なポイントで
判別した結果が得られる利点を有する。 【００４１】実施例４ 図１３は、位相回路を用いたデータの識別およびデータ
からのクロック信号の抽出を行う本発明の第４実施例を
示す回路である。本構成は、図１１の第３実施例におい
て、識別回路１として具体的にフリップフロップ１０
ａ，１０ｂを２段の縦続接続した構成を適用し、制御回
路８として排他論理和回路１１を用いている点が異な
る。 【００４２】図１４は、図１３の実施例の位相同期過程
の各部の動作波形を模式的に示したもので、１Ａは前記
識別回路１の識別中間出力、１１Ａは前記Ｓ／Ｈスイッ
チ回路９を制御する前記排他論理和回路１１の出力であ
る排他論理和出力を示している。本実施例の特徴は、図
１１の第３実施例のＳ／Ｈスイッチ回路９の制御信号と
して識別回路１の入出力信号６Ａおよび７Ａの排他論理
和の出力を用いている点である。この回路構成によれ
ば、排他論理和出力１１Ａにより、位相比較出力が得ら
れている期間のみ、Ｓ／Ｈスイッチ回路９をオン（サン
プルモード）し、同符号連続時にはオフ（ホールドモー
ド）とすることが可能となる。 【００４３】図１５は、図１３の第４実施例について回
路シミュレーションを行い、出力波形を算出した結果を
示すものである。横軸は時間（ｎｓｅｃ）、縦軸は電圧
（ｖ）を示し、データ出力である識別出力７Ａの波形、
およびクロック信号出力の波形３Ａを示している。ま
た、図１５の（Ｂ），（Ｃ）は、（Ａ）の部分時間Ｗ
１，Ｗ２を拡大して示しているものである。回路シミュ
レーションに際して、識別回路１は通常のフリップフロ
ップの２段構成を、位相比較回路４は乗算型回路を、Ｌ
ＰＦ５は抵抗と容量による構成を、ＶＣＯ３はマルチバ
イブレータ型回路を、排他論理和回路１１は差動型の回
路を、Ｓ／Ｈスイッチ回路９はオンオフ比を大きくとれ
る差動構成を想定した。図３の従来回路をシミュレーシ
ョンしたときとは、新たな回路が加わっている点のみが
異なり、共通部分は同一の回路定数を用いている。ま
た、伝送速度等に対する条件は、従来回路解析時と同一
である。 【００４４】図１５に示す出力波形は、図５の従来構成
の場合のシミュレーションと同様に１，０の繰り返しデ
ータにより系が安定（位相同期が取れた状態）になった
状態から、６３個のゼロデータを連続させた状態に変化
させた時の特性を示すものである。６３個のゼロが連続
時中、位相同期状態が維持されていれば、６３個のゼロ
期間中に６３個のクロック信号が出力されることにな
る。図１５を見て分かるように最初のゼロ連続の期間
も、３番目のゼロ連続の期間もちょうど６３個のクロッ
クが発生しており、位相同期状態が維持されていること
が分かる。なお、位相同期状態を維持し続けることが可
能な同符号連続数は、Ｓ／Ｈスイッチ回路９の性能（ス
イッチのオンオフ比）、ＶＣＯ３の入力インピーダンス
等により支配されるが、一般的なＳ／Ｈスイッチ回路、
ＶＣＯ回路を用いても容易に数十ビット程度以上の同符
号連続耐性を確保できる。 【００４５】実施例５ 図１６は、本発明の第５実施例を示すものである。この
もととなっている図１３の実施例では、識別回路に用い
ている２段のフリップフロップ回路により、入力データ
の１ビット分の遅延を作り、この遅延信号と入力データ
のＥＸ−ＯＲによりＳ／Ｈ回路への制御信号を発生させ
ている。これに対し、図１６の構成は識別回路１の２段
目のフリップフロップ回路１０ｂを遅延回路１０ｃに置
き換えたものである。これは、フリップフロップ回路や
位相比較回路での伝搬遅延を補償できるようにしている
ものである。理想的な場合、フリップフロップ１段の遅
延は０．５ビット分となるが、実際の回路ではトランジ
スタ等の応答遅延により、０．５ビット＋αの遅延とな
る。特に回路が高速になればなるほど＋αの比は大きく
なる。図６の構成は、遅延回路の遅延時間を０．５−α
と想定することにより伝搬遅延を補償するものである。
なお＋αの遅延分には、フリップフロップ以外に位相比
較回路等の伝搬遅延も間接的に含まれてくる。 【００４６】実施例６ 図１７は本発明の第６実施例を示すもので、図１６の第
５実施例とは、遅延回路１３が入力データ端子６と排他
論理和回路１１間に挿入され、この遅延回路１３と排他
論理和回路１１とが制御回路８を構成している点が異な
る。本構成の目的は、図１６と同様にフリップフロップ
や位相比較回路での伝搬遅延を補償するものである。図
１６の遅延回路に対し、図１７の遅延回路では、１ビッ
ト分＋αの遅延を発生させることにより、フリップフロ
ップや位相比較回路での伝搬遅延をαで補償できる。 【００４７】実施例７ 図１８は本発明の第７実施例を示すもので、図１３の実
施例においてＶＣＯ３の代りに可変位相回路１４と固定
発振回路１５とを付加したもので、自動スキュー調整回
路に応用した例である。可変位相回路１４は、発振回路
１５から加えられた信号に対し、ＬＰＦ５からの制御電
圧により位相の進み、遅延を加え、出力信号として出力
するものである。本回路は、識別回路１中の初段フリッ
プフロップの入出力間の位相状態が一定、すなわち、可
変位相回路１４の出力信号（クロック信号）と入力デー
タの位相差が一定となるように動作するものである。図
１３の第４実施例では、ＶＣＯ３によりクロック信号の
周波数が変化するのに対し、可変位相回路１４の場合は
クロック信号の位相状態が変化することが異なるが、ど
ちらも入力データとクロック信号の位相状態を一定に保
つもので、動作原理とその効果は図１３と同様に説明で
きる。なお、各実施例１〜８においても、ＶＣＯ３の代
わりに可変位相回路１４と固定発振回路１５とを用いる
ことによって、データとクロックのタイミングを自動的
に調整する自動スキュー調整回路への応用が可能であ
る。 【００４８】実施例８ 図１９−図２１は、実施例８の構成を示す回路図であ
る。本実施例は、図１３に示す第４実施例をＩＣ化した
ものである。なお、これらの図に示す構成は、同相成分
抑制比を上げるために、差動構成をとっている。したが
って、各要素間は、２線で接続されている。また、図１
９に示す９０度遅延回路は、図１３のブロック図では、
位相比較回路４の一部として含まれている。 【００４９】図１９は、位相比較回路４を示す。従来の
乗算型の位相比較回路では、２つの入力の位相差が一定
でも、データのマーク比によって、出力信号の平均ＤＣ
レベルが変わってしまうという欠点があった。これを解
決するために、この実施例では、２つの乗算回路を結合
している。第１の乗算回路は、トランジスタＱ１−Ｑ６
と、抵抗Ｒ１およびＲ２とから構成され、入力データ６
Ａとマスターフリップフロップ１０ａの出力の位相を比
較する。第２の乗算回路は、トランジスタＱ１，Ｑ２お
よびＱ５−Ｑ８と、抵抗Ｒ１およびＲ２とから構成さ
れ、入力データ６Ａとその入力データの位相を９０度遅
らせた信号の位相を比較する。第２の乗算回路は、位相
差が９０度の信号を比較することから、その平均出力レ
ベルは、マーク比のみに依存する。したがって、第２の
乗算回路の出力を第１の乗算回路の出力から引くことに
よって、マーク比による影響が相殺される。この結果、
マーク比に依存しない、マスターフリップフロップ１０
ａの出力と位相を９０度遅らせた入力データとの位相差
出力が得られる。これによって、ＶＣＯの周波数を安定
に制御することができる。 【００５０】図２０は、差動型のＳ／Ｈスイッチ９とＬ
ＰＦ５を示す。差動型を用いることによって、同相成分
の雑音のＶＣＯ３への影響を防止できる。排他論理和回
路１１の出力１１Ａがハイレベルの場合、Ｓ／Ｈスイッ
チ回路９はオン（サンプルモード）となり、位相比較回
路４の出力はＬＰＦ５に供給される。逆に、出力１１Ａ
がローレベルのときには、トランジスタＱ３およびＱ４
がオフとなって、Ｓ／Ｈスイッチ回路９がオフ（ホール
ドモード）となり、位相比較回路４の出力は伝送され
ず、ＬＰＦ５の出力が保持される。 【００５１】図２１は、ＶＣＯ３を示す。従来のマルチ
バイブレータ型ＶＣＯは、ダイオード負荷を用いている
ため、これらのダイオードによるリミッタ動作によっ
て、大きなジッタが生じると考えられる。この問題を解
決するために、ダイオードリミッタを用いない回路を採
用した。 【００５２】トランジスタＱ１−Ｑ６および抵抗Ｒ１−
Ｒ６からなる部分は、正帰還を用いたヒステリシス比較
器である。その出力は、入力信号の振幅が所定の電圧を
越えると反転される。差動入力端をトランジスタＱ１お
よびＱ２のベースとすると、出力端はトランジスタＱ３
およびＱ４のコレクタである。トランジスタＱ７および
Ｑ８とコンデンサＣとからなる部分は、遅延回路であ
る。コンデンサＣの充電電流Ｉｃによって遅延が得られ
る。比較器の出力を、その入力側に遅延回路を介して、
正帰還することによって発振が得られる。発振周波数
は、遅延回路の遅延と、比較器のヒステリシス特性によ
って決まり、充電電流Ｉｃを変えることによって変化さ
せることができる。ＶＣＯ３の出力は、フリップフロッ
プ１０ａおよび１０ｂの各クロック端子に供給される。 【００５３】同様の技術が、図１９の９０度遅延回路に
も適用できる。すなわち、トランジスタＱ７およびＱ８
のベースを切り離してデータ入力端とすることによっ
て、このＶＣＯが遅延回路になる。この遅延回路では、
入力データの立ち上がりおよび立ち下がりが傾斜させら
れ、ヒステリシス比較器で遅延をもつ波形に整形され
る。コンデンサＣ、充電電流Ｉｃおよびヒステリシス電
圧は、９０度の遅れを与えるように選ばれる。 【００５４】この実施例による位相同期回路は、シリコ
ンバイポーラスーパーセルフアラインメント製法によっ
て作製された。各トランジスタのカットオフ周波数は、
１６ＧＨｚである。このＩＣチップの大きさは、３ｍｍ
Ｘ ２．８ｍｍである。また、ＬＰＦ用として２個の
３０ｐＦのコンデンサを含んでいる。本回路は、２３ビ
ットの連続０または１を含む、１５６Ｍｂ／ｓのデータ
レートのデータに対して、誤りなく動作した。また、キ
ャプチャレンジおよびロックレンジとも、１０ＭＨｚ以
上で、比較品の２０倍以上あった。さらに、電源のバイ
パスコンデンサ以外の外付部品は必要がない。 【００５５】図２２Ａおよび２２Ｂは、サンプリングオ
シロスコープを用いて測定したジッタヒストグラムであ
り、再生されたデータのジッタヒストグラムがＪＨＤ
で、抽出されたクロックのジッタヒストグラムがＪＨＣ
で示されている。再生されたデータおよび抽出されたク
ロックとも１．２度のジッタ（ｒｍｓ）を含んでいる
が、これらは、図２２Ｃに示すアナログデバイス社の比
較品の約１／３である。本実施例によるチップの消費電
力は、−５．２Ｖおよび−２Ｖの２つの供給電圧を用い
た場合に、３２０ｍＷと比較品の１／２以下であった。 【００５６】実施例１−３、５−７も上記と同様の技術
を適用することによってモノリシック集積化することが
できる。 【００５７】Ｓ／Ｈ制御回路の変形例 次に、実施例１−８において使用される制御回路８の変
形例を説明する。 【００５８】変形例１ 図２３は、Ｓ／Ｈ制御回路の第１変形例を示す。この制
御回路は、平均直流レベル検出回路２１、Ａ／Ｄ変換器
２２および論理回路２３から構成される。 【００５９】平均直流レベル検出回路２１は、ローパス
フィルタ機能を有する積分回路で、繰り返し信号の平均
直流電圧ｄｃを出力する。すなわち、１、０の繰り返し
信号が継続されている場合は、その波形振幅の中点の電
圧を平均直流電圧ｄｃとして出力する（図２４（Ａ）お
よび（Ｂ）参照）。一方、０または１の同符号連続状態
が生じた場合は、平均直流電圧ｄｃは、０または１の電
位に近付いていく。言い替えれば、同符号連続状態は、
直流電圧ｄｃによって検出できる。Ａ／Ｄ変換器２２
は、この直流電圧ｄｃをデジタル化する。論理回路２３
は、直流電圧ｄｃが所定の高電圧Ｖｈを越えるか、所定
の低電圧Ｖｌより下がった場合に、同符号連続状態が発
生したものと判断し、ローレベルのＳ／Ｈ制御信号を出
力する（図２４（Ｃ）参照）。これによって、Ｓ／Ｈス
イッチ回路がオフ（ホールドモード）とされる。 【００６０】変形例２ 図２５は、Ｓ／Ｈ制御回路の第２変形例を示す。この制
御回路は、平均直流レベル検出回路２６、２つのコンパ
レータ２７と２８、およびＮＯＲ回路２９から構成され
る。 【００６１】コンパレータ２７の出力Ｃｈは、直流電圧
ｄｃが所定の高電圧Ｖｈを越えたときにハイレベルとな
り（図２６の（Ｃ）参照）、コンパレータ２８の出力Ｃ
ｌは、直流電圧ｄｃが所定の低電圧Ｖｌより下がった場
合に、ハイレベルとなる（図２６の（Ｄ）参照）。これ
に応じて、ＮＯＲ回路２９は、同符号連続状態が発生し
たときに、ローレベルのＳ／Ｈ制御信号を出力する（図
２６（Ｅ）参照）。 【００６２】変形例３ 図２７は、Ｓ／Ｈ制御回路の第３変形例を示す。この制
御回路は、コンプリメンタリ出力回路３１、２つのピー
ク検出回路３２と３３、およびＥＸ−ＯＲ回路３４から
構成される。 【００６３】コンプリメンタリ出力回路３１は、入力デ
ータの非反転および反転信号を出力する。ピーク検出回
路３２および３３は、これらの信号のピーク値を、それ
ぞれ保持しようとする（図２８（Ａ）−（Ｃ）参照）。
ピーク値は、原理的には無限に継続するが、実際の回路
ではリーク電流によって次第に低下する。このため、周
期の短い繰り返し信号に対しては、ピーク値を正しく保
持できるが、同符号が連続すると、図２８（Ｂ）および
（Ｃ）のように変化する。これに応じて、ＥＸ−ＯＲ回
路３４は、同符号連続状態が発生したときに、ローレベ
ルのＳ／Ｈ制御信号を出力する（図２８（Ｄ）参照）。 【００６４】変形例４ 図２９は、Ｓ／Ｈ制御回路の第４変形例を示す。この制
御回路は、微分回路３６、全波整流回路３７、ピーク値
検出保持回路３８から構成される。 【００６５】本変形例では、入力データの立ち上がり、
および立ち下がりを微分回路３６で検出し、全波整流回
路３７によって全波整流した後、そのピーク値を、ピー
ク値検出保持回路３８によって保持する（図３０（Ａ）
−（Ｃ）参照）。保持時間は、約１ビット時間、すなわ
ち、位相比較信号が得られてからＬＰＦに伝達されるま
での時間とする。これによって、同符号検出期間中は、
微分出力が得られないため、Ｓ／Ｈ制御信号がローレベ
ルとなり、Ｓ／Ｈスイッチ回路をオフ（ホールドモー
ド）とする（図３０（Ｄ）参照）。 【００６６】識別回路以外の機能回路への応用例 上述した実施例１−８では、位相同期回路を識別回路１
（デジタル信号受信回路）に適用したが、他の機能回路
にも適用することができる。 【００６７】図３１は、本発明による位相同期回路をこ
の種の機能回路に適用したときのブロック図である。機
能回路４０としては、次のようなものがある。 【００６８】（１） 周波数変換機能を有する機能回路 周波数変換機能を有する回路に位相同期回路を適用する
ことによって、出力信号の周波数と入力信号の周波数と
の関係を任意に設定することができる。 【００６９】（ａ）１／ｎ分周回路 フリップフロップによる固定分周回路、可変分周回路
（プログラマブルデバイダ）、パルススワロカウンタに
よる可変分周回路 ミキサ回路 （ｂ）ｎ逓倍回路 ＥＸ−ＯＲを用いた逓倍回路 ミキサ回路 （２） 遅延機能を有する機能回路 遅延機能を備えた機能回路に位相同期回路を適用し、そ
の遅延量を任意に設定することによって、入力信号と出
力信号との位相関係を任意に設定することができる。こ
の種の回路は、主にアナログ復調回路に使用する。 【００７０】（ａ）固定遅延回路 ＲＣ遅延回路 フリップフロップを用いた論理遅延回路 （ｂ）可変遅延回路 容量の充放電特性を利用した可変遅延回路 位相選択による論理可変遅延回路 次に、本発明による位相同期回路を用いた応用例を説明
する。 【００７１】（１） デジタル信号検出回路への応用 本発明による位相同期回路は、入力データからタイミン
グ信号を生成するのに使用されることは既に述べた通り
である。 【００７２】図３２は、本発明による位相同期回路を用
いた光受信機を示す。受信された光信号は、増幅回路に
よって増幅された後、識別再生回路４２に供給される。
識別再生回路４２は、タイミング信号抽出回路４３から
送られてくるクロック信号を用いて、入力データから所
望のデジタル信号を再生する。この識別再生回路４２
は、図３１の機能回路４０に相当するものである。 【００７３】同様の回路が、光ディスク、磁気ディス
ク、磁気テープ等の記憶媒体からのデータ再生にも使用
できる。 【００７４】（２） アナログ通信用復調回路への応用 本発明による位相同期回路は、ＡＭ復調回路やＦＭ復調
回路に適用することができる。 【００７５】図３３は、ＡＭ復調回路への応用例を示
す。まず、位相比較器４５、ＶＣＯ４６、遅延回路４７
等からなる位相同期回路によって、ＡＭ信号の搬送波成
分を検出する。次いで、ＶＣＯ４６からの一定振幅の搬
送波とＡＭ入力信号とを乗算回路４８で乗算し、ＬＰＦ
４９でアナログ信号成分を取り出す。本発明による位相
同期回路を用いることによって、搬送波信号が大きくゆ
らいでも、安定な復調動作が可能である。 【００７６】図３４は、ＦＭ復調回路への応用例を示
す。この変調回路は、位相比較回路５１、ＬＰＦ５２、
ＶＣＯ５３等からなる位相同期回路からなるもので、こ
の位相同期回路にＦＭ変調信号を入力する。この結果、
ＬＰＦ５２から復調信号が出力される。本発明による位
相同期回路を用いることによって、変調度の極めて大き
いＦＭ信号に対しても、安定で高精度な復調動作が可能
となる。 【００７７】（３） 周波数シンセサイザへの応用 図３５は、本発明による位相同期回路を周波数シンセサ
イザに応用した例を示す。この周波数シンセサイザの特
徴は、周波数の異なる２つの入力信号が位相比較回路に
供給されている点である。すなわち、位相比較回路５７
への第１の入力として、基準発振器５６から周波数がｆ
ｔ／ｍの信号が供給され、第２の入力として、ＶＣＯ５
８の出力を分周回路５９で分周した周波数がｆｏ／ｎ
（＝ｆｔ）の信号が供給される。ここで、ｆｏは、出力
信号の周波数であり、ｍ，ｎは正の整数である。 【００７８】従来の周波数シンセサイザでは、分周回路
の出力周波数ｆｔと同じ周波数の信号を、基準発振器か
ら位相比較回路に、基準信号として供給していたが、本
実施例では、その１／ｍの周波数の基準信号を供給して
いる。これは、本発明による位相同期回路は、Ｓ／Ｈス
イッチ回路によって位相状態を保持するので、基準信号
の周波数を従来の１／ｍにしても、位相比較が十分に遂
行できるからである。このように、分周回路５９の出力
周波数の１／ｍの基準信号が入力されると、本実施例に
よる位相同期回路は、自動的に１／ｍのサンプリング動
作を行うようになる。このため、ｍ＝１の場合と同じ周
波数（ｎｆｔ）の位相同期出力を得ることができる。 【００７９】このように、本実施例による位相同期回路
は、基準周波数として低い周波数を用いることができる
ことと、分周回路５９の分周数を大きくする必要がない
こととから、回路の簡略化、および動作の安定化を確保
する上で、極めて有利である。 【００８０】 【発明の効果】本発明によれば、同符号連続データに対
しても、Ｓ／Ｈスイッチ回路を適切に制御することによ
って位相同期状態を維持し続けることができる。そし
て、ローパスフィルタの時定数を大きくしなくても済む
ため、外づけ部品なしで完全なモノリシック集積化が実
現でき、小型化，高信頼度化，経済化に貢献するところ
大である。また、入力データの同符号連続数が小さく限
定されている用途に対しては、クロック信号のジッタを
大幅に低減することができる。

【図面の簡単な説明】 【図１】従来の位相同期回路を用いた従来の識別・タイ
ミング信号抽出回路を示す図である。 【図２】図１の従来回路の動作波形を示す図である。 【図３】従来の位相同期回路を用いた他の従来の識別・
タイミング信号抽出回路を示す図である。 【図４】図３の従来回路の動作波形を示す図である。 【図５】図３の従来回路の出力波形のシミュレーション
結果を示す図である。 【図６】位相同期回路を用いていない従来の識別・タイ
ミング信号抽出回路を示す図である。 【図７】図６の従来回路の動作波形を示す図である。 【図８】本発明による位相同期回路の第１実施例を示
し、識別・タイミング信号抽出回路に適用した場合を示
す図である。 【図９】図８の実施例の動作波形を示す図である。 【図１０】本発明による位相同期回路の第２実施例を示
し、識別・タイミング信号抽出回路に適用した場合を示
す図である。 【図１１】本発明による位相同期回路の第３実施例を示
し、識別・タイミング信号抽出回路に適用した場合を示
す図である。 【図１２】図１１の実施例の動作波形を示す図である。 【図１３】本発明による位相同期回路の第４実施例を示
し、識別・タイミング信号抽出回路に適用した場合を示
す図である。 【図１４】図１３の実施例の動作波形を示す図である。 【図１５】図１３の実施例の出力波形のシミュレーショ
ン結果を示す図である。 【図１６】本発明による位相同期回路の第５実施例を示
し、識別・タイミング信号抽出回路に適用した場合を示
す図である。 【図１７】本発明による位相同期回路の第６実施例を示
し、識別・タイミング信号抽出回路に適用した場合を示
す図である。 【図１８】本発明による位相同期回路の第７実施例を示
し、識別・タイミングスキュー自動調整回路適用した場
合を示す図である。 【図１９】本発明による位相同期回路の第８実施例の位
相比較回路を示す回路図である。 【図２０】第８実施例のＳ／Ｈスイッチ回路およびＬＰ
Ｆを示す回路図である。 【図２１】第８実施例のＶＣＯを示す回路図である。 【図２２】（Ａ）は実施例８における出力データのジッ
タヒストグラムを示すグラフ、（Ｂ）は実施例８におけ
る再生クロックのジッタヒストグラムを示すグラフ、
（Ｃ）は実施例８の諸特性を従来の位相同期回路の特性
と比較したテーブルチャートである。 【図２３】制御回路の変形例１を示すブロック図であ
る。 【図２４】上記変形例１の動作を示す波形図である。 【図２５】制御回路の変形例２を示す回路図である。 【図２６】上記変形例２の動作を示す波形図である。 【図２７】制御回路の変形例３を示す回路図である。 【図２８】上記変形例３の動作を示す波形図である。 【図２９】制御回路の変形例４を示すブロック図であ
る。 【図３０】上記変形例４の動作を示す波形図である。 【図３１】本発明による位相同期回路と機能回路との関
係を示すブロック図である。 【図３２】本発明による位相同期回路を用いた光受信機
を示すブロック図である。 【図３３】本発明による位相同期回路を用いたＡＭ復調
回路を示すブロック図である。 【図３４】本発明による位相同期回路を用いたＦＭ復調
回路を示すブロック図である。 【図３５】本発明による位相同期回路を用いた周波数シ
ンセサイザを示すブロック図である。 【符号の説明】 １ 識別回路 １Ａ 識別中間出力 ２ 逓倍回路 ２Ａ 逓倍出力 ３ ＶＣＯ ３Ａ ＶＣＯ出力 ４ 位相比較回路 ４Ａ 位相比較出力 ５ ＬＰＦ ５Ａ ＬＰＦ出力 ６ データ入力端子 ６Ａ 入力データ ７ データ出力端子 ７Ａ 識別出力 ８ 制御回路 ８Ａ Ｓ／Ｈ制御信号 ９ Ｓ／Ｈスイッチ回路 １０ａ フリップフロップ １０ｂ フリップフロップ １０ｃ 遅延回路 １１ 排他論理和回路 １１Ａ 排他論理和出力 １２ クロック信号出力端子 １３ 遅延回路 １４ 可変位相回路 １５ 発振回路 ２１，２６ 平均直流レベル検出回路 ２２ Ａ／Ｄ変換器 ２３ 論理回路 ２７，２８ コンパレータ ３１ コンプリメンタリ出力回路 ３２，３３ ピーク検出回路 ３４ 排他論理和回路 ３６ 微分回路 ３７ 全波整流回路 ３８ ピーク値検出保持回路 ４０ 機能回路 ４２ 識別再生回路 ４３ タイミング信号抽出回路 ４５ 位相比較回路 ４６ ＶＣＯ ４７ 遅延回路 ４８ 乗算回路 ４９ ＬＰＦ ５１ 位相比較回路 ５２ ＬＰＦ ５３ ＶＣＯ ５６ 基準発振器 ５７ 位相比較回路 ５８ ＶＣＯ ５９ 分周回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/033 H03L 7/14

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 モノリシック集積回路化された位相同期
   回路において、 入力データと比較信号との位相差を出力する第１の乗算
   器と、前記入力データの位相を９０度遅延させた信号と
   前記入力データとの位相差を出力する第２の乗算器と、
   前記第１の乗算器の出力から前記第２の乗算器の出力を
   引く減算器とを有し、前記 入力データと前記比較信号と
   の位相差を検出する位相比較回路と、 前記入力データの同一ビット連続状態を検出して、制御
   信号を出力する制御回路と、 前記位相比較回路の出力をサンプルホールドし、前記制
   御回路から供給された制御信号によって、前記同一ビッ
   ト連続状態が検出されている間、ホールドモードを保つ
   差動型のＳ／Ｈ（サンプルホールド）スイッチ回路と、 前記Ｓ／Ｈスイッチ回路の出力の直流成分を検出する差
   動型ローパスフィルタである直流成分検出手段と、入力信号が一定の値を越えると出力信号を反転するヒス
   テリシス比較器と、前記直流成分検出手段から供給され
   る直流成分に応じて、前記ヒステリシス比較器の出力信
   号に遅延を与えて入力側に正帰還する遅延回路とを有
   し、前記 直流成分検出手段の出力に応じた周波数の信号
   を発振する可変発振回路と、 前記可変発振回路の出力に周波数変換または遅延を施
   し、前記位相比較回路に前記比較信号として供給する機
   能回路とを具備することを特徴とする位相同期回路。