JP2002135093A - 位相周波数比較回路 - Google Patents
位相周波数比較回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】回路規模の縮減を図り、検出可能な位相差の範
囲を拡大する位相周波数比較回路及びクロック再生回路
の提供。 【解決手段】電圧制御発振器１のクロック出力ＣＬＫを
データ信号の立上り又は立下りの遷移タイミングで取り
込み出力する第１のフリップフロップ（ＦＦ）２と、電
圧制御発振器１のクロック出力を９０度遅延させる遅延
回路３と、遅延回路３で遅延されたクロックをデータ信
号の立上り又は立下りの遷移タイミングで取り込み出力
する第２のＦＦ４と、第２のＦＦの出力と遅延回路で遅
延されたクロックＣＬＫ９０の論理積をとる論理積回路
５と、第１のＦＦの出力を論理積回路５の出力の立ち上
がり又は立ち下がりの遷移タイミングで取り込み出力す
る第３のＦＦ６を備え、さらに第３のＦＦ６の出力の時
間平均値を検出する平均値検出回路７の出力電圧を電圧
制御発振器１の制御端子に帰還入力する。
囲を拡大する位相周波数比較回路及びクロック再生回路
の提供。 【解決手段】電圧制御発振器１のクロック出力ＣＬＫを
データ信号の立上り又は立下りの遷移タイミングで取り
込み出力する第１のフリップフロップ（ＦＦ）２と、電
圧制御発振器１のクロック出力を９０度遅延させる遅延
回路３と、遅延回路３で遅延されたクロックをデータ信
号の立上り又は立下りの遷移タイミングで取り込み出力
する第２のＦＦ４と、第２のＦＦの出力と遅延回路で遅
延されたクロックＣＬＫ９０の論理積をとる論理積回路
５と、第１のＦＦの出力を論理積回路５の出力の立ち上
がり又は立ち下がりの遷移タイミングで取り込み出力す
る第３のＦＦ６を備え、さらに第３のＦＦ６の出力の時
間平均値を検出する平均値検出回路７の出力電圧を電圧
制御発振器１の制御端子に帰還入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、位相周波数比較回
路に関し、特に、クロック再生回路の位相周波数比較回
路に関する。
路に関し、特に、クロック再生回路の位相周波数比較回
路に関する。
【０００２】
【従来の技術】光通信分野においては、データを読み込
むタイミングを得るのに、入力したデータ信号からタイ
ミング成分（クロック）を抽出して用いている。従来よ
り、ＳＡＷ（表面弾性波）フィルタのような帯域通過フ
ィルタが用いられていたが、近年の集積回路化に伴い、
ＬＳＩ内部の素子で実現できる電圧制御発振器（ＶＣ
Ｏ）を用いたクロック再生方法が多く用いられている。
むタイミングを得るのに、入力したデータ信号からタイ
ミング成分（クロック）を抽出して用いている。従来よ
り、ＳＡＷ（表面弾性波）フィルタのような帯域通過フ
ィルタが用いられていたが、近年の集積回路化に伴い、
ＬＳＩ内部の素子で実現できる電圧制御発振器（ＶＣ
Ｏ）を用いたクロック再生方法が多く用いられている。
【０００３】従来の光受信装置のクロック再生回路は、
受信したデータ信号を入力とする位相周波数比較回路
（Phase Frequency Comparator）と、位相周波数比較
回路の電圧を平滑化するループフィルタと、ループフィ
ルタの出力を制御電圧として入力する電圧制御発振器と
を備えたＰＬＬ（Phase Locked Loop；位相同期ルー
プ）回路で構成されている。光受信装置において、光信
号はフォトダイオード等の光電気変換回路で電気信号
（電流）に変換され電圧に変換されて増幅された受信デ
ータ信号は位相周波数比較回路に入力され、位相周波数
比較回路にて電圧制御発振器からのクロックと周波数、
位相が比較され、電圧制御発振器から受信データ信号に
同期したクロックが生成される。なお、位相比較回路と
ループフィルタと電圧制御発振器からなる帰還ループ
に、周波数比較回路とループフィルタを位相比較回路に
並列に挿入し、二つのループフィルタの出力を加算した
ものを電圧制御発振器に制御電圧として入力し、電圧制
御発振器の出力を、位相比較回路と周波数比較回路に帰
還入力し、周波数比較回路側で周波数同期検出後、位相
比較回路で位相同期させるという構成も知られている。
受信したデータ信号を入力とする位相周波数比較回路
（Phase Frequency Comparator）と、位相周波数比較
回路の電圧を平滑化するループフィルタと、ループフィ
ルタの出力を制御電圧として入力する電圧制御発振器と
を備えたＰＬＬ（Phase Locked Loop；位相同期ルー
プ）回路で構成されている。光受信装置において、光信
号はフォトダイオード等の光電気変換回路で電気信号
（電流）に変換され電圧に変換されて増幅された受信デ
ータ信号は位相周波数比較回路に入力され、位相周波数
比較回路にて電圧制御発振器からのクロックと周波数、
位相が比較され、電圧制御発振器から受信データ信号に
同期したクロックが生成される。なお、位相比較回路と
ループフィルタと電圧制御発振器からなる帰還ループ
に、周波数比較回路とループフィルタを位相比較回路に
並列に挿入し、二つのループフィルタの出力を加算した
ものを電圧制御発振器に制御電圧として入力し、電圧制
御発振器の出力を、位相比較回路と周波数比較回路に帰
還入力し、周波数比較回路側で周波数同期検出後、位相
比較回路で位相同期させるという構成も知られている。
【０００４】
【発明が解決しようとする課題】従来のクロック再生回
路においては、周波数比較回路の回路規模が大きいとい
う問題点を有している。
路においては、周波数比較回路の回路規模が大きいとい
う問題点を有している。
【０００５】また位相比較回路において、正しく検出可
能な位相の範囲（レンジ）を広げることも求められてい
る。
能な位相の範囲（レンジ）を広げることも求められてい
る。
【０００６】したがって、本発明は、上記課題に鑑みて
創案されたものであって、その目的は、回路規模の縮減
を図る、位相周波数比較回路を提供することにある。
創案されたものであって、その目的は、回路規模の縮減
を図る、位相周波数比較回路を提供することにある。
【０００７】また、本発明は、位相差の検出範囲を拡大
する、位相周波数比較回路を提供することもその目的と
している。
する、位相周波数比較回路を提供することもその目的と
している。
【０００８】さらに、本発明の他の目的は、上記位相周
波数比較回路を備え、周波数の比較結果に基づき制御信
号を供給し電圧制御発振器から受信データと同期したク
ロックを生成するクロック再生回路及び受信装置並びに
光受信装置を提供することにある。
波数比較回路を備え、周波数の比較結果に基づき制御信
号を供給し電圧制御発振器から受信データと同期したク
ロックを生成するクロック再生回路及び受信装置並びに
光受信装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成する本発
明は、第１の信号と第２の信号の周波数を比較する位相
周波数比較回路において、前記第１の信号の立ち上がり
又は立ち下がりのエッジで、前記第２の信号をサンプル
する第１の順序論理回路と、前記第２の信号を所定の位
相遅延させる遅延回路と、前記第１の信号の立ち上がり
又は立ち下がりのエッジで、前記遅延回路で遅延された
第２の信号をサンプルする第２の順序論理回路と、前記
第２の順序論理回路の出力と前記遅延回路で遅延された
第２の信号との論理積出力の立ち上がり又は立ち下がり
のエッジで、前記第１の順序論理回路の出力をサンプル
する第３の順序論理回路と、を備える。本発明におい
て、前記第３の順序論理回路の出力の平均値を検出して
出力する平均値検出回路を備える。
明は、第１の信号と第２の信号の周波数を比較する位相
周波数比較回路において、前記第１の信号の立ち上がり
又は立ち下がりのエッジで、前記第２の信号をサンプル
する第１の順序論理回路と、前記第２の信号を所定の位
相遅延させる遅延回路と、前記第１の信号の立ち上がり
又は立ち下がりのエッジで、前記遅延回路で遅延された
第２の信号をサンプルする第２の順序論理回路と、前記
第２の順序論理回路の出力と前記遅延回路で遅延された
第２の信号との論理積出力の立ち上がり又は立ち下がり
のエッジで、前記第１の順序論理回路の出力をサンプル
する第３の順序論理回路と、を備える。本発明におい
て、前記第３の順序論理回路の出力の平均値を検出して
出力する平均値検出回路を備える。
【００１０】本発明は、第１の信号の立ち上がり又は立
ち下がりのエッジで、第２の信号をサンプルする第１の
順序論理回路と、第２の信号を所定の位相遅延させる遅
延回路と、前記第１の信号の立ち上がり又は立ち下がり
の遷移エッジで、前記遅延回路で遅延された第２の信号
をサンプルする第２の順序論理回路と、前記第２の順序
論理回路の出力が第１の値のとき、前記第１の順序論理
回路の出力をそのまま出力し、前記第２の順序論理回路
の出力が第２の値のとき直前の値を保持する第３の順序
論理回路と、を備えた構成としてもよい。本発明におい
て、前記第３の順序論理回路の出力の平均値を検出して
出力する平均値検出回路を備える。
ち下がりのエッジで、第２の信号をサンプルする第１の
順序論理回路と、第２の信号を所定の位相遅延させる遅
延回路と、前記第１の信号の立ち上がり又は立ち下がり
の遷移エッジで、前記遅延回路で遅延された第２の信号
をサンプルする第２の順序論理回路と、前記第２の順序
論理回路の出力が第１の値のとき、前記第１の順序論理
回路の出力をそのまま出力し、前記第２の順序論理回路
の出力が第２の値のとき直前の値を保持する第３の順序
論理回路と、を備えた構成としてもよい。本発明におい
て、前記第３の順序論理回路の出力の平均値を検出して
出力する平均値検出回路を備える。
【００１１】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい一実施の形態において、
周波数制御端子を有し該制御端子に印加される制御電圧
に応じた発振周波数で発振する電圧制御発振器（ＶＣ
Ｏ）又は電流制御発振器（ＩＣＯ）よりなる信号発振器
（１）と、信号発振器（１）の出力クロックを、入力さ
れるデータ信号の立ち下がり又は立ち上がりエッジでサ
ンプルする第１のフリップフロップ（２）と、信号発振
器（１）の出力クロックを、所定位相（９０度）遅延さ
せる遅延回路（３）と、遅延回路（３）で遅延されたク
ロックを、データ信号の立ち下がり又は立ち上がりエッ
ジでサンプルする第２のフリップフロップと、第２のフ
リップフロップの出力と遅延回路（３）で９０°遅延さ
せたクロック出力（ＣＬＫ９０）との論理積（ＡＮＤ）
をとる論理積回路（５）と、第１のフリップフロップの
出力を、論理積回路（５）の出力の立ち下がり又は立ち
上がりエッジでサンプルする第３のフリップフロップ
（６）とを備え、さらに、第３のフリップフロップ
（６）の出力の平均値を検出する平均値検出回路（７）
を備え、平均値検出回路（７）の出力電圧を、信号発振
器（１）の周波数制御端子に帰還入力することで、信号
発振器（１）の発振周波数を制御し、信号発振器（１）
から、データ信号に同期したクロックを発生させるよう
にしたものである。
する。本発明は、その好ましい一実施の形態において、
周波数制御端子を有し該制御端子に印加される制御電圧
に応じた発振周波数で発振する電圧制御発振器（ＶＣ
Ｏ）又は電流制御発振器（ＩＣＯ）よりなる信号発振器
（１）と、信号発振器（１）の出力クロックを、入力さ
れるデータ信号の立ち下がり又は立ち上がりエッジでサ
ンプルする第１のフリップフロップ（２）と、信号発振
器（１）の出力クロックを、所定位相（９０度）遅延さ
せる遅延回路（３）と、遅延回路（３）で遅延されたク
ロックを、データ信号の立ち下がり又は立ち上がりエッ
ジでサンプルする第２のフリップフロップと、第２のフ
リップフロップの出力と遅延回路（３）で９０°遅延さ
せたクロック出力（ＣＬＫ９０）との論理積（ＡＮＤ）
をとる論理積回路（５）と、第１のフリップフロップの
出力を、論理積回路（５）の出力の立ち下がり又は立ち
上がりエッジでサンプルする第３のフリップフロップ
（６）とを備え、さらに、第３のフリップフロップ
（６）の出力の平均値を検出する平均値検出回路（７）
を備え、平均値検出回路（７）の出力電圧を、信号発振
器（１）の周波数制御端子に帰還入力することで、信号
発振器（１）の発振周波数を制御し、信号発振器（１）
から、データ信号に同期したクロックを発生させるよう
にしたものである。
【００１２】本発明においては、論理積回路（５）と、
エッジトリガ型の第３のフリップフロップ（６）の代わ
りに、ラッチ回路（８）（レベルセンシティブ・ラッ
チ）を設ける構成としてもよい。すなわち、第１のフリ
ップフロップ（２）の出力と、第２のフリップフロップ
（４）の出力とを入力とし、第２のフリップフロップ
（４）の出力が第１の値のとき、第１のフリップフロッ
プ（１）の出力をそのまま出力し、前記第２のフリップ
フロップ（４）の出力が第２の値のとき直前の値を保持
するラッチ回路（８）を備え、平均値検出回路（７）
は、ラッチ回路（８）の出力の平均値を検出する。
エッジトリガ型の第３のフリップフロップ（６）の代わ
りに、ラッチ回路（８）（レベルセンシティブ・ラッ
チ）を設ける構成としてもよい。すなわち、第１のフリ
ップフロップ（２）の出力と、第２のフリップフロップ
（４）の出力とを入力とし、第２のフリップフロップ
（４）の出力が第１の値のとき、第１のフリップフロッ
プ（１）の出力をそのまま出力し、前記第２のフリップ
フロップ（４）の出力が第２の値のとき直前の値を保持
するラッチ回路（８）を備え、平均値検出回路（７）
は、ラッチ回路（８）の出力の平均値を検出する。
【００１３】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の一実施例の構成
を示す図である。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の一実施例の構成
を示す図である。
【００１４】図１を参照すると、本発明の一実施例をな
す位相周波数比較回路は、周波数制御端子を有する電圧
制御発振器１と、電圧制御発振器１から出力されるクロ
ックＣＬＫをデータ端子Ｄに入力し、入力されるデータ
信号をクロック端子Ｃに入力する第１のフリップフロッ
プ２と、電圧制御発振器１から出力されるクロックを９
０°遅延させて出力する遅延回路３と、遅延回路３の出
力端がデータ端子Ｄに接続され、データ信号をクロック
端子Ｃ端子に入力する第２のフリップフロップ４と、第
２のフリップフロップ４の出力と遅延回路３のクロック
出力の論理積を出力するＡＮＤ回路５と、ＡＮＤ回路５
の出力端がクロック端子Ｃに接続され、第１のフリップ
フロップ２の出力端子Ｑがデータ端子Ｄに接続されてい
る第３のフリップフロップ６と、を備え、検出された周
波数差、位相差を、電圧制御発振器１の周波数制御端子
に制御電圧として帰還入力するため、第３のフリップフ
ロップ６の出力Ｑの時間平均値を検出して出力する平均
値検出回路７を備えており、平均値検出回路７の出力
（平均値）を、電圧制御発振器（１）の周波数制御端子
に帰還することにより、電圧制御発振器１の周波数を制
御して、データ信号に同期したクロックを発生させる。
第１乃至第３のフリップフロップ２、４、６は、クロッ
ク端子Ｃの信号の立ち上がり又は立ち下がりエッジで、
データ端子Ｄの入力をサンプルするＤ型フリップフロッ
プからなる。なお電圧制御発振器１（ＶＣＯ）は、制御
信号電圧を電流に変換し、該電流値に基づき、その発振
周波数が可変される電流制御発振器（ＩＣＯ）としても
よい。
す位相周波数比較回路は、周波数制御端子を有する電圧
制御発振器１と、電圧制御発振器１から出力されるクロ
ックＣＬＫをデータ端子Ｄに入力し、入力されるデータ
信号をクロック端子Ｃに入力する第１のフリップフロッ
プ２と、電圧制御発振器１から出力されるクロックを９
０°遅延させて出力する遅延回路３と、遅延回路３の出
力端がデータ端子Ｄに接続され、データ信号をクロック
端子Ｃ端子に入力する第２のフリップフロップ４と、第
２のフリップフロップ４の出力と遅延回路３のクロック
出力の論理積を出力するＡＮＤ回路５と、ＡＮＤ回路５
の出力端がクロック端子Ｃに接続され、第１のフリップ
フロップ２の出力端子Ｑがデータ端子Ｄに接続されてい
る第３のフリップフロップ６と、を備え、検出された周
波数差、位相差を、電圧制御発振器１の周波数制御端子
に制御電圧として帰還入力するため、第３のフリップフ
ロップ６の出力Ｑの時間平均値を検出して出力する平均
値検出回路７を備えており、平均値検出回路７の出力
（平均値）を、電圧制御発振器（１）の周波数制御端子
に帰還することにより、電圧制御発振器１の周波数を制
御して、データ信号に同期したクロックを発生させる。
第１乃至第３のフリップフロップ２、４、６は、クロッ
ク端子Ｃの信号の立ち上がり又は立ち下がりエッジで、
データ端子Ｄの入力をサンプルするＤ型フリップフロッ
プからなる。なお電圧制御発振器１（ＶＣＯ）は、制御
信号電圧を電流に変換し、該電流値に基づき、その発振
周波数が可変される電流制御発振器（ＩＣＯ）としても
よい。
【００１５】図１に示した回路は、受信装置等におい
て、受信データからクロックを再生するクロックリカバ
リ回路として用いられ、光受信装置において、光信号は
フォトダイオード等の光電気変換回路で電気信号（電
流）に変換され電圧に変換され、必要な論理振幅に増幅
された受信データ信号は、図１のデータ信号として、第
１、第２のフリップフロップ２、４のクロック端子Ｃに
入力される。
て、受信データからクロックを再生するクロックリカバ
リ回路として用いられ、光受信装置において、光信号は
フォトダイオード等の光電気変換回路で電気信号（電
流）に変換され電圧に変換され、必要な論理振幅に増幅
された受信データ信号は、図１のデータ信号として、第
１、第２のフリップフロップ２、４のクロック端子Ｃに
入力される。
【００１６】図２乃至図８は、本発明の一実施例の動作
を説明するためのタイミング図である。
を説明するためのタイミング図である。
【００１７】電圧制御発振器１の出力クロックＣＬＫ
を、遅延回路３により９０°遅延したクロックを「ＣＬ
Ｋ９０」という。
を、遅延回路３により９０°遅延したクロックを「ＣＬ
Ｋ９０」という。
【００１８】また、電圧制御発振器１の発振周波数（ク
ロックＣＬＫの周波数）をｆｖｃｏ、受信データ信号の
基本周波数をｆｄａｔａとする。
ロックＣＬＫの周波数）をｆｖｃｏ、受信データ信号の
基本周波数をｆｄａｔａとする。
【００１９】図２は、周波数同期時の動作、すなわちｆ
ｖｃｏ＝ｆｄａｔａのときの動作を示すタイミング図で
ある。
ｖｃｏ＝ｆｄａｔａのときの動作を示すタイミング図で
ある。
【００２０】周波数同期時は、クロックＣＬＫの立ち上
がり、又は立下がりは、常に、データ信号のクロスポイ
ントに一致している。本実施例では、クロックＣＬＫの
立下がりが、データ信号のクロスポイントに一致してい
る場合について説明する。
がり、又は立下がりは、常に、データ信号のクロスポイ
ントに一致している。本実施例では、クロックＣＬＫの
立下がりが、データ信号のクロスポイントに一致してい
る場合について説明する。
【００２１】第１のフリップフロップ２は、クロック端
子Ｃに入力されるデータ信号の遷移エッジで、データ端
子Ｃに入力されるクロックＣＬＫの遷移エッジをサンプ
ルすることになり、その出力Ｑは、セットアップタイム
及びホールドタイムの関係からも、Ｈｉｇｈ又はＬｏｗ
レベルのランダム・パターンとなる。
子Ｃに入力されるデータ信号の遷移エッジで、データ端
子Ｃに入力されるクロックＣＬＫの遷移エッジをサンプ
ルすることになり、その出力Ｑは、セットアップタイム
及びホールドタイムの関係からも、Ｈｉｇｈ又はＬｏｗ
レベルのランダム・パターンとなる。
【００２２】第２のフリップフロップ４は、ＣＬＫ９０
のＨｉｇｈレベルＶＨをサンプルするため、その出力Ｑ
は、常に、ＨｉｇｈレベルＶＨとなる。
のＨｉｇｈレベルＶＨをサンプルするため、その出力Ｑ
は、常に、ＨｉｇｈレベルＶＨとなる。
【００２３】第２のフリップフロップ４の出力Ｑと遅延
回路３により９０°遅延したＣＬＫ９０の論理積をとる
ＡＮＤ回路５は、第２のフリップフロップ４の出力Ｑが
Ｈｉｇｈレベルであるため、ＣＬＫ９０をそのまま出力
する。
回路３により９０°遅延したＣＬＫ９０の論理積をとる
ＡＮＤ回路５は、第２のフリップフロップ４の出力Ｑが
Ｈｉｇｈレベルであるため、ＣＬＫ９０をそのまま出力
する。
【００２４】図３に示すように、第３のフリップフロッ
プ６のクロック端子Ｃには、遅延回路３により９０°
（度）遅延したＣＬＫ９０が入力されることになり、第
１のフリップフロップ６の出力Ｑ（ＨｉｇｈとＬｏｗの
ランダムパターン）をデータ端子Ｄに入力とする第３の
フリップフロップ６の出力Ｑは、第１のフリップフロッ
プ２の出力から、９０°遅延したランダムパターンとな
る。
プ６のクロック端子Ｃには、遅延回路３により９０°
（度）遅延したＣＬＫ９０が入力されることになり、第
１のフリップフロップ６の出力Ｑ（ＨｉｇｈとＬｏｗの
ランダムパターン）をデータ端子Ｄに入力とする第３の
フリップフロップ６の出力Ｑは、第１のフリップフロッ
プ２の出力から、９０°遅延したランダムパターンとな
る。
【００２５】したがって、第３のフリップフロップ６の
出力Ｑの時間平均をとる平均値検出回路７の出力Ｖａｖ
（平均値電圧）は、ＨｉｇｈレベルＶＨとＬｏｗレベル
ＶＬの中間値の（ＶＨ＋ＶＬ）／２となる。
出力Ｑの時間平均をとる平均値検出回路７の出力Ｖａｖ
（平均値電圧）は、ＨｉｇｈレベルＶＨとＬｏｗレベル
ＶＬの中間値の（ＶＨ＋ＶＬ）／２となる。
【００２６】平均値検出回路７は、所定期間におけるフ
リップフロップ２の出力端子Ｑの出力信号のＨｉｇｈレ
ベルの時間の長さを、直流電圧レベルに変換することで
時間平均を出力するものであり、例えば、所定の長さに
時定数が設定されたＣＲ回路よりなる低域通過フィルタ
で構成してもよく、あるいは、フリップフロップ２の出
力端子Ｑからの出力信号がＨｉｇｈレベルの間、容量を
定電流で充電し、Ｌｏｗレベルの期間充電を停止する
か、放電する構成とし、所定期間経過時点で、容量の端
子電圧を時間平均値として出力するチャージポンプ等で
構成してもよい。
リップフロップ２の出力端子Ｑの出力信号のＨｉｇｈレ
ベルの時間の長さを、直流電圧レベルに変換することで
時間平均を出力するものであり、例えば、所定の長さに
時定数が設定されたＣＲ回路よりなる低域通過フィルタ
で構成してもよく、あるいは、フリップフロップ２の出
力端子Ｑからの出力信号がＨｉｇｈレベルの間、容量を
定電流で充電し、Ｌｏｗレベルの期間充電を停止する
か、放電する構成とし、所定期間経過時点で、容量の端
子電圧を時間平均値として出力するチャージポンプ等で
構成してもよい。
【００２７】図４は、電圧制御発振器１のクロック周波
数ｆｖｃｏが、データ信号の基本周波数ｆｄａｔａより
も大きい時（ｆｖｃｏ＞ｆｄａｔａ）の動作を示すタイ
ミング図である。
数ｆｖｃｏが、データ信号の基本周波数ｆｄａｔａより
も大きい時（ｆｖｃｏ＞ｆｄａｔａ）の動作を示すタイ
ミング図である。
【００２８】電圧制御発振器１のクロック周波数ｆｖｃ
ｏが、データ信号の基本周波数ｆｄａｔａよりも大きい
時、電圧制御発振器１の出力クロックＣＬＫに対して、
データ信号のクロスポイントは、図４において、右側に
ずれていく。すなわちデータ信号の周期の方が、クロッ
クＣＬＫの周期よりも長いため、データ信号のクロスポ
イントが、サイクル毎に、クロックＣＬＫの立ち下がり
の遷移に対して遅れていく。
ｏが、データ信号の基本周波数ｆｄａｔａよりも大きい
時、電圧制御発振器１の出力クロックＣＬＫに対して、
データ信号のクロスポイントは、図４において、右側に
ずれていく。すなわちデータ信号の周期の方が、クロッ
クＣＬＫの周期よりも長いため、データ信号のクロスポ
イントが、サイクル毎に、クロックＣＬＫの立ち下がり
の遷移に対して遅れていく。
【００２９】したがって、第１のフリップフロップ２に
おいて、データ信号の変化点（遷移エッジ）で、クロッ
クＣＬＫをサンプルする位置が、サイクル毎に、遅れて
いく（図４の時間軸上右側にずれていく）ことになり、
クロックＣＬＫのＨｉｇｈレベルＶＨをデータ信号の遷
移エッジでサンプルしている間は、第１のフリップフロ
ップ２の出力ＱはＨｉｇｈレベルＶＨとなり、クロック
ＣＬＫのＬｏｗレベルＶＬを、データ信号の遷移エッジ
でサンプルしている間は、第１のフリップフロップ２の
出力ＱはＬｏｗレベルＶＬとなる。このため、第１のフ
リップフロップ２の出力ＱのＨｉｇｈレベルＶＨがつづ
いたあと、ＬｏｗレベルＶＬがつづき、第１のフリップ
フロップ２の出力ＱのＨｉｇｈレベルＶＨとＬｏｗレベ
ルＶＬは交互に現れ、一巡する周波数は、データ信号の
周波数ｆｄａｔａとクロックＣＬＫの周波数ｆｖｃｏの
差の周波数に等しい周波数となる。
おいて、データ信号の変化点（遷移エッジ）で、クロッ
クＣＬＫをサンプルする位置が、サイクル毎に、遅れて
いく（図４の時間軸上右側にずれていく）ことになり、
クロックＣＬＫのＨｉｇｈレベルＶＨをデータ信号の遷
移エッジでサンプルしている間は、第１のフリップフロ
ップ２の出力ＱはＨｉｇｈレベルＶＨとなり、クロック
ＣＬＫのＬｏｗレベルＶＬを、データ信号の遷移エッジ
でサンプルしている間は、第１のフリップフロップ２の
出力ＱはＬｏｗレベルＶＬとなる。このため、第１のフ
リップフロップ２の出力ＱのＨｉｇｈレベルＶＨがつづ
いたあと、ＬｏｗレベルＶＬがつづき、第１のフリップ
フロップ２の出力ＱのＨｉｇｈレベルＶＨとＬｏｗレベ
ルＶＬは交互に現れ、一巡する周波数は、データ信号の
周波数ｆｄａｔａとクロックＣＬＫの周波数ｆｖｃｏの
差の周波数に等しい周波数となる。
【００３０】また、第１のフリップフロップ２の出力Ｑ
の立ち下がりのタイミングは、常に、第２のフリップフ
ロップ４の出力の立ち下がりのタイミングよりも、先に
くる。クロックＣＬＫをデータ信号の遷移エッジでサン
プルする第１のフリップフロップ２の出力Ｑは、サイク
ルｔ２でＬｏｗレベルとなり、ＣＬＫ９０を、データ信
号の遷移エッジでサンプルする第２のフリップフロップ
４の出力Ｑは、サイクルｔ３でＬｏｗレベルとなる。
の立ち下がりのタイミングは、常に、第２のフリップフ
ロップ４の出力の立ち下がりのタイミングよりも、先に
くる。クロックＣＬＫをデータ信号の遷移エッジでサン
プルする第１のフリップフロップ２の出力Ｑは、サイク
ルｔ２でＬｏｗレベルとなり、ＣＬＫ９０を、データ信
号の遷移エッジでサンプルする第２のフリップフロップ
４の出力Ｑは、サイクルｔ３でＬｏｗレベルとなる。
【００３１】さらに、図５を参照して、本発明の一実施
例において、クロック周波数がデータ信号の周波数より
も大きい（ｆｖｃｏ＞ｆｄａｔａ）場合の動作について
説明する。ＡＮＤ回路５の出力は、第２のフリップフロ
ップ４の出力ＱがＨｉｇｈレベルＶＨのときだけ、ＣＬ
Ｋ９０を出力するので、第３のフリップフロップ６は、
第１のフリップフロップ２の出力Ｑ及び第２のフリップ
フロップ４の出力ＱがともにＨｉｇｈレベルＶＨのとき
だけＨｉｇｈレベルＶＨとなる。
例において、クロック周波数がデータ信号の周波数より
も大きい（ｆｖｃｏ＞ｆｄａｔａ）場合の動作について
説明する。ＡＮＤ回路５の出力は、第２のフリップフロ
ップ４の出力ＱがＨｉｇｈレベルＶＨのときだけ、ＣＬ
Ｋ９０を出力するので、第３のフリップフロップ６は、
第１のフリップフロップ２の出力Ｑ及び第２のフリップ
フロップ４の出力ＱがともにＨｉｇｈレベルＶＨのとき
だけＨｉｇｈレベルＶＨとなる。
【００３２】ＡＮＤ回路５がＣＬＫ９０を出力せず（図
５ではＬｏｗレベル状態を出力）、第３のフリップフロ
ップ６のクロック端子Ｃにクロックが供給されないとき
は、第３のフリップフロップ６は、直前の状態を保持す
る。
５ではＬｏｗレベル状態を出力）、第３のフリップフロ
ップ６のクロック端子Ｃにクロックが供給されないとき
は、第３のフリップフロップ６は、直前の状態を保持す
る。
【００３３】図５からもわかるように、第１のフリップ
フロップ２の出力Ｑの立ち下がりのタイミングは、常
に、第２のフリップフロップ４の出力Ｑの立ち下がりの
タイミングよりも先にきている。言い換えれば、ＣＬＫ
９０をデータ信号の遷移エッジでサンプルする第２のフ
リップフロップ４の出力Ｑは、クロックＣＬＫをデータ
信号でサンプルする第１のフリップフロップ２の出力Ｑ
から、９０°遅れて立ち上がるので、第３のフリップフ
ロップ６の出力Ｑは、そのＨｉｇｈレベルＶＨの時間が
少ないクロックとなり、平均値検出回路７から出力され
る平均値は、（ＶＨ＋ＶＬ）／２と、ＶＬの間の値とな
る（図５参照）。
フロップ２の出力Ｑの立ち下がりのタイミングは、常
に、第２のフリップフロップ４の出力Ｑの立ち下がりの
タイミングよりも先にきている。言い換えれば、ＣＬＫ
９０をデータ信号の遷移エッジでサンプルする第２のフ
リップフロップ４の出力Ｑは、クロックＣＬＫをデータ
信号でサンプルする第１のフリップフロップ２の出力Ｑ
から、９０°遅れて立ち上がるので、第３のフリップフ
ロップ６の出力Ｑは、そのＨｉｇｈレベルＶＨの時間が
少ないクロックとなり、平均値検出回路７から出力され
る平均値は、（ＶＨ＋ＶＬ）／２と、ＶＬの間の値とな
る（図５参照）。
【００３４】電圧制御発振器１は、平均値検出回路７か
ら出力される平均値を、周波数制御端子から受け取り、
該制御信号にしたがって、その発振周波数を下げる。こ
れにより、電圧制御発振器１の出力クロックの周波数ｆ
ｖｃｏと受信データの周波数ｆｄａｔａと一致する。
ら出力される平均値を、周波数制御端子から受け取り、
該制御信号にしたがって、その発振周波数を下げる。こ
れにより、電圧制御発振器１の出力クロックの周波数ｆ
ｖｃｏと受信データの周波数ｆｄａｔａと一致する。
【００３５】図６は、電圧制御発振器１のクロック周波
数ｆｖｃｏが、データ信号の基本周波数をｆｄａｔａよ
りも小さい（ｆｖｃｏ＜ｆｄａｔａ）場合の動作を示す
タイミング図である。
数ｆｖｃｏが、データ信号の基本周波数をｆｄａｔａよ
りも小さい（ｆｖｃｏ＜ｆｄａｔａ）場合の動作を示す
タイミング図である。
【００３６】電圧制御発振器１のクロックＣＬＫの周波
数ｆｖｃｏが、データ信号の基本周波数ｆｄａｔａより
も小さい時、クロックＣＬＫに対し、データのクロスポ
イントは、サイクル毎に、図６において、時間軸の左側
にずれていく。すなわち、クロック信号ＣＬＫの周期の
方が、データ信号の周期よりも長いため、データ信号の
クロスポイントは、サイクル毎に、クロックＣＬＫの立
ち下がりの遷移に対して進む。
数ｆｖｃｏが、データ信号の基本周波数ｆｄａｔａより
も小さい時、クロックＣＬＫに対し、データのクロスポ
イントは、サイクル毎に、図６において、時間軸の左側
にずれていく。すなわち、クロック信号ＣＬＫの周期の
方が、データ信号の周期よりも長いため、データ信号の
クロスポイントは、サイクル毎に、クロックＣＬＫの立
ち下がりの遷移に対して進む。
【００３７】したがって、第１のフリップフロップ２に
おいて、データ信号の遷移エッジで、クロックＣＬＫを
サンプルするタイミングが、サイクル毎に、時間軸上、
前方（左側）にずれていくことになり、クロックＣＬＫ
のＨｉｇｈレベルＶＨをデータ信号の遷移エッジでサン
プルする間は、第１のフリップフロップ２の出力ＱはＨ
ｉｇｈレベルＶＨとなり、クロックＣＬＫのＬｏｗレベ
ルＶＬをデータ信号の遷移エッジでサンプルする間は、
第１のフリップフロップ２の出力ＱはＬｏｗレベルＶＬ
となる。第１のフリップフロップ２の出力ＱのＶＨとＶ
Ｌとは交互に現れ、一巡する周波数は、データ信号の周
波数ｆｄａｔａとクロックＣＬＫの周波数ｆｖｃｏの差
の周波数に等しくなる。
おいて、データ信号の遷移エッジで、クロックＣＬＫを
サンプルするタイミングが、サイクル毎に、時間軸上、
前方（左側）にずれていくことになり、クロックＣＬＫ
のＨｉｇｈレベルＶＨをデータ信号の遷移エッジでサン
プルする間は、第１のフリップフロップ２の出力ＱはＨ
ｉｇｈレベルＶＨとなり、クロックＣＬＫのＬｏｗレベ
ルＶＬをデータ信号の遷移エッジでサンプルする間は、
第１のフリップフロップ２の出力ＱはＬｏｗレベルＶＬ
となる。第１のフリップフロップ２の出力ＱのＶＨとＶ
Ｌとは交互に現れ、一巡する周波数は、データ信号の周
波数ｆｄａｔａとクロックＣＬＫの周波数ｆｖｃｏの差
の周波数に等しくなる。
【００３８】また、第１のフリップフロップ２の出力Ｑ
の立ち下がりのタイミングは、常に、第２のフリップフ
ロップ４の出力Ｑの立ち下がりのタイミングよりも遅れ
る。
の立ち下がりのタイミングは、常に、第２のフリップフ
ロップ４の出力Ｑの立ち下がりのタイミングよりも遅れ
る。
【００３９】さらに、図７を参照して、クロック周波数
ｆｖｃｏが、データ信号の基本周波数をｆｄａｔａより
も小さい（ｆｖｃｏ＜ｆｄａｔａ）場合の動作について
さらに説明する。ＡＮＤ回路５の出力は、第２のフリッ
プフロップ４の出力がＨｉｇｈレベルＶＨのときだけ、
ＣＬＫ９０を出力するので、第３のフリップフロップ６
は、第１のフリップフロップ２の出力及び第２のフリッ
プフロップ４の出力がともにＨｉｇｈレベルＶＨのとき
だけ、ＨｉｇｈレベルＶＨとなる。ＡＮＤ回路５が、Ｃ
ＬＫ９０を出力しないときは（第２のフリップフロップ
４の出力がＬｏｗレベルＶＬのとき）、第３のフリップ
フロップ６は、直前の状態を保持する。
ｆｖｃｏが、データ信号の基本周波数をｆｄａｔａより
も小さい（ｆｖｃｏ＜ｆｄａｔａ）場合の動作について
さらに説明する。ＡＮＤ回路５の出力は、第２のフリッ
プフロップ４の出力がＨｉｇｈレベルＶＨのときだけ、
ＣＬＫ９０を出力するので、第３のフリップフロップ６
は、第１のフリップフロップ２の出力及び第２のフリッ
プフロップ４の出力がともにＨｉｇｈレベルＶＨのとき
だけ、ＨｉｇｈレベルＶＨとなる。ＡＮＤ回路５が、Ｃ
ＬＫ９０を出力しないときは（第２のフリップフロップ
４の出力がＬｏｗレベルＶＬのとき）、第３のフリップ
フロップ６は、直前の状態を保持する。
【００４０】図７からもわかるように、今度は、第１の
フリップフロップ２の出力の方が、第２のフリップフロ
ップ４の出力よりも、９０°遅れて立ち上がるので、第
３のフリップフロップ６の出力は、ＨｉｇｈレベルＶＨ
の時間が多いクロックとなり、その平均値は、中間値
（ＶＨ＋ＶＬ）／２と、ＨｉｇｈレベルＶＨの間の値と
なる。この時間平均値を、制御信号として、電圧制御発
振器１に入力すると、電圧制御発振器１の発振周波数ｆ
ｖｃｏは高くなる。
フリップフロップ２の出力の方が、第２のフリップフロ
ップ４の出力よりも、９０°遅れて立ち上がるので、第
３のフリップフロップ６の出力は、ＨｉｇｈレベルＶＨ
の時間が多いクロックとなり、その平均値は、中間値
（ＶＨ＋ＶＬ）／２と、ＨｉｇｈレベルＶＨの間の値と
なる。この時間平均値を、制御信号として、電圧制御発
振器１に入力すると、電圧制御発振器１の発振周波数ｆ
ｖｃｏは高くなる。
【００４１】周波数制御端子の制御電圧が、常に、中間
値（ＶＨ＋ＶＬ）／２を保つように電圧制御発振器１を
制御することにより、データ信号の基本周波数ｆｄａｔ
ａに等しいた周波数のクロックＣＬＫを発生させること
ができる。
値（ＶＨ＋ＶＬ）／２を保つように電圧制御発振器１を
制御することにより、データ信号の基本周波数ｆｄａｔ
ａに等しいた周波数のクロックＣＬＫを発生させること
ができる。
【００４２】次に、データ信号の周波数ｆｄａｔａと電
圧制御発振器１の発振クロックの周波数ｆｖｃｏは一致
しているが、位相が一致していない場合、すなわち、デ
ータ信号の変化点と、クロックＣＬＫの立ち下がりが一
致していない場合の動作について、図１及び図８を参照
して、説明する。
圧制御発振器１の発振クロックの周波数ｆｖｃｏは一致
しているが、位相が一致していない場合、すなわち、デ
ータ信号の変化点と、クロックＣＬＫの立ち下がりが一
致していない場合の動作について、図１及び図８を参照
して、説明する。
【００４３】図８（ｂ）は、図１に示した回路構成にお
いて、第１のフリップフロップ２と第２のフリップフロ
ップ４の出力と、第３のフリップフロップ６の出力との
関係を示す真理値表であり、図８（ａ）は、データ信号
ＤＡＴＡと、クロックＣＬＫと、遅延回路３で９０度遅
延されたクロックＣＬＫ９０のタイミング波形と、デー
タ信号ＤＡＴＡとクロックＣＬＫの位相差（０で位相一
致）と第３のフリップフロップ６の出力値との関係を示
す図である。
いて、第１のフリップフロップ２と第２のフリップフロ
ップ４の出力と、第３のフリップフロップ６の出力との
関係を示す真理値表であり、図８（ａ）は、データ信号
ＤＡＴＡと、クロックＣＬＫと、遅延回路３で９０度遅
延されたクロックＣＬＫ９０のタイミング波形と、デー
タ信号ＤＡＴＡとクロックＣＬＫの位相差（０で位相一
致）と第３のフリップフロップ６の出力値との関係を示
す図である。
【００４４】区間Ａ（第１のフリップフロップ２の出力
ＱがＬｏｗ、第２のフリップフロップ４の出力ＱがＨｉ
ｇｈ）にある場合は、第３のフリップフロップ６の出力
は、ＬｏｗレベルＶＬである。
ＱがＬｏｗ、第２のフリップフロップ４の出力ＱがＨｉ
ｇｈ）にある場合は、第３のフリップフロップ６の出力
は、ＬｏｗレベルＶＬである。
【００４５】区間Ｂ（第１のフリップフロップ２の出力
Ｑ、第２のフリップフロップ４の出力ＱがともにＬｏ
ｗ）、及び区間Ｃ（第１のフリップフロップ２の出力Ｑ
がＨｉｇｈ、第２のフリップフロップ４の出力ＱがＬｏ
ｗ）では、第３のフリップフロップ６の出力は、直前の
状態を保持（Ｈｏｌｄ）して、ＨｉｇｈレベルＶＨ、又
はＬｏｗレベルＶＬとなる。図８（ａ）に、クロックＣ
ＬＫとデータ信号ＤＡＴＡとの位相差と第３のフリップ
フロップ６の出力との関係として示したように、クロッ
クＣＬＫがデータ信号ＤＡＴＡに対して位相が遅れてい
る場合も進んでいる場合も、区間Ａから区間Ｂに移行す
る場合、第３のフリップフロップ６の出力は、区間Ａの
状態であるＬｏｗレベルを保持し、さらに区間Ｂから区
間Ｃへ推移する場合に、第３のフリップフロップ６の出
力は、区間Ｂの状態であるＬｏｗレベルを保持する。
Ｑ、第２のフリップフロップ４の出力ＱがともにＬｏ
ｗ）、及び区間Ｃ（第１のフリップフロップ２の出力Ｑ
がＨｉｇｈ、第２のフリップフロップ４の出力ＱがＬｏ
ｗ）では、第３のフリップフロップ６の出力は、直前の
状態を保持（Ｈｏｌｄ）して、ＨｉｇｈレベルＶＨ、又
はＬｏｗレベルＶＬとなる。図８（ａ）に、クロックＣ
ＬＫとデータ信号ＤＡＴＡとの位相差と第３のフリップ
フロップ６の出力との関係として示したように、クロッ
クＣＬＫがデータ信号ＤＡＴＡに対して位相が遅れてい
る場合も進んでいる場合も、区間Ａから区間Ｂに移行す
る場合、第３のフリップフロップ６の出力は、区間Ａの
状態であるＬｏｗレベルを保持し、さらに区間Ｂから区
間Ｃへ推移する場合に、第３のフリップフロップ６の出
力は、区間Ｂの状態であるＬｏｗレベルを保持する。
【００４６】区間Ｄ（第１のフリップフロップ２の出力
Ｑ、第２のフリップフロップ４の出力ＱがともにＨｉｇ
ｈ）ではＨｉｇｈレベルＶＨとなる。この場合も、第３
のフリップフロップ６の出力Ｑの平均値は、中間値（Ｖ
Ｈ＋ＶＬ）／２とは異なるため、第３のフリップフロッ
プ６の出力Ｑの時間平均値が、（ＶＨ＋ＶＬ）／２に一
致するよう制御され、周波数、位相とも、データ信号に
同期した、クロックを得ることができる。
Ｑ、第２のフリップフロップ４の出力ＱがともにＨｉｇ
ｈ）ではＨｉｇｈレベルＶＨとなる。この場合も、第３
のフリップフロップ６の出力Ｑの平均値は、中間値（Ｖ
Ｈ＋ＶＬ）／２とは異なるため、第３のフリップフロッ
プ６の出力Ｑの時間平均値が、（ＶＨ＋ＶＬ）／２に一
致するよう制御され、周波数、位相とも、データ信号に
同期した、クロックを得ることができる。
【００４７】区間Ｄから区間Ｃに移行する場合、第３の
フリップフロップ６の出力は、区間Ｄの状態であるＨｉ
ｇｈレベルを保持し、区間Ｃから区間Ｂへ推移する場合
に、第３のフリップフロップ６の出力は、区間Ｃの状態
であるＨｉｇｈレベルを保持し、区間Ｂから区間Ａに移
行すると、第３のフリップフロップ６の出力は、Ｌｏｗ
レベルとなる。
フリップフロップ６の出力は、区間Ｄの状態であるＨｉ
ｇｈレベルを保持し、区間Ｃから区間Ｂへ推移する場合
に、第３のフリップフロップ６の出力は、区間Ｃの状態
であるＨｉｇｈレベルを保持し、区間Ｂから区間Ａに移
行すると、第３のフリップフロップ６の出力は、Ｌｏｗ
レベルとなる。
【００４８】このように、本発明の実施例において、位
相差とその比較結果を出力する第３のフリップフロップ
６の出力値との関係は、図８（ａ）に示すようなヒステ
リシス特性を有している。すなわち、検出される位相
（クロックＣＬＫとデータ信号ＤＡＴＡとの位相差）と
第３のフリップフロップ６の出力値の遷移に方向性（矢
印で示す）を有し、第３のフリップフロップ６の出力値
のＬｏｗレベルからＨｉｇｈレベルへの遷移の位相差
（−２７０°、９０°（＝−２７０°＋３６０°））
と、ＨｉｇｈレベルからＬｏｗレベルへの遷移点の位相
（−９０°、２７０°（＝−９０°＋３６０°））の間
に幅（＝１８０°）があり、さらに、±２７０度の範囲
の位相差まで正しく検出することができ、位相検出可能
な範囲を拡大したことにより、データ信号のノイズ、ジ
ッタに対する耐性を高めている。
相差とその比較結果を出力する第３のフリップフロップ
６の出力値との関係は、図８（ａ）に示すようなヒステ
リシス特性を有している。すなわち、検出される位相
（クロックＣＬＫとデータ信号ＤＡＴＡとの位相差）と
第３のフリップフロップ６の出力値の遷移に方向性（矢
印で示す）を有し、第３のフリップフロップ６の出力値
のＬｏｗレベルからＨｉｇｈレベルへの遷移の位相差
（−２７０°、９０°（＝−２７０°＋３６０°））
と、ＨｉｇｈレベルからＬｏｗレベルへの遷移点の位相
（−９０°、２７０°（＝−９０°＋３６０°））の間
に幅（＝１８０°）があり、さらに、±２７０度の範囲
の位相差まで正しく検出することができ、位相検出可能
な範囲を拡大したことにより、データ信号のノイズ、ジ
ッタに対する耐性を高めている。
【００４９】これに対して、比較例として、クロックＣ
ＬＫとデータ信号ＤＡＴＡとの位相差の検出を、１つの
フリップフロップ（例えば図１の第２のフリップフロッ
プ２のみ）で行う構成とした場合、このフリップフロッ
プの出力値のＬｏｗレベルからＨｉｇｈレベルへの遷移
の位相（±１８０度）と、ＨｉｇｈレベルからＬｏｗレ
ベルへの遷移点の位相（±１８０度）とは一致し、ヒス
テリシス特性を有さず、±１８０度の未満の位相差まで
しか、正しく検出することができない、ことになる。
ＬＫとデータ信号ＤＡＴＡとの位相差の検出を、１つの
フリップフロップ（例えば図１の第２のフリップフロッ
プ２のみ）で行う構成とした場合、このフリップフロッ
プの出力値のＬｏｗレベルからＨｉｇｈレベルへの遷移
の位相（±１８０度）と、ＨｉｇｈレベルからＬｏｗレ
ベルへの遷移点の位相（±１８０度）とは一致し、ヒス
テリシス特性を有さず、±１８０度の未満の位相差まで
しか、正しく検出することができない、ことになる。
【００５０】次に本発明の第２の実施例について説明す
る。図９は、本発明の第２の実施例の構成を示す図であ
る。図９を参照すると、この実施例においては、前記し
た実施例と相違して、ＡＮＤ回路５と、第３のフリップ
フロップ６（エッジトリガ型のＤ型フリップフロップ）
の代わりに、ラッチ回路８を用いていることである。ラ
ッチ回路８は、レベルセンス型のＤラッチから構成さ
れ、その動作は、図３の真理値表に示されているよう
に、クロック端子ＣがＬｏｗレベル（Ｌ）の時は、直前
の状態を保持（Ｈｏｌｄ）し、クロック端子ＣがＨｉｇ
ｈレベル（Ｈ）のときは、データ端子Ｄに入力される値
がそのまま出力される。
る。図９は、本発明の第２の実施例の構成を示す図であ
る。図９を参照すると、この実施例においては、前記し
た実施例と相違して、ＡＮＤ回路５と、第３のフリップ
フロップ６（エッジトリガ型のＤ型フリップフロップ）
の代わりに、ラッチ回路８を用いていることである。ラ
ッチ回路８は、レベルセンス型のＤラッチから構成さ
れ、その動作は、図３の真理値表に示されているよう
に、クロック端子ＣがＬｏｗレベル（Ｌ）の時は、直前
の状態を保持（Ｈｏｌｄ）し、クロック端子ＣがＨｉｇ
ｈレベル（Ｈ）のときは、データ端子Ｄに入力される値
がそのまま出力される。
【００５１】ラッチ回路８は、図１におけるＡＮＤ回路
５と、第３のフリップフロップ６の組み合わせたもの
と、同等の動作をする。また、ラッチ回路８は、第３の
フリップフロップ６の半分の回路規模で実現できるの
で、小型化と低消費電力化に有効である。本実施例も前
記実施例と同様、ラッチ回路８の出力値のＬｏｗレベル
からＨｉｇｈレベルへの遷移の位相と、Ｈｉｇｈレベル
からＬｏｗレベルへの遷移点の位相の間に幅があり、±
２７０度の範囲の位相差まで正しく検出することができ
る。
５と、第３のフリップフロップ６の組み合わせたもの
と、同等の動作をする。また、ラッチ回路８は、第３の
フリップフロップ６の半分の回路規模で実現できるの
で、小型化と低消費電力化に有効である。本実施例も前
記実施例と同様、ラッチ回路８の出力値のＬｏｗレベル
からＨｉｇｈレベルへの遷移の位相と、Ｈｉｇｈレベル
からＬｏｗレベルへの遷移点の位相の間に幅があり、±
２７０度の範囲の位相差まで正しく検出することができ
る。
【００５２】以上説明したように、本発明の構成によれ
ば、二つの信号が周波数同期しているか否か検出し、電
圧制御発振器又は電流制御発振器よりなる信号発振器に
対して、制御信号にて帰還入力することで、二つの信号
の周波数を一致させるという周波数比較機能と、周波数
が一致した二つの信号の位相差を検出し、この検出結果
を、信号発振器に対して、制御信号にて帰還入力するこ
とで、位相が一致するように制御するという位相比較機
能を併せ持つ。
ば、二つの信号が周波数同期しているか否か検出し、電
圧制御発振器又は電流制御発振器よりなる信号発振器に
対して、制御信号にて帰還入力することで、二つの信号
の周波数を一致させるという周波数比較機能と、周波数
が一致した二つの信号の位相差を検出し、この検出結果
を、信号発振器に対して、制御信号にて帰還入力するこ
とで、位相が一致するように制御するという位相比較機
能を併せ持つ。
【００５３】なお、本発明は、受信装置以外にも、基準
クロックを入力し該基準クロックに同期した信号を出力
するＰＬＬ回路の位相周波数比較回路として、そのまま
適用することができる。すなわち、前記実施例で説明し
た第１のフリップフロップ２、遅延回路３、第２のフリ
ップフロップ４、ＡＮＤ回路５、第３のフリップフロッ
プ６よりなる回路、または、第１のフリップフロップ
２、遅延回路３、第２のフリップフロップ４、ラッチ回
路８よりなる回路において、第３のフリップフロップ６
又はラッチ回路８の出力を、ループフィルタ（あるいは
平均値検出回路７）で平滑化した直流電圧を、制御信号
として、電圧制御発振器に供給し、電圧制御発振器の出
力クロックをそのまま、もしくは、分周回路で分周した
クロックを、クロックＣＬＫとして位相周波数比較回路
の第１のフリップフロップ２のデータ端子Ｄに入力し、
入力される基準信号（クロック）を第１、第２のフリッ
プフロップ２、４のクロック端子Ｃに入力する構成とし
たＰＬＬ回路において、電圧制御発振器の出力又は分周
回路の出力から基準信号に同期したクロックを得ること
ができる。
クロックを入力し該基準クロックに同期した信号を出力
するＰＬＬ回路の位相周波数比較回路として、そのまま
適用することができる。すなわち、前記実施例で説明し
た第１のフリップフロップ２、遅延回路３、第２のフリ
ップフロップ４、ＡＮＤ回路５、第３のフリップフロッ
プ６よりなる回路、または、第１のフリップフロップ
２、遅延回路３、第２のフリップフロップ４、ラッチ回
路８よりなる回路において、第３のフリップフロップ６
又はラッチ回路８の出力を、ループフィルタ（あるいは
平均値検出回路７）で平滑化した直流電圧を、制御信号
として、電圧制御発振器に供給し、電圧制御発振器の出
力クロックをそのまま、もしくは、分周回路で分周した
クロックを、クロックＣＬＫとして位相周波数比較回路
の第１のフリップフロップ２のデータ端子Ｄに入力し、
入力される基準信号（クロック）を第１、第２のフリッ
プフロップ２、４のクロック端子Ｃに入力する構成とし
たＰＬＬ回路において、電圧制御発振器の出力又は分周
回路の出力から基準信号に同期したクロックを得ること
ができる。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
データ信号の立ち下がり又は立ち上がりエッジで、電圧
制御発振器のクロック出力をサンプルする第１のフリッ
プフロップと、データ信号の立ち下がり又は立ち上がり
エッジで、所定位相分遅延させたクロック出力をサンプ
ルする第２のフリップフロップと、第２のフリップフロ
ップの出力と遅延されたクロック出力のＡＮＤ信号の遷
移エッジで、第１のフリップフロップの出力をサンプル
する第３のフリップフロップと、第３のフリップフロッ
プの出力の平均値を検出する平均値検出回路とから位相
周波数比較回路を構成したことで、回路構成を簡易化す
る、という効果を奏する。本発明によれば、平均値検出
回路の出力を電圧制御発振器の周波数制御端子に帰還す
る構成とし、電圧制御発振器の発振周波数を制御して、
データ信号に同期したクロックを発生させることができ
る。
データ信号の立ち下がり又は立ち上がりエッジで、電圧
制御発振器のクロック出力をサンプルする第１のフリッ
プフロップと、データ信号の立ち下がり又は立ち上がり
エッジで、所定位相分遅延させたクロック出力をサンプ
ルする第２のフリップフロップと、第２のフリップフロ
ップの出力と遅延されたクロック出力のＡＮＤ信号の遷
移エッジで、第１のフリップフロップの出力をサンプル
する第３のフリップフロップと、第３のフリップフロッ
プの出力の平均値を検出する平均値検出回路とから位相
周波数比較回路を構成したことで、回路構成を簡易化す
る、という効果を奏する。本発明によれば、平均値検出
回路の出力を電圧制御発振器の周波数制御端子に帰還す
る構成とし、電圧制御発振器の発振周波数を制御して、
データ信号に同期したクロックを発生させることができ
る。
【００５５】また、本発明によれば、データ信号の周波
数と電圧制御発振器の発振周波数が等しいが、データ信
号の遷移点と、クロックの立ち上がり又は立ち下がりエ
ッジのタイミングが一致していない場合（すなわち位相
がずれている場合）でも、両者の位相が一致するよう
に、位相同期の制御を行うことができる。
数と電圧制御発振器の発振周波数が等しいが、データ信
号の遷移点と、クロックの立ち上がり又は立ち下がりエ
ッジのタイミングが一致していない場合（すなわち位相
がずれている場合）でも、両者の位相が一致するよう
に、位相同期の制御を行うことができる。
【００５６】さらに、本発明によれば、二つの信号の位
相差を正しく検出可能な位相差の範囲（レンジ）を拡大
している。
相差を正しく検出可能な位相差の範囲（レンジ）を拡大
している。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作（ｆｖｃｏ＝ｆｄａｔ
ａ）を示すタイミング図である。
ａ）を示すタイミング図である。
【図３】本発明の一実施例の動作（ｆｖｃｏ＝ｆｄａｔ
ａ）を示すタイミング図である。
ａ）を示すタイミング図である。
【図４】本発明の一実施例の動作（ｆｖｃｏ＞ｆｄａｔ
ａ）を示すタイミング図である。
ａ）を示すタイミング図である。
【図５】本発明の一実施例の動作（ｆｖｃｏ＞ｆｄａｔ
ａ）を示すタイミング図である。
ａ）を示すタイミング図である。
【図６】本発明の一実施例の動作（ｆｖｃｏ＜ｆｄａｔ
ａ）を示すタイミング図である。
ａ）を示すタイミング図である。
【図７】本発明の一実施例の動作（ｆｖｃｏ＜ｆｄａｔ
ａ）を示すタイミング図である。
ａ）を示すタイミング図である。
【図８】本発明の一実施例の動作（周波数同期時、ただ
し位相ずれ有り）を示すタイミング図である。
し位相ずれ有り）を示すタイミング図である。
【図９】本発明の別の実施例の構成を示す図である。
１ 電圧制御発振器 ２ 第１のフリップフロップ ３ 遅延回路 ４ 第２のフリップフロップ ５ ＡＮＤ回路 ６ 第３のフリップフロップ ７ 平均値検出回路 ８ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/14 Ｈ０４Ｌ 7/02 Ｂ 10/04 10/06 Ｈ０４Ｌ 7/033 25/40 Ｆターム(参考） 5J039 JJ08 JJ13 JJ20 KK01 KK09 KK10 KK13 KK20 KK27 KK33 MM16 NN01 5J106 AA04 CC01 CC26 CC41 CC58 DD42 DD43 DD48 JJ02 KK39 LL02 5K002 AA04 DA06 5K029 CC04 HH13 KK22 LL08 LL10 LL11 LL15 5K047 BB02 GG09 GG10 GG24 GG45 KK04 KK13 MM11 MM28 MM36 MM46 MM49 MM50 MM55 MM63
Claims (16)
- 【請求項１】第１の信号と第２の信号の周波数及び位相
を比較する位相周波数比較回路において、 前記第１の信号の立ち上がり又は立ち下がりのエッジ
で、前記第２の信号をサンプルして出力する第１の順序
論理回路と、 前記第２の信号を所定の位相遅延させる遅延回路と、 前記第１の信号の立ち上がり又は立ち下がりのエッジ
で、前記遅延回路で遅延された第２の信号をサンプルし
て出力する第２の順序論理回路と、 前記第２の順序論理回路の出力と前記遅延回路で遅延さ
れた第２の信号との論理積出力の立ち上がり又は立ち下
がりのエッジで、前記第１の順序論理回路の出力をサン
プルして出力する第３の順序論理回路と、 を備えたことを特徴とする位相周波数比較回路。 - 【請求項２】第１の信号と第２の信号の周波数及び位相
を比較する位相周波数比較回路において、 前記第１の信号の立ち上がり又は立ち下がりのエッジ
で、前記第２の信号をサンプルして出力する第１の順序
論理回路と、 前記第２の信号を所定の位相遅延させる遅延回路と、 前記第１の信号の立ち上がり又は立ち下がりのエッジ
で、前記遅延回路で遅延された第２の信号をサンプルし
て出力する第２の順序論理回路と、 前記第１及び第２の順序論理回路の出力を入力し、前記
第２の順序論理回路の出力の信号レベルが第１の値のと
き、前記第１の順序論理回路の出力をそのまま出力し、
前記第２の順序論理回路の出力信号レベルが第２の値の
とき直前の値を保持する第３の順序論理回路と、 を備えたことを特徴とする位相周波数比較回路。 - 【請求項３】前記第１の順序論理回路乃至前記第３の順
序論理回路が、それぞれ、クロック入力端に入力される
信号の立ち上がり又は立ち下がりのエッジで、データ入
力端に入力される信号をサンプルする第１のフリップフ
ロップ乃至第３のフリップフロップよりなる、ことを特
徴とする請求項１記載の位相周波数比較回路。 - 【請求項４】前記第１の順序論理回路乃び前記第２の順
序論理回路が、それぞれ、クロック入力端に入力される
信号の立ち上がり又は立ち下がりのエッジで、データ入
力端に入力される信号をサンプルする第１のフリップフ
ロップ乃び第２のフリップフロップよりなり、 前記第３の順序論理回路が、クロック入力端に入力され
る信号レベルが第１の値のとき、データ入力端に入力さ
れる信号を出力端からそのまま出力し、クロック入力端
に入力される信号レベルが第２の値のとき、出力端から
直前の値を出力保持するラッチ回路よりなる、ことを特
徴とする請求項２記載の位相周波数比較回路。 - 【請求項５】前記遅延回路が、前記第２の信号のパルス
幅の半分に相当する位相遅延させる、ことを特徴とする
請求項１乃至４のいずれか一に記載の位相周波数比較回
路。 - 【請求項６】前記遅延回路が、前記第２の信号を９０度
遅延させる、ことを特徴とする請求項１乃至４のいずれ
か一に記載の位相周波数比較回路。 - 【請求項７】前記第３の順序論理回路の出力の平均値を
検出して出力する平均値検出回路をを備えたことを特徴
とする請求項１乃至６のいずれか一に記載の位相周波数
比較回路。 - 【請求項８】前記平均値検出回路が、前記平均値検出回
路に入力される信号が所定の期間内に第１の値又は第２
の値をとる時間の長さを表す直流電圧を、前記平均値と
して出力する、ことを特徴とする請求項７記載の位相周
波数比較回路。 - 【請求項９】請求項７又は８に記載の位相周波数比較回
路と、 周波数制御端子に入力される周波数制御信号に基づき発
振周波数が可変され該発振周波数のクロックを出力す
る、電圧制御発振器又は電流制御発振器よりなる信号発
振器と、を備え、 前記信号発振器からの出力されるクロックを、前記位相
周波数比較回路に前記第２の信号として供給し、受信デ
ータ信号を、前記位相周波数比較回路に前記第１の信号
として供給し、前記平均値検出回路の出力を、前記周波
数制御信号として前記信号発振器の前記周波数制御端子
に供給し、 前記信号発振器から前記受信データ信号に同期したクロ
ックが出力される、ことを特徴とするクロック再生回
路。 - 【請求項１０】請求項７又は８に記載の位相周波数比較
回路と、 周波数制御端子に入力される周波数制御信号に基づき発
振周波数が可変され該発振周波数のクロックを出力す
る、電圧制御発振器又は電流制御発振器よりなる信号発
振器と、を備え、 前記信号発振器からの出力されるクロックを、前記位相
周波数比較回路に前記第２の信号として供給し、 光信号を受信する光電気変換手段を介して電気信号に変
換された受信データ信号を、前記位相周波数比較回路に
前記第１の信号として供給し、前記平均値検出回路の出
力を、前記周波数制御信号として前記信号発振器の前記
周波数制御端子に供給し、 前記信号発振器から前記受信データ信号に同期したクロ
ックが出力される、ことを特徴とする光受信装置。 - 【請求項１１】請求項１乃至６のいずれか一に記載の位
相周波数比較回路と、 周波数制御端子に入力される周波数制御信号に基づき発
振周波数が可変され該発振周波数のクロックを出力す
る、電圧制御発振器又は電流制御発振器よりなる信号発
振器と、を備え、 前記信号発振器からの発振クロック、又は該発振クロッ
クを分周回路で分周したクロックを、前記位相周波数比
較回路に前記第２の信号として供給し、 入力される基準信号を前記位相周波数比較回路に前記第
１の信号として供給し、 前記位相周波数比較回路の前記第３の順序論理回路の出
力をループフィルタを介して前記周波数制御信号とし
て、前記信号発振器の前記周波数制御端子に供給し、前
記信号発振器、又は前記分周回路より、前記基準信号に
同期したクロックが出力される、ことを特徴とするＰＬ
Ｌ回路。 - 【請求項１２】周波数制御端子を有し該周波数制御端子
に供給される制御電圧に応じた周波数で発振する電圧制
御発振器と、 前記電圧制御発振器のクロック出力がデータ入力端に入
力され、入力するデータ信号がクロック入力端に入力さ
れ、前記データ信号の立ち上がり又は立ち下がりのエッ
ジで、前記電圧制御発振器のクロック出力をサンプルし
て出力端から出力する第１のフリップフロップと、 前記電圧制御発振器のクロック出力を所定位相遅延させ
て出力する遅延回路と、 前記遅延回路で遅延されたクロックがデータ入力端に入
力され、前記データ信号がクロック入力端に入力され、
前記遅延回路で遅延されたクロックを前記データ信号の
立ち上がり又は立ち下がりのエッジでサンプルして出力
端から出力する第２のフリップフロップと、 前記第２のフリップフロップの出力と前記遅延回路で遅
延されたクロックとの論理積をとった値を出力する論理
積回路と、 前記第１のフリップフロップの出力がデータ入力端に入
力され、前記論理積回路の出力がクロック入力端に入力
され、前記論理積回路の出力の立ち上がり又は立ち下が
りのエッジで、前記第１のフリップフロップの出力をサ
ンプルして出力端から出力する第３のフリップフロップ
と、 前記第３のフリップフロップの出力の平均値を検出する
平均値検出回路と、 を備え、 前記平均値検出回路から出力される平均値を、前記電圧
制御発振器の周波数制御端子に帰還入力することで、前
記電圧制御発振器の発振周波数を制御し、前記データ信
号に同期した、クロックを発生させる、ことを特徴とす
るクロック再生回路。 - 【請求項１３】周波数制御端子を有し該周波数制御端子
に供給される制御電圧に応じた周波数で発振する電圧制
御発振器と、 前記電圧制御発振器のクロック出力がデータ入力端に入
力され、入力するデータ信号がクロック入力端に入力さ
れ、前記データ信号の立ち上がり又は立ち下がりのエッ
ジで、前記電圧制御発振器のクロック出力をサンプルし
て出力端から出力する第１のフリップフロップと、 前記電圧制御発振器のクロック出力を所定位相遅延させ
て出力する遅延回路と、 前記遅延回路で遅延されたクロックがデータ入力端に入
力され、前記データ信号がクロック入力端に入力され、
前記遅延回路で遅延されたクロックを前記データ信号の
立ち上がり又は立ち下がりのエッジでサンプルして出力
端から出力する第２のフリップフロップと、 前記第１のフリップフロップの出力と、前記第２のフリ
ップフロップの出力とを入力とし、前記第２のフリップ
フロップの出力レベルが第１の値のとき、前記第１のフ
リップフロップの出力をそのまま出力端から出力し、前
記第２のフリップフロップの出力レベルが第２の値のと
き出力端からの出力は直前の値を保持するラッチ回路
と、 前記第３のフリップフロップの出力の平均値を検出する
平均値検出回路と、 を備え、 前記平均値検出回路から出力される平均値を、前記電圧
制御発振器の周波数制御端子に帰還入力することで、前
記電圧制御発振器の発振周波数を制御し、前記データ信
号に同期した、クロックを発生させる、ことを特徴とす
るクロック再生回路。 - 【請求項１４】前記遅延回路が、前記クロックのパルス
幅の半分に相当する位相遅延させる、ことを特徴とする
請求項１２又は１３記載のクロック再生回路。 - 【請求項１５】前記遅延回路が、前記クロックを９０度
遅延させる、ことを特徴とする請求項１２又は１３記載
のクロック再生回路。 - 【請求項１６】前記平均値検出回路が、前記平均値検出
回路に入力される信号が所定の期間内に第１の値又は第
２の値をとる時間長さを表す直流電圧を、前記平均値と
して出力する、ことを特徴とする請求項１２又は１３記
載のクロック再生回路。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891402B2 (en) | 2001-11-21 | 2005-05-10 | Nec Corporation | Clock's out-of-synchronism state detection circuit and optical receiving device using the same |
| JP2007531443A (ja) * | 2004-03-29 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 高速の位相周波数検出装置 |
| CN100445926C (zh) * | 2004-06-17 | 2008-12-24 | 富士通株式会社 | 时钟调节装置 |
| US8248104B2 (en) | 2007-09-14 | 2012-08-21 | Nec Corporation | Phase comparator and phase-locked loop |
| US9565015B1 (en) | 2015-09-09 | 2017-02-07 | Fujitsu Limited | Signal reproduction circuit, electronic apparatus, and signal reproducing method |
| US10057050B2 (en) | 2016-02-18 | 2018-08-21 | Fujitsu Limited | Signal recovery circuit, electronic device, and signal recovery method |
| US10277387B2 (en) | 2016-07-15 | 2019-04-30 | Fujitsu Limited | Signal recovery circuit, electronic device, and signal recovery method |
| JP7439266B2 (ja) | 2020-08-20 | 2024-02-27 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 検出回路及び検出方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3418712B2 (ja) * | 2000-09-29 | 2003-06-23 | 富士通カンタムデバイス株式会社 | 位相比較回路 |
| JP4272515B2 (ja) * | 2001-07-27 | 2009-06-03 | 株式会社アドバンテスト | 位相補正回路 |
| US7609797B2 (en) * | 2003-09-04 | 2009-10-27 | Standard Microsystems Corporation | Circuit, system, and method for preventing a communication system absent a dedicated clocking master from producing a clocking frequency outside an acceptable range |
| US7535985B2 (en) * | 2004-04-26 | 2009-05-19 | Panasonic Corporation | Resynchronization circuit |
| JP4948077B2 (ja) * | 2005-10-14 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 送受信装置及びそれを用いた通信システム |
| US8098778B2 (en) | 2007-11-27 | 2012-01-17 | Infineon Technologies Ag | Controlled transmission of data in a data transmission system |
| US7764088B2 (en) * | 2008-09-24 | 2010-07-27 | Faraday Technology Corp. | Frequency detection circuit and detection method for clock data recovery circuit |
| US8095102B2 (en) | 2008-11-17 | 2012-01-10 | Infineon Technologies Ag | Phase-lock loop |
| KR101970612B1 (ko) * | 2013-03-15 | 2019-08-13 | 퀄컴 인코포레이티드 | 저 전력 아키텍처들 |
| RU2647678C1 (ru) * | 2017-06-13 | 2018-03-16 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Омский государственный технический университет" | Частотно-фазовый компаратор |
| US11424903B1 (en) * | 2019-08-08 | 2022-08-23 | Synopsys, Inc. | Drift tracking using an analog delay line during clock-data recovery |
| CN114076849A (zh) * | 2020-08-20 | 2022-02-22 | 长鑫存储技术(上海)有限公司 | 检测电路和检测方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3585640A (en) * | 1969-05-19 | 1971-06-22 | Angelica Corp | Garment |
| US4377728A (en) * | 1981-03-04 | 1983-03-22 | Motorola Inc. | Phase locked loop with improved lock-in |
| US5694088A (en) * | 1996-07-08 | 1997-12-02 | Maxim Integrated Products, Inc. | Phase locked loop with improved phase-frequency detection |
| DE19630917C1 (de) * | 1996-07-31 | 1998-03-26 | Siemens Ag | Phasen- und Frequenzdetektorschaltung |
| US6081572A (en) * | 1998-08-27 | 2000-06-27 | Maxim Integrated Products | Lock-in aid frequency detector |
| US6177843B1 (en) * | 1999-05-26 | 2001-01-23 | Cypress Semiconductor Corp. | Oscillator circuit controlled by programmable logic |
| US6577694B1 (en) * | 1999-11-08 | 2003-06-10 | International Business Machines Corporation | Binary self-correcting phase detector for clock and data recovery |
| US6909852B2 (en) * | 2000-02-17 | 2005-06-21 | Broadcom Corporation | Linear full-rate phase detector and clock and data recovery circuit |
| US6285219B1 (en) * | 2000-03-30 | 2001-09-04 | Adaptec, Inc. | Dual mode phase and frequency detector |
-
2000
- 2000-10-19 JP JP2000319748A patent/JP3630092B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-09 US US09/971,922 patent/US20020051510A1/en not_active Abandoned
- 2001-10-15 EP EP01125042A patent/EP1199804A3/en not_active Withdrawn
- 2001-10-18 CA CA002359270A patent/CA2359270C/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891402B2 (en) | 2001-11-21 | 2005-05-10 | Nec Corporation | Clock's out-of-synchronism state detection circuit and optical receiving device using the same |
| JP2007531443A (ja) * | 2004-03-29 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 高速の位相周波数検出装置 |
| CN100445926C (zh) * | 2004-06-17 | 2008-12-24 | 富士通株式会社 | 时钟调节装置 |
| US7535984B2 (en) | 2004-06-17 | 2009-05-19 | Fujitsu Limited | Clock adjustment apparatus and method thereof |
| US8248104B2 (en) | 2007-09-14 | 2012-08-21 | Nec Corporation | Phase comparator and phase-locked loop |
| US9565015B1 (en) | 2015-09-09 | 2017-02-07 | Fujitsu Limited | Signal reproduction circuit, electronic apparatus, and signal reproducing method |
| US10057050B2 (en) | 2016-02-18 | 2018-08-21 | Fujitsu Limited | Signal recovery circuit, electronic device, and signal recovery method |
| US10277387B2 (en) | 2016-07-15 | 2019-04-30 | Fujitsu Limited | Signal recovery circuit, electronic device, and signal recovery method |
| JP7439266B2 (ja) | 2020-08-20 | 2024-02-27 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 検出回路及び検出方法 |
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