JP4272515B2

JP4272515B2 - 位相補正回路

Info

Publication number: JP4272515B2
Application number: JP2003515980A
Authority: JP
Inventors: 明洋武田
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2001-07-27
Filing date: 2002-07-26
Publication date: 2009-06-03
Anticipated expiration: 2022-07-26
Also published as: JPWO2003010674A1; WO2003010674A1; US20050001655A1; US7068086B2

Description

【０００１】
【発明の属する技術分野】
この発明は、チップ間やモジュール間で転送されるＤＤＲ（ｄｏｕｂｌｅｄａｔａｒａｔｅ）形式のデータ信号を受け取る側の回路（入力回路）に関し、特に、初期化（イニシャライズ）時に可変遅延素子の遅延時間を設定する際に、パターンデータとしてのクロック信号を必要とすることなく、データ信号とクロック信号とのスキューを検出し、その位相差を補正することができる位相補正回路に関する。
【０００２】
【従来技術】
近年、チップ間やモジュール間においてデータ信号がＤＤＲ形式で転送されている。ＤＤＲ形式では、クロック信号の立ち上がりエッジと立ち下がりエッジとの両方のタイミングでデータ信号が処理される。このため、データ信号をＤＤＲ形式で転送することにより、転送速度の向上を図ることができる。
【０００３】
本発明の説明に先立ち、第４図を参照して、ＤＤＲ形式のデータ信号を受け取る側の回路（入力回路）の従来の一例について簡単に説明する。
第４図に示すように、ＤＤＲ形式のデータ信号の入力回路は、一般に、可変遅延素子（ＶＤ）１０，第一フリップフロップ（第一Ｆ／Ｆ）１，第二フリップフロップ（第二Ｆ／Ｆ）２，第三フリップフロップ（第三Ｆ／Ｆ）３及び第四フリップフロップ（第四Ｆ／Ｆ）４により構成されている。
【０００４】
可変遅延素子１０には、ＤＤＲ形式のデータ信号が入力される。また、第一Ｆ／Ｆ１は、可変遅延素子１０から出力された遅延データ信号をクロック信号に同期して取り込む。すなわち、クロック信号の立ち上がりエッジのタイミングでデータ信号が取り込まれる。
また、第二Ｆ／Ｆ２は、遅延データ信号を、クロック信号を反転した反転クロック信号に同期して取り込む。すなわち、クロック信号の立ち下がりエッジのタイミングデータ信号が取り込まれる。
このため、第二Ｆ／Ｆ２から出力されるデータ信号の位相は、第一Ｆ／Ｆ２から出力されるデータ信号の位相よりもクロック信号の半周期分遅れる。
そこで、第三Ｆ／Ｆ３は、第一Ｆ／Ｆ１の出力信号をクロック信号に同期して取り込む。また、第四Ｆ／Ｆ４は、第二Ｆ／Ｆ２の出力信号をクロック信号に同期して取り込む。このように、第三及び第四Ｆ／Ｆ３及び４がそれぞれクロック信号に同期して出力信号を取り込むので、第一Ｆ／Ｆ１の出力信号と第二Ｆ／Ｆ２の出力信号との位相を揃えることができる。
【０００５】
ところで、ＤＤＲ形式のデータ信号は高速で転送される。このため、ＤＤＲ形式ではデータ信号とクロック信号とのスキュー（信号位相ずれ）の許容範囲が極めて狭い。そこで、入力回路では、データ信号を可変遅延素子１０により遅延させてスキューを補正している。可変遅延素子１０の遅延時間は、入力回路の初期化の際に設定される。
ここで、初期化の際に遅延時間を設定するにあたっては、所定のデータとクロックをパターンデータとして与え、可変遅延素子１０の遅延時間を徐々に変えていき、その都度、第一及び第二Ｆ／Ｆ１及び２の出力値を読み出すことで行われる。
【０００６】
第４図に示すように、従来例の入力回路は、第一Ｆ／Ｆ１の出力信号と読出モード信号とが入力される第一ＡＮＤ回路１１と、第二Ｆ／Ｆ２の出力信号と読出モード信号とが入力される第二ＡＮＤ回路１２とを備えており、第一及び第二Ｆ／Ｆ１及び２の出力値を読み出せるようになっている。
出力値の読出しは次のようにして行われる。まず、パターンデータにより与えられた所定クロック数だけ入力回路が走らされ、所定のデータ信号が可変遅延素子１０から出力される。出力されたデータ信号は第一，第二Ｆ／Ｆ１，２に保持される。クロック信号は一定のパターン数だけ発生し、その後終了（停止）する。第一及び第二Ｆ／Ｆ１及び２に保持されているデータ信号は、読出モード信号により、それぞれ第一及び第二ＡＮＤ回路１１及び１２を介して読み出される。
そして、読出し値とデータ信号とを照合して、第一及び第二Ｆ／Ｆ１及び２へそれぞれ正常に取り込まれたか否かを判定する。データ信号が正常に取り込まれていない場合、遅延時間を一定時間ずつ増加させ、判定を繰り返す。そして、スキューが補正され、データ信号が正常に取り込まれる遅延時間を設定していた。
【０００７】
【発明が解決しようとする課題】
上述したように、従来例の入力回路においては、第一及び第二Ｆ／Ｆ１及び２が、データ信号を正常に取り込めたか否かを判定するため、遅延時間の設定を変更して判定するたびに、パターンデータとしてのクロック信号を発生させる必要があった。このため、第４図に示した回路構成の他に、パターンデータとしてのクロック信号を発生，制御するプログラムや回路等が必要となる。
【０００８】
本発明は、上記の事情にかんがみてなされたものであり、初期化の際に、パターンデータとしてのクロック信号を必要とすることなく、簡単にデータ信号とクロック信号とのスキューを検出し、その位相差を補正することができる位相補正回路の提供を目的としている。
【０００９】
【課題を解決するための手段】
本発明の位相差検出回路は、ＤＤＲ形式のデータ信号が入力される可変遅延素子と、前記可変遅延素子から出力された遅延データ信号をクロック信号に同期して取り込む第一取込み手段と、前記遅延データ信号を、前記クロック信号を反転した反転クロック信号に同期して取り込む第二取込み手段と、前記第一取込み手段の出力信号を前記クロック信号に同期して取り込む第三取込み手段と、前記第二取込み手段の出力信号を前記クロック信号に同期して取り込む第四取込み手段とを備えるとともに、前記データ信号と同一サイクルのレート信号を前記クロック信号に同期して取り込む第五取込み手段と、前記第三又は第四取込み手段の出力信号、及び、前記第五取込み手段の出力信号が入力される論理積回路と、を備える構成としてある。
【００１０】
このように、本発明の入力回路によれば、データ信号と同一サイクルのレート信号と、第三又は第四取込み手段から出力された遅延データ信号との一致不一致を論理積回路で判定する。これにより、パターンデータとしてのクロック信号を必要とすることなく、遅延データ信号が各フリップフロップに正常に取り込まれたか否かを判定することができる。すなわち、クロック信号とデータ信号との間の許容範囲を超えるスキューの有無を検出することができる。その結果、初期化の際に、パターンデータとしてのクロック信号を発生させるためのプログラムや発生手段，制御手段等を必要とせず、クロック信号とデータ信号とのスキューを検出し、スキューを補正するための遅延時間を容易に設定することができる。
【００１１】
また、本発明の位相補正回路は、論理積回路の出力信号をクロック信号に同期して取り込む第六取込み手段と、第六取込み手段の出力信号を保持するラッチ回路とを備える構成としてある。
このように、第六取込み手段及びラッチ回路を設ければ、判定結果を所望のタイミングで容易に取り出すことができる。
ここで、本発明の取込み手段の全部又は一部はフリップフロップにより構成することができる。これにより、本発明は、既存の順序回路であるフリップフロップを用いて容易に構成することができ、簡易な構成で汎用性，拡張性にも優れた位相補正回路を提供することができる。
【００１２】
また、本発明は、ＤＤＲ形式のデータ信号を入力し、所定時間遅延させた遅延データ信号として出力する可変遅延ステップと、前記遅延データ信号をクロック信号に同期して取り込む第一取込みステップと、前記遅延データ信号を、前記クロック信号を反転した反転クロック信号に同期して取り込む第二取込みステップと、前記第一取込みステップからの出力信号を前記クロック信号に同期して取り込む第三取込みステップと、前記第二取込みステップからの出力信号を前記クロック信号に同期して取り込む第四取込みステップと、前記データ信号と同一サイクルのレート信号を前記クロック信号に同期して取り込む第五取込みステップと、前記第三又は第四取込みステップからの出力信号、及び、前記第五取込みステップからの出力信号を入力し、その論理積を求める論理積ステップ、の各工程を有する方法として実施することができる。
【００１３】
また、前記論理積ステップからの出力信号を前記クロック信号に同期して取り込む第六取込みステップと、前記第六取込みステップからの出力信号を保持するラッチステップ、の各工程を更に有する方法として実施することができる。
このように、本発明は、ＤＤＲ形式のデータ信号とクロック信号とのスキューを簡単に検出して、その位相を補正することができる方法としても実施することができる。
【００１４】
【発明の実施の形態】
本発明をより詳細に説明するために、添付の図面を参照して、本発明の好ましい一実施形態について説明する。
第１図に示すように、本発明の一実施形態に係る位相補正回路は、可変遅延素子１０，第一取込み手段１となる第一フリップフロップ（第一Ｆ／Ｆ）１、第二取込み手段２となる第二フリップフロップ（第二Ｆ／Ｆ）２，第三取込み手段３となる第三フリップフロップ（第三Ｆ／Ｆ）３，第四取込み手段４となる第四フリップフロップ（第四Ｆ／Ｆ）４，第五取込み手段５を構成する第五フリップフロップ（第五Ｆ／Ｆ）５ａ及び第六フリップフロップ（第六Ｆ／Ｆ）５ｂ，ＡＮＤ回路８，第六取込み手段６となる第七フリップフロップ（第七Ｆ／Ｆ）６及びＳＲラッチ回路９により構成されている。
【００１５】
可変遅延素子１０には、位相補正回路の外部からＤＤＲ形式のデータ信号が入力される。そして、可変遅延素子１０は、第２図に示すように、設定された遅延時間Ｔｄだけデータ信号を遅延させ、遅延データ信号として出力する。
また、第一取込み手段１となる第一Ｆ／Ｆ１は、可変遅延素子１０から出力された遅延データ信号をクロック信号に同期して取り込む。すなわち、第２図に示すように、クロック信号の立ち上がりエッジのタイミングでデータ信号が取り込まれる。
また、第二取込み手段２となる第二Ｆ／Ｆ２は、遅延データ信号を、クロック信号を反転した反転クロック信号に同期して取り込む。すなわち、第２図に示すように、クロック信号の立ち下がりエッジのタイミングデータ信号が取り込まれる。
【００１６】
このため、第二Ｆ／Ｆ２から出力されるデータ信号の位相は、第一Ｆ／Ｆ１から出力されるデータ信号の位相よりもクロック信号の半周期分遅れる。
そこで、第三取込み手段３となる第三Ｆ／Ｆ３は、第一Ｆ／Ｆ１の出力信号をクロック信号に同期して取り込む。また、第四取込み手段４となる第四Ｆ／Ｆ４は、第二Ｆ／Ｆ２の出力信号をクロック信号に同期して取り込む。このように、第三及び第四Ｆ／Ｆ３及び４は、いずれもクロック信号に同期して出力信号を取り込むので、第２図に示すように、第一Ｆ／Ｆ１の出力信号と第二Ｆ／Ｆ２の出力信号との位相を揃えることができる。
【００１７】
一方、第五取込み手段５となる前段の第五Ｆ／Ｆ５ａは、データ信号と同一サイクルのレート信号をクロック信号に同期して取り込む。さらに、第五取込み手段５の後段の第六Ｆ／Ｆ５ｂは、第五Ｆ／Ｆ５ａの出力信号をクロック信号に同期して取り込む。
また、ＡＮＤ回路８には、第三Ｆ／Ｆ３の出力するデータ信号と、第六Ｆ／Ｆ５ｂの出力するレート信号（ＲＡＴＥ）が入力される。そして、データ信号とレート信号との値が一致する場合に、第２図に示すように、ＡＮＤ回路８の出力が「Ｈ」（又は「１」）となる。
このように、データ信号と同一サイクルのレート信号と、第三又は第四フリップフロップから出力された遅延データ信号との一致不一致を論理積回路で判定することにより、従来のようなパターンデータとしてのクロック信号を必要とすることなく、遅延データ信号が各フリップフロップに正常に取り込まれたか否かを判定することができる。
【００１８】
なお、第一及び第三Ｆ／Ｆ１及び３に正常にデータ信号が取り込まれていれば、データ信号と同一サイクルのレート信号を利用しているので、原則的に、第二及び第四Ｆ／Ｆ２及び４にも正常にデータが取り込まれていることになる。
ただし、第三Ｆ／Ｆ３の出力と、第四Ｆ／Ｆ４の出力との両方をそれぞれ、レート信号と比較して判定すれば、より信頼性の高い判定結果が得られる。
【００１９】
さらに、本実施形態では、ＡＮＤ回路８の出力を第六取込み手段６となる第七Ｆ／Ｆ６にクロック信号に同期して取り込む。そして、第七Ｆ／Ｆ６の出力をＳＲラッチ回路９に保持する。これにより、読出モード信号（ＲＥＡＤ）をＡＮＤ回路１１へ入力することにより、所望のタイミングで、ＳＲラッチ回路に保持されている信号値を容易に取り出すことができる。これにより、好きなときに判定結果を取得することができる。
【００２０】
ここで、第３図の（Ａ）の（１）に示すように、可変遅延回路１０に設定された遅延時間が短すぎると、データ信号の出力とレート信号（ＲＡＴＥ）の出力とのタイミングが一致せず、データ信号が第一フリップフロップ１等に正常に取り込まれなかったと判定される。
また、設定された遅延時間が長すぎても、データ信号の出力と、第３図の（Ａ）の（３）に示すように、データ信号の出力とレート信号（ＲＡＴＥ）の出力とのタイミングが一致せず、データ信号が第一フリップフロップ１等に正常に取り込まれなかったと判定される。
これに対して、設定された遅延時間が適当であれば、第３図の（Ａ）の（２）に示すように、データ信号の出力と、レート信号（ＲＡＴＥ）の出力とのタイミングが一致し、データ信号が第一フリップフロップ１等に正常に取り込まれたと判定される。
【００２１】
ところで、レート信号（ＲＡＴＥ）は、データ信号と同一サイクルであるので、遅延時間を徐々にずらした場合、一定の遅延時間の範囲で正常に取り込まれたと判断される。例えば、第３図の（Ｂ）に示す例では、遅延時間がＴｄ１〜Ｔｄ２の範囲でＡＮＤ回路の８の出力値が「１」となっている。このため、この範囲で、正常に取り込まれたと判定される。
そこで、可変遅延回路１０に、遅延時間Ｔｄ１とＴｄ２とのちょうど中間値Ｔｍ（＝（Ｔｄ１＋Ｔｄ２）／２）を設定すれば、スキューを補正するための最適な遅延時間を設定することができる。
【００２２】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。
例えば、上述した実施形態では、第一〜第六の取込み手段として、すべてフリップフロップにより構成してあるが（第１図に示す第一〜第七Ｆ／Ｆ参照）、本発明の取込み手段は、フリップフロップにのみ限定されず、他の順序回路（例えばラッチ）等を用いることもできる。すなわち、本発明の取込み手段は、その全部又は一部をフリップフロップにより構成することができると同時に、その全部又は一部を他の回路により構成することもできるものである。
【００２３】
また、上述した実施形態においては、第三取込み手段（第三フリップフロップ）の出力信号とレート信号とを比較した例について説明したが、本発明では、第四取込み手段（第四フリップフロップ）の出力信号とレート信号とを比較してもよい。さらに、本発明では、第三及び第四取込み手段の両方の出力信号とレート信号とをそれぞれ比較してもよい。
さらに、上述した実施形態では、第五取込み手段として、前段，後段の二つのフリップフロップ（第五Ｆ／Ｆ及び第六Ｆ／Ｆ）を備えているが、後段のＦ／Ｆは前段のＦ／Ｆの出力を所定のタイミングで出力させるものであり（１クロック分保持した後に出力）、これは省略することもできる。すなわち、第五取込み手段は、単一のＦ／Ｆによって構成するようにしてもよい。
【００２４】
【発明の効果】
以上のように、本発明の位相補正回路は、データ信号と同一サイクルのレート信号と、第三又は第四取込み手段から出力された遅延データ信号との一致不一致を論理積回路で判定する。これにより、パターンデータとしてのクロック信号を必要とすることなく、遅延データ信号が各フリップフロップに正常に取り込まれたか否かを判定することができる。すなわち、クロック信号とデータ信号との間の許容範囲を超えるスキューの有無を検出することができる。その結果、初期化の際に、パターンデータとしてのクロック信号の発生手段や制御手段等を必要とせず、データ信号とクロック信号とのスキューを補正するための遅延時間を容易に設定することができ、ＤＤＲ形式のデータ信号の受渡し回路として有用であり、特に、高速ＤＤＲデータ伝送の初期設定（イニシャライズ）に適している。
【図面の簡単な説明】
【図１】本発明の位相補正回路の好ましい一実施形態の構成を説明するための回路図である。
【図２】本発明の位相補正回路の好ましい一実施形態の動作を説明するためのタイミングチャートである。
【図３】（Ａ）及び（Ｂ）は、最適遅延時間を説明するためのグラフである。
【図４】従来例の入力回路の回路図である。

Claims

ＤＤＲ形式のデータ信号が入力される可変遅延素子と、
前記可変遅延素子から出力された遅延データ信号をクロック信号に同期して取り込む第一取込み手段と、
前記遅延データ信号を、前記クロック信号を反転した反転クロック信号に同期して取り込む第二取込み手段と、
前記第一取込み手段の出力信号を前記クロック信号に同期して取り込む第三取込み手段と、
前記第二取込み手段の出力信号を前記クロック信号に同期して取り込む第四取込み手段とを備えるとともに、
前記データ信号の周期毎に出力される当該データ信号のサイクルを示すレート信号を前記クロック信号に同期して取り込む前段の取込み手段と、前記前段の取込み手段の出力信号を前記クロック信号に同期して取り込む後段の取込み手段とを備えた第五取込み手段と、
前記第三又は第四取込み手段の出力信号、及び、前記第五取込み手段の出力信号が入力されることにより、前記遅延データ信号と前記レート信号との一致不一致を判定する論理積回路と、を備え、
前記遅延データ信号と前記レート信号との一致不一致を判定することにより、当該遅延データ信号と前記クロック信号とのスキューを検出することを特徴とする位相補正回路。
前記論理積回路の出力信号を前記クロック信号に同期して取り込む第六取込み手段と、
前記第六取込み手段の出力信号を保持するラッチ回路と、を備える請求の範囲第１項記載の位相補正回路。
前記取込み手段の全部又は一部がフリップフロップからなる請求の範囲第１項又は第２項記載の位相補正回路。
ＤＤＲ形式のデータ信号を入力し、所定時間遅延させた遅延データ信号として出力する可変遅延ステップと、
前記遅延データ信号をクロック信号に同期して取り込む第一取込みステップと、
前記遅延データ信号を、前記クロック信号を反転した反転クロック信号に同期して取り込む第二取込みステップと、
前記第一取込みステップからの出力信号を前記クロック信号に同期して取り込む第三取込みステップと、
前記第二取込みステップからの出力信号を前記クロック信号に同期して取り込む第四取込みステップと、
前記データ信号の周期毎に出力される当該データ信号のサイクルを示すレート信号を前記クロック信号に同期して取り込む前段の取込みステップと、前記前段の取込みステップからの出力信号を前記クロック信号に同期して取り込む後段の取込みステップとを備えた第五取込みステップと、
前記第三又は第四取込みステップからの出力信号、及び、前記第五取込みステップからの出力信号を入力し、その論理積を求めることにより、前記遅延データ信号と前記レート信号との一致不一致を判定する論理積ステップ、の各工程を有し、
前記遅延データ信号と前記レート信号との一致不一致を判定することにより、当該遅延データ信号と前記クロック信号とのスキューを検出することを特徴とする位相補正方法。
前記論理積ステップからの出力信号を前記クロック信号に同期して取り込む第六取込みステップと、
前記第六取込みステップからの出力信号を保持するラッチステップ、の各工程を更に有する請求の範囲第４項記載の位相補正方法。