JP2009212735A - データ位相調整回路及びデータ位相調整方法 - Google Patents

Abstract

【課題】伝送されてきたクロック信号とデータ信号との位相関係を適切なものに調整する。
【解決手段】遅延回路２００は、クロック入力線１０２により伝送されてくるクロック信号に同期して、データ入力線１０１により伝送されてくるデータ信号を、所定の遅延時間遅延させて遅延データ信号として遅延データ線２０１に出力する。遅延制御部３００は、当該クロック信号のエッジのうち当該データ信号の論理レベルの読み取りタイミングを規定している読み取りエッジではない方のエッジである非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、当該非読み取りエッジに続く最初の当該読み取りエッジの出現時刻よりも当該所定のオフセット時間だけ前の時刻までの期間内において、当該遅延データ信号の論理レベルが変化するように、当該遅延時間を制御する。
【選択図】図１

Description

本発明は、データ伝送技術に関し、特に、データ伝送用のクロック信号と当該クロック信号に同期しているデータ信号との位相関係を調整する技術に関する。
に関する。

データ伝送用のクロック信号と当該クロック信号に同期しているデータ信号との位相関係を調整する技術に関し、例えば特許文献１には、入力データと入力クロック及びデータの先頭を示す入力フレームパルスとを有するデータ受信回路において、入力クロックに対し入力データ及び入力フレームパルスの位相を自動調節する技術が開示されている。

また、例えば特許文献２には、クロックに対するデータの位相の変化を検出する範囲や、クロックに対するデータの位相の変化履歴に応じた位相補正量を選択することが可能なビット同期回路についての技術が開示されている。
特開平６−３０３２２６号公報 特開２００２−３１４５１９号公報

ＬＳＩ（大規模集積回路）の素子間のデータ信号伝送において、クロック信号と当該クロック信号に同期したデータ信号とを伝送する場合、データのラッチ及び識別のために、データ識別回路が受信側の素子に設けられる。図１６は、このようなデータ識別回路の構成例を示している。

図１６において、データ識別回路１００には、データ入力線１０１とクロック入力線１０２とが接続されている。ここで、クロック信号がクロック入力線１０２に入力され、当該クロック信号に同期したデータ信号がデータ入力線１０１に入力されると、データ識別回路１００は、当該データ信号で示されているデータを識別して識別データを出力する。このとき、識別回路１００は、データ信号の論理レベルを、当該データ信号の論理レベルの読み取りタイミングを規定しているクロック信号の読み取りエッジの出現時刻において読み取ることで、当該データ信号で示されているデータを識別する。

このデータ識別回路１００としては、フリップフロップ回路が一般に使用される。データ識別回路１００として使用されるフリップフロップ回路の設計では、各素子のＩＯ特性や素子が実装される基板の特性などといった外部要因と、クロックスキューやプロセスばらつきなどといった内部要因とを考慮して、回路のセットアップ時間やホールド時間が設定される。しかし、実機段階においては、設計段階では想定していなかった要因（ジッタ等）により、クロック信号とデータ信号との位相関係が、これらのセットアップ時間やホールド時間を満たすことのできない不感帯領域に入り込んでしまう結果、データの識別を誤り、後段の回路が誤動作を発生する場合がある。

上述した問題を鑑み、伝送されてきたクロック信号とデータ信号との位相関係を適切なものに調整することが、本発明が解決しようとする課題である。

本明細書において開示するデータ位相調整回路は、クロック信号に同期して伝送されてくるデータ信号を所定の遅延時間遅延させて遅延データ信号として出力する遅延部と、該
クロック信号の立ち上がりエッジ及び立ち下がりエッジのうちで該データ信号の論理レベルの読み取りタイミングを規定している読み取りエッジではない方のエッジである非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の該読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において、該遅延データ信号の論理レベルが変化するように該遅延時間を制御する遅延制御部と、を有するように構成する。

また、本明細書において開示するデータ位相調整方法は、クロック信号に同期して伝送されてくるデータ信号を所定の遅延時間遅延させて遅延データ信号として出力する遅延部における該遅延時間を制御して、該クロック信号の立ち上がりエッジ及び立ち下がりエッジのうちで該データ信号の論理レベルの読み取りタイミングを規定している読み取りエッジではない方のエッジである非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の該読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において、該遅延データ信号の論理レベルが変化するようにする。

このようにすることにより、クロック信号とデータ信号との位相関係が、当該データ信号で示されているデータを識別可能とするセットアップ時間やホールド時間を満たすことのできない不感帯領域に入り込まないようにすることができ、伝送されてきたクロック信号とデータ信号との位相関係が適切なものに調整できるので、データの識別誤りが防止される。

なお、上述したデータ位相調整回路においては、該遅延部が、該遅延データ信号を該オフセット時間遅延させてオフセット付き遅延データ信号として更に出力し、該遅延制御部が、該クロック信号に対する該遅延データ信号と該オフセット付き遅延データ信号との各々の位相関係に基づいて、該遅延時間を制御するように構成することができる。

このときには、該遅延制御部が、該クロック信号の論理レベルと、該クロック信号が該論理レベルに遷移した後に最初に該クロック信号に出現するエッジの出現時刻における該オフセット付き遅延データ信号の論理レベルとが不一致になるように、該遅延時間を制御するように構成することができる。

この構成によれば、クロック信号の非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、当該非読み取りエッジに続く最初の読み取りエッジの出現時刻よりも当該所定のオフセット時間だけ前の時刻までの期間内において、遅延データ信号の論理レベルが変化するようにする遅延時間の制御を、遅延制御部が行えるようになる。

あるいは、このときには、該クロック信号の各エッジの出現時刻における該オフセット付き遅延データ信号の論理レベルを判定するデータ判定部と、該遅延データ信号の立ち上がりエッジ及び立ち下がりエッジのうちどちらか一方の出現時刻における、該クロック信号の論理レベルを判定するクロック判定部と、該データ判定部の判定結果及び該クロック判定部の判定結果に基づいて、該位相関係を判定する位相判定部と、を更に有しており、該遅延制御部が、該位相判定部による該位相関係の判定結果に基づいて、該遅延時間を制御する、ように構成することができる。

このときには、該位相判定部が、該クロック判定部が該クロック信号の論理レベルの判定条件としている該遅延データ信号のエッジの出現時刻において該クロック判定部が判定した該クロック信号の論理レベルの判定結果と、該エッジが該遅延データ信号に出現した後に最初に該クロック信号に出現するエッジの出現時刻において該データ判定部が判定した該オフセット付き遅延データ信号の論理レベルの判定結果とに基づいて、該位相関係を
判定し、該遅延制御部が、該位相判定部が該位相関係を判定するときの基準としている該クロック信号及び該オフセット付き遅延データ信号の各々の論理レベルの判定結果が不一致になるように、該遅延時間を制御する、ように構成することができる。

この構成によっても、クロック信号の非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、当該非読み取りエッジに続く最初の読み取りエッジの出現時刻よりも当該所定のオフセット時間だけ前の時刻までの期間内において、遅延データ信号の論理レベルが変化するようにする遅延時間の制御を、遅延制御部が行えるようになる。

あるいは、このときには、該位相判定部が、該位相関係の判定結果を示す数値情報を積分する積分部を有しており、該遅延制御部は、該遅延時間の制御を、該積分部による積分結果に基づいて行う、ように構成することができる。

この構成によれば、このデータ位相調整回路における位相判定に対するロバスト性が向上し、位相調整の安定性がより良好なものとなる。
あるいは、このときには、該遅延部、該データ判定部、及び該クロック判定部が、該クロック信号に同期して複数伝送されてくるデータ信号についてひとつずつ備えられており、該位相判定部が、複数の該データ信号の各々について該位相関係の判定を行って得られた複数の判定結果に基づいて、該位相関係の総合判定を行い、該遅延制御部が、該位相判定部による該位相関係の総合判定の結果に基づいて、全ての該遅延部における該遅延時間を同一に制御する、ように構成することができる。

この構成によれば、データ信号が複数である場合に、伝送されてきたクロック信号とデータ信号との位相関係が適切なものに調整される。
また、前述したデータ位相調整回路において、該遅延部が、該クロック信号に同期して複数伝送されてくるデータ信号についてひとつずつ備えられており、該遅延制御部が、いずれか１つの該遅延部における該遅延時間を制御して、該遅延部から出力される該遅延データ信号の論理レベルが、該クロック信号の該非読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の該読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において変化するようにすると共に、該遅延時間と同一の遅延時間となるように該遅延部を除く残り全ての遅延部を制御する、ように構成することができる。

この構成によっても、データ信号が複数である場合に、伝送されてきたクロック信号とデータ信号との位相関係が適切なものに調整される。
なお、該オフセット遅延部は、該オフセット時間を変更可能に構成することができる。

この構成によれば、適切なデータ識別のための柔軟な対応が可能となる。
なお、前述したデータ位相調整回路と、該データ位相調整回路から出力される該遅延データ信号の論理レベルを、該読み取りエッジの出現時刻において読み取ることで、該データ信号で示されているデータを識別するデータ識別回路と、を有しており、該データ位相調整回路と該データ識別回路とが半導体基板上に形成されている半導体装置からも、前述したデータ位相調整回路と同様の作用が得られる。

また、前述したデータ位相調整回路と、該データ位相調整回路から出力される該遅延データ信号の論理レベルを、該読み取りエッジの出現時刻において読み取ることで、該データ信号で示されているデータを識別するデータ識別回路と、を有する電子機器からも、前述したデータ位相調整回路と同様の作用が得られる。

本明細書において開示するデータ位相調整回路及びデータ位相調整方法によれば、伝送されてきたクロック信号とデータ信号との位相関係を適切なものに調整することができるという効果を奏する。

以下、本発明の実施の形態を図面に基づいて説明する。
図１について説明する。図１は、本発明を実施するデータ位相調整回路の第一の構成を示しており、図１６に示したデータ識別回路１００に、このデータ位相調整回路を接続したときの構成を示している。

この図１に示したデータ位相調整回路及びデータ識別回路１００は、半導体装置１０の半導体基板上に形成されているものであり、この半導体装置１０は、情報をデジタル処理する電子機器１に備えられて使用されるものである。

図１において、クロック入力線１０２にはクロック信号が入力され、データ入力線１０１には当該クロック信号に同期して伝送されてくるデータ信号が入力される。ここで、データ信号の論理レベルの読み取りタイミングは、クロック信号の立ち上がりエッジ及び立ち下がりエッジのうちのどちらか一方である読み取りエッジにより規定されている。なお、以下の説明では、クロック信号の立ち上がりエッジ及び立ち下がりエッジのうち読み取りエッジではない方のエッジを「非読み取りエッジ」と称することとする。

データ識別回路１００には、遅延データ線２０１とクロック入力線１０２とが接続されている。識別回路１００は、遅延データ線２０１を介して入力される遅延データ信号の論理レベルを、クロック入力線１０２を介して入力されるクロック信号の読み取りエッジの出現時刻において読み取ることで、当該遅延データ信号で示されているデータを識別して識別データを出力する。

遅延回路２００は、データ入力線１０１を介して送られてくるデータ信号を所定の遅延時間だけ遅延させて、遅延データ信号として遅延データ線２０１に出力する。遅延制御部３００は、この遅延時間を制御する。

また、遅延回路２００は、この遅延データ信号を更に所定のオフセット時間遅延させて、オフセット付き遅延データ信号としてオフセット付き遅延データ線２０２に更に出力する。遅延制御部３００は、遅延回路２００がデータ信号を遅延させるときの遅延時間を、クロック信号に対する遅延データ信号とオフセット付き遅延データ信号との各々の位相関係に基づいて制御して、クロック信号の非読み取りエッジの出現時刻よりも当該所定のオフセット時間だけ前の時刻から、当該非読み取りエッジに続く最初のクロック信号の読み取りエッジの出現時刻よりも当該所定のオフセット時間だけ前の時刻までの期間内において、遅延データ信号の論理レベルが変化するようにする。

クロック信号に対する遅延データ信号とオフセット付き遅延データ信号との位相関係の判定は、データ判定回路４００、クロック判定回路５００、及び位相判定部６００を用いて行われる。

データ判定回路４００には、オフセット付き遅延データ線２０２とクロック入力線１０２とが接続されている。データ判定回路４００は、オフセット付き遅延データ線２０２を介して送られてくるオフセット付き遅延データ信号の論理レベルを、クロック入力線１０２を介して送られてくるクロック信号の各エッジ（読み取りエッジ及び非読み取りエッジの両エッジ）の出現時刻において判定する。ここで、データ判定回路４００は、クロック信号の読み取りエッジにおけるオフセット付き遅延データ信号の論理レベルの判定結果を
データ判定線Ａ４０１に出力し、クロック信号の非読み取りエッジにおけるオフセット付き遅延データ信号の論理レベルの判定結果をデータ判定線Ｂ４０２に出力する。

クロック判定回路５００には、クロック入力線１０２と遅延データ線２０１とが接続されている。クロック判定回路５００は、クロック入力線１０２を介して送られてくるクロック信号の論理レベルを、遅延データ線２０１を介して送られてくる遅延データ信号の立ち上がりエッジ及び立ち下がりエッジのうちどちらか一方の出現時刻において判定する。

位相判定部６００は、クロック信号に対する遅延データ信号とオフセット付き遅延データ信号との位相関係の判定を、データ判定回路４００の判定結果及びクロック判定回路５００の判定結果に基づいて行う。遅延制御部３００は、前述した遅延時間の制御を、この位相関係についての位相判定部６００による判定結果に基づいて行う。

なお、以下の説明では、クロック信号の立ち上がりエッジが読み取りエッジであるとするが、クロック信号の立ち下がりエッジが読み取りエッジであっても同様である。また、以下の説明では、クロック判定回路５００は、クロック信号の論理レベルの判定を、遅延データ信号の立ち上がりエッジの出現時刻において判定するものとするが、このクロック信号の論理レベルの判定を、遅延データ信号の立ち下がりエッジの出現時刻において判定するものとしても同様である。

次に、位相判定部６００による位相関係の判定と、当該位相関係の判定結果に基づく遅延制御部３００による遅延時間の制御について説明する。
図２Ａ及び図２Ｂは、クロック信号及びデータ信号の観測例をそれぞれ示している。なお、図２Ａ及び図２Ｂの波形は、クロック信号の立ち下がりエッジ（非読み取りエッジ）で同期を取って得られる波形を示している。

図２Ａに例示したクロック信号とデータ信号との位相関係では、クロック信号における読み取りエッジである遷移期間と、データ信号の遷移期間とが重なる期間が存在する。つまり、この関係は、クロック信号とデータ信号との位相関係が、前述した不感帯領域に入り込んでしまっている状態を示しており、図１６に示したデータ識別回路１００が、データ信号のデータ識別（データ信号の論理レベルの判定）を行うと、その識別結果（論理レベルの判定結果）であるＦ１に誤りを生じる可能性がある。

一方、図２Ｂに例示したクロック信号と遅延データ信号及びオフセット付き遅延データ信号との位相関係では、クロック信号における読み取りエッジである遷移期間と、遅延データ信号及びオフセット付き遅延データ信号の立ち上がりエッジである遷移期間とが重なる期間が存在しない。従って、図１６に示したデータ識別回路１００が遅延データ信号のデータ識別を行っても、その識別結果であるＦ１に誤りが生じることはない。つまり、図２Ａに示したデータ信号を遅延回路２００で遅延させて、図２Ｂに示すようなクロック信号と遅延データ信号との位相関係とすれば、図１のデータ識別回路１００による遅延データ信号のデータ識別結果に誤りは生じなくなる。

ここで、図２Ｂに示されているＦ４並びにＦ３及びＦ２について説明する。
Ｆ４は、クロック判定部５００がクロック信号の論理レベルの判定条件としている遅延データ信号のエッジ（本実施形態においては立ち上がりエッジ）の出現時刻においてクロック判定回路５００が判定した、クロック信号の論理レベルの判定結果を表す。また、Ｆ３及びＦ２は、クロック信号に出現する非読み取りエッジ及び読み取りエッジ各々の出現時刻においてデータ判定回路４００が判定した、オフセット付き遅延データ信号の論理レベルの判定結果を表す。

位相判定部６００は、Ｆ３及びＦ２のうち、クロック判定回路５００がＦ４の判定を下したきっかけである遅延データ信号のエッジが出現した後に最初にクロック信号に出現するエッジの出現時刻においてデータ判定回路４００が判定した、オフセット付き遅延データ信号の論理レベルの判定結果を、Ｆ４と共に用いて位相関係の判定を行う。つまり、図２Ｂの例では、位相判定部６００は、Ｆ４とＦ３とを用いて位相関係の判定を行う。

図２Ｂに例示した位相関係においては、Ｆ４が「１」（すなわちハイ・レベル）であり、Ｆ３が「０」（すなわちロー・レベル）である。このとき、クロック信号における非読み取りエッジ（本実施形態においては立ち下がりエッジ）の出現時刻が、遅延データ信号の立ち上がりエッジの遷移期間からオフセット時間Ｔｏが経過するまでの期間内に留まっているといえる。このことは、クロック信号のエッジを基準にして考えれば、遅延データ信号の立ち上がりエッジの遷移期間（遅延データ信号の論理レベルが「０」から「１」へと変化する期間）が、クロック信号における非読み取りエッジ（本実施形態においては立ち下がりエッジ）の出現時刻よりもオフセット時間Ｔｏ前以降の期間内に留まっていると言い換えることができる。従って、このオフセット時間Ｔｏを予め適切に（データ信号の立ち上がりエッジである遷移期間が、クロック信号における読み取りエッジである遷移期間に重なることがない程度の長さに）設定しておけば、遅延制御部３００は、前述した遅延時間を制御して、クロック信号に対する遅延データ信号の位相関係を図２Ｂに示したもののようにすることで、図１のデータ識別回路１００による遅延データ信号のデータ識別結果に誤りが生じないようにすることができるのである。

ここで図３Ａ乃至図３Ｄについて説明する。これらの図は、クロック信号と遅延データ信号及びオフセット付き遅延データ信号との位相関係についての幾つかの例を示している。

図３Ａ及び図３Ｂは、遅延データ信号の立ち上がりエッジの出現時刻（遅延データ信号の論理レベルが「０」から「１」へと変化する時刻）が、クロック信号の非読み取りエッジの時刻より早い例（クロック信号に対する遅延データ信号の位相が早い例）をどちらも示している。位相判定部６００は、これらの例の場合においては、前述したように、Ｆ４とＦ３とを用いて位相の判定を行う。なお、この場合におけるＦ４は「１」となる。

クロック信号に対する遅延データ信号の位相が早い場合には、図３Ｂのように、オフセット付き遅延データ信号の立ち上がりエッジ（クロック判定回路５００がＦ４の判定を下したきっかけである遅延データ信号のエッジに対応するエッジ）の出現時刻が、クロック信号の非読み取りエッジの時刻よりも遅くなっていればよい。なぜなら、このような位相関係であれば、遅延データ信号の立ち上がりエッジの出現時刻が、当該非読み取りエッジの時刻よりもオフセット時間Ｔｏ前までの期間内に留まっていることとなるので、図１のデータ識別回路１００がデータの識別を誤ることがないからである。なお、この図３Ｂの場合とは、先に示した図２Ｂの場合に対応するものである。

図３Ａの例は、位相判定部６００が、クロック信号に対する遅延データ信号の位相が早すぎると判定を下す例である。この例の場合には、Ｆ４は「１」であって、Ｆ３も「１」であるから、両者の判定結果は一致している。

一方、図３Ｂの例は、位相判定部６００が、クロック信号に対する遅延データ信号の位相関係が適切であると判定を下す第一の例である。この例の場合には、Ｆ４が「１」であるが、Ｆ３は「０」であり、両者の判定結果は不一致である。

従って、Ｆ４が「１」の場合には、遅延制御部３００は、Ｆ３が「０」となるように、遅延回路２００による遅延時間を制御する。
一方、図３Ｃ及び図３Ｄは、遅延データ信号の立ち上がりエッジの出現時刻（遅延データ信号の論理レベルが「０」から「１」へと変化する時刻）が、クロック信号の非読み取りエッジの時刻より遅い例（クロック信号に対する遅延データ信号の位相が遅い例）をどちらも示している。位相判定部６００は、これらの例の場合においては、前述したように、Ｆ４とＦ２とを用いて位相の判定を行う。なお、この場合におけるＦ４は「０」となる。

クロック信号に対する遅延データ信号の位相が遅い場合には、図３Ｃのように、オフセット付き遅延データ信号の立ち上がりエッジ（クロック判定回路５００がＦ４の判定を下したきっかけである遅延データ信号のエッジに対応するエッジ）の出現時刻が、クロック信号の読み取りエッジの時刻よりも早くなっていればよい。なぜなら、このような位相関係であれば、遅延データ信号の立ち上がりエッジが、当該読み取りエッジの時刻よりもオフセット時間Ｔｏ前以前に出現することとなるので、図１のデータ識別回路１００がデータの識別を誤ることがないからである。

図３Ｃの例は、位相判定部６００が、クロック信号に対する遅延データ信号の位相関係が適切であると判定を下す第二の例である。この例の場合には、Ｆ４が「０」であるが、Ｆ２は「１」であり、両者の判定結果は不一致である。

一方、図３Ｄの例は、位相判定部６００が、クロック信号に対する遅延データ信号の位相が遅すぎると判定を下す例である。この例の場合には、Ｆ４は「０」であって、Ｆ２も「０」であるから、両者の判定結果は一致している。

従って、Ｆ４が「０」の場合には、遅延制御部３００は、Ｆ３が「１」となるように、遅延回路２００による遅延時間を制御する。
以上のことから、遅延制御部３００は、クロック信号の論理レベルと、当該クロック信号が当該論理レベルに遷移した後に最初に当該クロック信号に出現するエッジの出現時刻におけるオフセット付き遅延データ信号の論理レベルとが不一致になるように、遅延回路２００による遅延時間を制御することとなる。

図４は、位相判定部６００が、Ｆ４並びにＦ３及びＦ２に基づき以上のようにして行う、クロック信号に対する遅延データ信号の位相関係の判定の様子を表で示したものである。遅延制御部３００は、位相判定部６００によるこの位相関係の判定結果に基づき、当該位相が早すぎる場合には、遅延回路２００による遅延時間を長くする制御を行い、当該位相が遅すぎる場合には、遅延回路２００による遅延時間を短くする制御を行うことで、当該位相関係を適切なものにする。つまり、遅延制御部３００は、位相判定部６００がＦ４及びＦ３に基づいて位相関係の判定を行う場合（クロック信号に対する遅延データ信号の位相が早い場合）には、Ｆ４とＦ３とが不一致になるように遅延回路２００による遅延時間を制御し、位相判定部６００がＦ４及びＦ２に基づいて位相関係の判定を行う場合（クロック信号に対する遅延データ信号の位相が遅い場合）には、Ｆ４とＦ２とが不一致になるように遅延回路２００による遅延時間を制御する。

位相判定部６００による位相関係の判定と、当該位相関係の判定結果に基づく遅延制御部３００による遅延時間の制御とは、以上のようにして行われる。この結果、図５に示した遅延データ信号における網掛けの範囲内にクロック信号の読み取りエッジが必ず位置するようになり、図１のデータ識別回路１００は、遅延データ信号で示されているデータの識別を誤ることが防止される。なお、図５においては、クロック信号のデューティは５０％であるとする。

次に、図６について説明する。図６は、図１に示したデータ位相調整回路の詳細構成を
示しており、データ判定回路４００及びクロック判定回路５００の具体的な構成を、データ識別回路１００の具体的な構成と共に示している。

データ識別回路１００は、フリップフロップ１１０を備えて構成されている。フリップフロップ１１０は、遅延データ線２０１を介して入力される遅延データ信号の論理レベルを、クロック入力線１０２を介して入力されるクロック信号の立ち上がりエッジ（すなわち読み取りエッジ）でラッチし、そのラッチの結果を識別結果Ｆ１とする。そして、データ識別回路１００は、この識別結果Ｆ１を識別データとして出力する。

データ判定回路４００は、フリップフロップ４１０及び４２０とＮＯＴ回路４３０とを備えて構成されている。
フリップフロップ４１０は、オフセット付き遅延データ線２０２を介して送られてくるオフセット付き遅延データ信号の論理レベルを、クロック入力線１０２を介して入力されるクロック信号の立ち上がりエッジ（すなわち読み取りエッジ）でラッチし、そのラッチの結果を、データ判定回路４００による論理レベルの判定結果Ｆ２を示す信号としてデータ判定線Ａ４０１に出力する。

ＮＯＴ回路４３０は、クロック入力線１０２を介して入力されるクロック信号の論理を反転した信号を出力する。フリップフロップ４２０は、この反転した信号の立ち上がりエッジ（すなわち非読み取りエッジ）で、オフセット付き遅延データ線２０２を介して送られてくるオフセット付き遅延データ信号をラッチし、そのラッチの結果を、データ判定回路４００による論理レベルの判定結果Ｆ３を示す信号としてデータ判定線Ｂ４０２に出力する。

クロック判定回路５００は、フリップフロップ５１０を備えて構成されている。クロック判定回路５００は、クロック入力線１０２を介して送られてくるクロック信号を、遅延データ線２０１を介して送られてくる遅延データ信号の立ち上がりエッジ及び立ち下がりエッジのうちどちらか一方（図６では立ち上がりエッジ）でラッチし、そのラッチの結果を、クロック判定回路５００による論理レベルの判定結果Ｆ４を示す信号としてクロック判定線５０１に出力する。

位相判定部６００は、以上のようにしてクロック判定線５０１、データ判定線Ｂ４０２、及びデータ判定線Ａ４０１を介して送られてくるＦ４、Ｆ３、及びＦ２を示す信号に基づき、クロック信号に対する遅延データ信号の位相関係の判定を、図４に示した表に従って行う。

次に、図７について説明する。図７は、図１に示したデータ位相調整回路における遅延回路２００の具体的な構成を示している。
図７に示すように、遅延回路２００は、遅延素子２１０ａ、２１０ｂ、２１０ｃ、及び２１０ｄと、セレクタ２２０と、オフセット遅延用遅延素子２３０とを備えて構成されている。

遅延素子２１０ａ、２１０ｂ、２１０ｃ、及び２１０ｄは、入力された信号を、所定の遅延時間だけ遅延させて出力するものである。なお、本実施形態では、この遅延時間を、クロック信号の１／４サイクル分に相当する時間に予め設定されている。ここで、遅延素子２１０ａは、入力端子がデータ入力線１０１に接続されており、出力端子が遅延素子２１０ｂの入力端子に接続されている。遅延素子２１０ｂの出力端子は遅延素子２１０ｃの入力端子に接続されており、遅延素子２１０ｃの出力端子は遅延素子２１０ｄの入力端子に接続されている。従って、遅延素子２１０ａの出力は、データ入力線１０１を介して送られてくるデータ信号を、当該時間（クロック信号の１／４サイクル分）遅らせたものと
なり、遅延素子２１０ｂの出力は、当該データ信号を当該時間の２倍（クロック信号の２／４サイクル分）遅らせたものとなり、遅延素子２１０ｃの出力は、当該データ信号を当該時間の３倍（クロック信号の３／４サイクル分）遅らせたものとなり、遅延素子２１０ｄの出力は、当該データ信号を当該時間の４倍（クロック信号の４／４サイクル分）遅らせたものとなる。

また、遅延素子２１０ａ、２１０ｂ、２１０ｃ、及び２１０ｄの各々の出力端子は、セレクタ２２０の４つの入力端子にそれぞれ接続されている。セレクタ２２０は、遅延制御部３００から送られてくる制御コードに基づいて４つの入力端子のうちのいずれか１つを選択し、選択された入力端子に入力されている信号を遅延データ線２０１に出力する。つまり、セレクタ２２０は、データ入力線１０１を介して送られてくるデータ信号を遅延させるときの時間を、遅延制御部３００から送られてくる制御コードに基づいて選択し、選択された遅延データ信号を、遅延データ線２０１に出力する。

また、セレクタ２２０の出力端子は、オフセット遅延用遅延素子２３０の入力端子にも接続されている。オフセット遅延用遅延素子２３０は、入力された信号を所定のオフセット時間だけ遅延させて出力する。オフセット遅延用遅延素子２３０の出力端子は、オフセット付き遅延データ線２０２に接続されており、従って、オフセット付き遅延データ線２０２には、遅延データ信号を当該所定のオフセット時間遅延させたオフセット付き遅延データ信号が出力される。

次に図８について説明する。図８は、図１に示したデータ位相調整回路における位相判定部６００及び遅延制御部３００の具体的な構成の第一の例を示している。
位相判定部６００は、ＮＯＴ回路６１０ａ及び６１０ｂ並びに６６０と、ＡＮＤ回路６２０及び６３０と、フリップフロップ６４０、６５０、及び６７０と、加算器６８０とを備えて構成されている。

ＡＮＤ回路６２０は、クロック判定線５０１を介して送られてくるＦ４を示す信号の論理をＮＯＴ回路６１０ａで反転したものと、データ判定線Ａ４０１を介して送られてくるＦ２を示す信号の論理をＮＯＴ回路６１０ｂで反転したものと、データ入力線１０１を介して送られてくるデータ信号との論理積を示す論理レベルの信号をlate検出線Ａ６２１に出力する。従って、ＮＯＴ回路６１０ａ及び６１０ｂとＡＮＤ回路６２０とにより、図４の表に示されている、クロック信号に対する遅延データ信号の位相が遅すぎる場合が検出される。以降、この場合が検出されたことを「late検出」と称することとする。

一方、ＡＮＤ回路６３０は、クロック判定線５０１を介して送られてくるＦ４を示す信号と、データ判定線Ｂ４０２を介して送られてくるＦ３を示す信号と、データ入力線１０１を介して送られてくるデータ信号との論理積を示す論理レベルの信号をearly検出線Ａ６３１に出力する。従って、ＡＮＤ回路６３０により、図４の表に示されている、クロック信号に対する遅延データ信号の位相が早すぎる場合が検出される。以降、この場合が検出されたことを「early検出」と称することとする。

ＮＯＴ回路６６０は、クロック入力線１０２を介して入力されるクロック信号の論理を反転した信号を出力する。フリップフロップ６４０は、late検出線Ａ６２１を介して送られてくる、late検出を示す信号を、この反転した信号の立ち上がりエッジ（すなわち非読み取りエッジ）でラッチし、そのラッチの結果を示す論理レベルの信号をlate検出線Ｂ６４１に出力する。そして、フリップフロップ６７０は、late検出線Ｂ６４１を介して送られてくるこの信号を、クロック入力線１０２を介して入力されるクロック信号の立ち上がりエッジ（すなわち読み取りエッジ）でラッチし、そのラッチの結果を示す論理レベルの信号をlate検出線Ｃ６７１に出力する。

一方、フリップフロップ６５０は、early検出線Ａ６３１を介して送られてくる、early検出を示す信号を、クロック入力線１０２を介して入力されるクロック信号の立ち上がりエッジ（すなわち読み取りエッジ）でラッチし、そのラッチの結果を示す論理レベルの信号をearly検出線Ｂ６５１に出力する。

以上の回路により、late検出を示す信号及びearly検出を示す信号の論理レベルの変化が、クロック信号の読み取りエッジの出現時に揃えられる。
加算器６８０は、late検出線Ｃ６７１を介して送られてくるlate検出の結果を示す信号と、early検出線Ｂ６５１を介して送られてくるearly検出を示す信号とを纏めて、位相結果６８１として遅延制御部３００に出力するものである。ここで、加算器６８０は、late検出に対しては値「−１」を与え、early検出に対しては「＋１」を与え、late検出及びearly検出のどちらもが検出されていないとき（クロック信号に対する遅延データ信号の位相が適切であるとき）には値「０」を与えてこれらの加算を行い、その結果を出力する。

遅延制御部３００は、制御コードカウンタ３１０を備えている。この制御コードカウンタ３１０は、制御コード用フリップフロップ３１１と加算器３１２とにより構成されており、制御コードカウンタ３１０のカウント値と位相判定部６００から出力される位相結果６８１の値との和が、制御コードとして出力されて遅延回路２００に与えられる。ここで、この和が正の値である場合には、クロック信号に対する遅延データ信号の位相が早いことを示しているため、遅延回路２００は、この制御コードにより、遅延時間を増加させる方向にセレクタ２２０の選択が制御される。一方、この和が負の値である場合には、クロック信号に対する遅延データ信号の位相が遅いことを示しているため、遅延回路２００は、この制御コードにより、遅延時間を減少させる方向にセレクタ２２０の選択が制御される。また、この和が「０」である場合には、クロック信号に対する遅延データ信号の位相が適切であることを示しているので、遅延回路２００は、この制御コードによりセレクタ２２０の選択状態が保持されて、そのときの遅延時間が維持される。

ここで図９について説明する。図９は、図８に示した構成の各部のタイミングチャートを示しており、late検出がされた場合に遅延回路２００の遅延時間を減少させてクロック信号に対する遅延データ信号の位相を適切なものにする場合の例が示されている。

以上のように、図１に示したデータ位相調整回路によれば、伝送されてきたクロック信号とデータ信号との位相関係を自動的に適切なものに調整することができる。
なお、図１に示したデータ位相調整回路における位相判定器６００の構成を、図８に示した第一の例のように構成する代わりに、図１０に示す第二の例のように構成することもできる。

図８の第一の例に対する図１０の第二の例の相違点は、加算器６８０が積分器６９０に置き換えられている点のみであるので、図１０における積分器６９０以外の構成要素については説明を省略する。

積分器６９０は、積分器用フリップフロップ６９１と加算器６９２とにより構成されている。ここで、加算器６９２は、late検出に対しては値「−１」を与え、early検出に対しては「＋１」を与え、late検出及びearly検出のどちらもが検出されていないとき（クロック信号に対する遅延データ信号の位相が適切であるとき）には値「０」を与え、これらと積分器用フリップフロップ６９１の出力値（すなわち１クロックサイクル前の積分器６９０の出力値）との加算を行い、その結果として得られる積分結果を位相結果６８１として出力する。遅延制御部３００は、この積分結果に基づいて遅延回路２００の遅延時間の制御を行う。

位相判定の判定結果を示す数値情報を積分する積分器６９０をこのように位相判定部６００に設けると、位相結果６８１の値の変化が緩やかになり、このデータ位相調整回路における位相判定に対するロバスト性（robustness）が向上する結果、位相調整の安定性がより良好なものとなる。

次に図１１について説明する。図１１は、本発明を実施するデータ位相調整回路の第二の構成を示している。
なお、図１１において、図１に示した第一の構成と同一の構成要素には同一の符号を付している。

この図１１に示した回路は、半導体装置１０の半導体基板上に形成されているものであり、この半導体装置１０は、情報をデジタル処理する電子機器１に備えられて使用されるものである。

図１１において、クロック入力線１０２にはクロック信号が入力され、データ入力線１０１ａ、１０１ｂ、１０１ｃ、１０１ｄには当該クロック信号に同期して伝送されてくる複数のデータ信号が各々入力される。つまり、図１１の構成は、クロック信号に同期したデータ信号が複数伝送されてくる場合におけるものである。

遅延回路２００ａ、２００ｂ、２００ｃ、及び２００ｄは、この複数のデータ信号についてひとつずつ備えられており、いずれも図１に示した遅延回路２００と同一のものである。

また、識別・判定回路２０ａ、２０ｂ、２０ｃ、及び２０ｄも、この複数のデータ信号についてひとつずつ備えられているものである。ここで、図１１から明らかなように、識別・判定回路２０ａは、図１に示した第一の構成におけるデータ識別回路１００、データ判定回路４００、及びクロック判定回路５００が、当該第一の構成と同様に接続されて構成されている。また、識別・判定回路２０ｂ、２０ｃ、及び２０ｄも、識別・判定回路２０ａと同一の構成を有している。従って、データ判定回路４００及びクロック判定回路５００も、この複数のデータ信号についてひとつずつ備えられており、これらの回路による判定結果を示す信号は、データ判定線Ａ４０１ａ、４０１ｂ、４０１ｃ、及び４０１ｄと、データ判定線Ｂ４０２ａ、４０２ｂ、４０２ｃ、及び４０２ｄと、クロック判定線５０１ａ、５０１ｂ、５０１ｃ、及び５０１ｄとを介して位相判定部６００ａに送られる。

位相判定部６００ａは、このデータ信号の各々について、クロック信号に対する遅延データ信号とオフセット付き遅延データ信号との位相関係の判定を行い、得られた複数の判定結果に基づいて、この位相関係の総合判定を行う。

なお、遅延制御部３００は、図１に示した第一の構成と同一のものであり、遅延回路２００ａ、２００ｂ、２００ｃ、及び２００ｄが各データ信号を遅延させるときの遅延時間を、位相判定部６００ａによる位相関係の総合判定の結果に基づいて制御する。

次に図１２について説明する。図１２は、図１１に示したデータ位相調整回路における位相判定部６００ａ及び遅延制御部３００の具体的な構成の例を示している。
検出回路６０１ａ、６０１ｂ、６０１ｃ、及び６０１ｄは、伝送されてくる複数のデータ信号についてひとつずつ備えられている。ここで、図１２から明らかなように、検出回路６０１ａは、図８に示した構成における位相判定部６００と同一の構成を有しており、データ入力線１０１ａを介して送られてくるデータ信号について、クロック信号に対する遅延データ信号とオフセット付き遅延データ信号との位相関係の判定を行う。

また、検出回路６０１ｂ、６０１ｃ、及び６０１ｄも、検出回路６０１ａと同一の構成を有しており、データ入力線１０１ｂ、１０１ｃ、及び１０１ｄを介してそれぞれ送られてくる各データ信号について、クロック信号に対する遅延データ信号とオフセット付き遅延データ信号との位相関係の判定を行う。

積分器６９５は、積分器用フリップフロップ６９６と加算器６９７とにより構成されている。ここで、加算器６９７は、検出回路６０１ａ、６０１ｂ、６０１ｃ、及び６０１ｄにより各々判定された位相関係の判定結果を示す各値と、積分器用フリップフロップ６９６の出力値（すなわち１クロックサイクル前の積分器６９５の出力値）との加算を行い、その結果として得られる積分結果を位相結果６８１として出力する。遅延制御部３００は、この積分結果、すなわち、位相関係の総合判定結果に基づいて、遅延回路２００ａ、２００ｂ、２００ｃ、及び２００ｄの遅延時間の制御を行う。更に、このとき、遅延制御部３００は、遅延回路２００ａ、２００ｂ、２００ｃ、及び２００ｄの各々の遅延時間を同一となるように制御する。

以上のように、図１１に示したデータ位相調整回路によれば、データ信号が複数である場合に、伝送されてきたクロック信号とデータ信号との位相関係を自動的に適切なものに調整することができる。また、位相判定の判定結果を示す数値情報を積分する積分器６９５をこのように位相判定部６００ａに設けたことにより、位相結果６８１の値の変化が緩やかになり、このデータ位相調整回路における位相判定に対するロバスト性（robustness）が向上する結果、位相調整の安定性がより良好なものとなる。

なお、図１１に示した構成では、位相判定部６００ａが、複数のデータ信号の各々について位相関係の判定を行って得られた複数の判定結果に基づいて、位相関係の総合判定を行い、遅延制御部３００が、この総合判定の結果に基づいて、全ての遅延回路２００ａ、２００ｂ、２００ｃ、及び２００ｄにおける遅延時間を同一に制御していた。この代わりに、遅延回路２００ａ、２００ｂ、２００ｃ、及び２００ｄを、複数のデータ信号についてひとつずつ備えると共に、遅延制御部３００が、遅延回路２００ａ、２００ｂ、２００ｃ、及び２００ｄのうちのいずれか１つにおける遅延時間を、その遅延部から出力される遅延データ信号及びオフセット付き遅延データ信号のクロック信号に対する位相関係に基づいて制御すると共に、遅延回路２００ａ、２００ｂ、２００ｃ、及び２００ｄのうちの残り全ての遅延部を、当該遅延時間と同一の遅延時間となるように制御するように構成することもできる。

ここで図１３について説明する。図１３は、本発明を実施するデータ位相調整回路の第三の構成を示している。
なお、図１３において、図１に示した第一の構成若しくは図１１に示した第二の構成と同一の構成要素には同一の符号を付している。

この図１３に示した回路は、半導体装置１０の半導体基板上に形成されているものであり、この半導体装置１０は、情報をデジタル処理する電子機器１に備えられて使用されるものである。

図１３において、クロック入力線１０２にはクロック信号が入力され、データ入力線１０１ａ、１０１ｂ、１０１ｃ、及び１０１ｄには当該クロック信号に同期して伝送されてくる複数のデータ信号が各々入力される。つまり、図１３の構成も、クロック信号に同期したデータ信号が複数伝送されてくる場合におけるものである。

遅延回路２００は、図１に示したものと同一のものであり、データ入力線１０１ａを介
して送られてくるデータ信号を所定の遅延時間だけ遅延させて、遅延データ信号として遅延データ線２０１に出力すると共に、この遅延データ信号を更に所定のオフセット時間遅延させて、オフセット付き遅延データ信号としてオフセット付き遅延データ線２０２に更に出力する。

遅延回路２５０ａ、２５０ｂ、及び２５０ｃは、いずれも、データ入力線１０１ｂ、１０１ｃ、及び１０１ｄを介して送られてくる各データ信号を所定の遅延時間だけ遅延させて、遅延データ信号として出力するものである。図１４に示した遅延回路２５０は、この遅延回路２５０ａ、２５０ｂ、及び２５０ｃの具体的な構成を示したものであり、図７に示した遅延回路２００に対する相違点は、オフセット遅延用遅延素子２３０が備えられていない点のみである。従って、遅延回路２００並びに２５０ａ、２５０ｂ、及び２５０ｃは、複数のデータ信号についてひとつずつ備えられている。

データ識別回路１００ａ、１００ｂ、１００ｃ、及び１００ｄは、この複数のデータ信号についてひとつずつ備えられており、いずれも図１に示したデータ識別回路１００と同一のものである。

判定回路３０は、データ判定回路４００及びクロック判定回路５００を備えている。ここで、図１３から明らかなように、判定回路３０では、図１に示した第一の構成におけるデータ判定回路４００及びクロック判定回路５００が、当該第一の構成と同様に接続されて構成されている。従って、データ判定回路４００及びクロック判定回路５００による判定結果を示す信号は、データ判定線Ａ４０１と、データ判定線Ｂ４０２と、クロック判定線５０１とを介して位相判定部６００に送られる。

位相判定部６００は、図１に示した第一の構成におけるものと同一のものであり、クロック信号に対する遅延データ信号とオフセット付き遅延データ信号との位相関係の判定を、データ判定回路４００の判定結果及びクロック判定回路５００の判定結果に基づいて行う。また、遅延制御部３００も図１に示した第一の構成におけるものと同一のものである。従って、遅延制御部３００は、遅延回路２００がデータ信号を遅延させるときの遅延時間を、クロック信号に対する遅延データ信号とオフセット付き遅延データ信号との各々の位相関係に基づいて制御して、クロック信号の非読み取りエッジの出現時刻よりも当該所定のオフセット時間だけ前の時刻から、当該非読み取りエッジに続く最初のクロック信号の読み取りエッジの出現時刻よりも当該所定のオフセット時間だけ前の時刻までの期間内において、遅延データ信号の論理レベルが変化するようにする。更に、このとき、遅延制御部３００は、遅延回路２５０ａ、２５０ｂ、及び２５０ｃの各々の遅延時間を、遅延回路２００の遅延時間と同一となるように制御する。

以上のように、図１３に示したデータ位相調整回路によっても、データ信号が複数である場合に、伝送されてきたクロック信号とデータ信号との位相関係を自動的に適切なものに調整することができる。しかも、このデータ位相調整回路の回路構成は、図１１に示したものよりも回路規模が小さく、従って低コストで回路を構成することができる。

なお、図１、図６、及び図１３に示したデータ位相調整回路における遅延回路２００や図１１に示したデータ位相調整回路における遅延回路２００ａ、２００ｂ、２００ｃ、及び２００ｄの具体的な構成を、図７に示したものとする代わりに、図１５に示す構成とすることもできる。図１５に示す遅延回路２００における図７に示したものとの相違点は、オフセット遅延用遅延素子２３０がオフセット遅延用遅延素子２３０ａ、２３０ｂ、２３０ｃ、及び２３０ｄとセレクタ２４０とに置き換えられている点である。

オフセット遅延用遅延素子２３０ａ、２３０ｂ、２３０ｃ、及び２３０ｄは、入力され
た信号を、所定の遅延時間だけ遅延させて出力するものである。ここで、オフセット遅延用遅延素子２３０ａは、入力端子が遅延データ線２０１に接続されており、出力端子がオフセット遅延用遅延素子２３０ｂの入力端子に接続されている。オフセット遅延用遅延素子２３０ｂの出力端子はオフセット遅延用遅延素子２３０ｃの入力端子に接続されており、オフセット遅延用遅延素子２３０ｃの出力端子はオフセット遅延用遅延素子２３０ｄの入力端子に接続されている。

また、オフセット遅延用遅延素子２３０ａ、２３０ｂ、２３０ｃ、及び２３０ｄの各々の出力端子は、セレクタ２４０の４つの入力端子にそれぞれ接続されている。セレクタ２４０は、不図示の制御装置から送られてくるオフセット制御コードに基づいて４つの入力端子のうちのいずれか１つを選択し、選択された入力端子に入力されている信号をオフセット付き遅延データ線２０２に出力する。つまり、セレクタ２４０は、遅延データ線２０１を介して送られてくる遅延データ信号を更に遅延させるときの時間を、当該制御装置から送られてくるオフセット制御コードに基づいて選択し、選択された信号を、オフセット付き遅延データ信号としてオフセット付き遅延データ線２０２に出力する。

図１５に示したこのような遅延回路２００をデータ位相調整回路に用いることにより、遅延データ信号を更にオフセット時間だけ遅延させてオフセット付き遅延データ信号とするときの当該オフセット時間の変更が可能になる。その結果、図５に示したデータ識別範囲が柔軟に設定可能となるので、適切なデータ識別のための柔軟な対応が可能となる。

以上、本発明の実施形態を説明したが、本発明は、上述した各実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。

なお、上記した実施の形態から次のような構成の技術的思想が導かれる。
（付記１）クロック信号に同期して伝送されてくるデータ信号を所定の遅延時間遅延させて遅延データ信号として出力する遅延部と、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジのうちで前記データ信号の論理レベルの読み取りタイミングを規定している読み取りエッジではない方のエッジである非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の該読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において、前記遅延データ信号の論理レベルが変化するように前記遅延時間を制御する遅延制御部と、
を有することを特徴とするデータ位相調整回路。
（付記２）前記遅延部は、前記遅延データ信号を前記オフセット時間遅延させてオフセット付き遅延データ信号として更に出力し、
前記遅延制御部は、前記クロック信号に対する前記遅延データ信号と前記オフセット付き遅延データ信号との各々の位相関係に基づいて、前記遅延時間を制御する、
ことを特徴とする付記１に記載のデータ位相調整回路。
（付記３）前記クロック信号の各エッジの出現時刻における前記オフセット付き遅延データ信号の論理レベルを判定するデータ判定部と、
前記遅延データ信号の立ち上がりエッジ及び立ち下がりエッジのうちどちらか一方の出現時刻における、前記クロック信号の論理レベルを判定するクロック判定部と、
前記データ判定部の判定結果及び前記クロック判定部の判定結果に基づいて、前記位相関係を判定する位相判定部と、
を更に有しており、
前記遅延制御部は、前記位相判定部による前記位相関係の判定結果に基づいて、前記遅延時間を制御する、
ことを特徴とする付記２に記載のデータ位相調整回路。
（付記４）前記遅延制御部は、前記クロック信号の論理レベルと、該クロック信号が該論理レベルに遷移した後に最初に該クロック信号に出現するエッジの出現時刻における前記
オフセット付き遅延データ信号の論理レベルとが不一致になるように、前記遅延時間を制御することを特徴とする付記２に記載のデータ位相調整回路。
（付記５）前記位相判定部は、前記クロック判定部が前記クロック信号の論理レベルの判定条件としている前記遅延データ信号のエッジの出現時刻において該クロック判定部が判定した該クロック信号の論理レベルの判定結果と、該エッジが該遅延データ信号に出現した後に最初に該クロック信号に出現するエッジの出現時刻において前記データ判定部が判定した前記オフセット付き遅延データ信号の論理レベルの判定結果とに基づいて、前記位相関係を判定し、
前記遅延制御部は、前記位相判定部が前記位相関係を判定するときの基準としている前記クロック信号及び前記オフセット付き遅延データ信号の各々の論理レベルの判定結果が不一致になるように、前記遅延時間を制御する、
ことを特徴とする付記３に記載のデータ位相調整回路。
（付記６）前記位相判定部は、前記位相関係の判定結果を示す数値情報を積分する積分部を有しており、
前記遅延制御部は、前記遅延時間の制御を、前記積分部による積分結果に基づいて行う、
ことを特徴とする付記３に記載のデータ位相調整回路。
（付記７）前記遅延部、前記データ判定部、及び前記クロック判定部は、前記クロック信号に同期して複数伝送されてくるデータ信号についてひとつずつ備えられており、
前記位相判定部は、複数の前記データ信号の各々について前記位相関係の判定を行って得られた複数の判定結果に基づいて、前記位相関係の総合判定を行い、
前記遅延制御部は、前記位相判定部による前記位相関係の総合判定の結果に基づいて、全ての前記遅延部における前記遅延時間を同一に制御する、
ことを特徴とする付記３に記載のデータ位相調整回路。
（付記８）前記遅延部は、前記クロック信号に同期して複数伝送されてくるデータ信号についてひとつずつ備えられており、
前記遅延制御部は、いずれか１つの前記遅延部における前記遅延時間を制御して、該遅延部から出力される前記遅延データ信号の論理レベルが、前記クロック信号の前記非読み取りエッジの出現時刻よりも前記所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の前記読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において変化するようにすると共に、該遅延時間と同一の遅延時間となるように該遅延部を除く残り全ての遅延部を制御する、
ことを特徴とする付記１に記載のデータ位相調整回路。
（付記９）前記オフセット遅延部は、前記オフセット時間を変更可能であることを特徴とする付記２に記載のデータ位相調整回路。
（付記１０）クロック信号に同期して伝送されてくるデータ信号を所定の遅延時間遅延させて遅延データ信号として出力する遅延部における該遅延時間を制御して、該クロック信号の立ち上がりエッジ及び立ち下がりエッジのうちで該データ信号の論理レベルの読み取りタイミングを規定している読み取りエッジではない方のエッジである非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の該読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において、該遅延データ信号の論理レベルが変化するようにすることを特徴とするデータ位相調整方法。
（付記１１）クロック信号に同期して伝送されてくるデータ信号を所定の遅延時間遅延させて遅延データ信号として出力する遅延部と、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジのうちで前記データ信号の論理レベルの読み取りタイミングを規定している読み取りエッジではない方のエッジである非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の該読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において、前記遅延データ信号の論理レベルが変化するように前記
遅延時間を制御する遅延制御部と、
を有するデータ位相調整回路と、
前記データ位相調整回路から出力される前記遅延データ信号の論理レベルを、前記読み取りエッジの出現時刻において読み取ることで、前記データ信号で示されているデータを識別するデータ識別回路と、
を有しており、
前記データ位相調整回路と前記データ識別回路とが半導体基板上に形成されている、
ことを特徴とする半導体装置。
（付記１２）クロック信号に同期して伝送されてくるデータ信号を所定の遅延時間遅延させて遅延データ信号として出力する遅延部と、
前記クロック信号の立ち上がりエッジ及び立ち下がりエッジのうちで前記データ信号の論理レベルの読み取りタイミングを規定している読み取りエッジではない方のエッジである非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の該読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において、前記遅延データ信号の論理レベルが変化するように前記遅延時間を制御する遅延制御部と、
を有するデータ位相調整回路と、
前記データ位相調整回路から出力される前記遅延データ信号の論理レベルを、前記読み取りエッジの出現時刻において読み取ることで、前記データ信号で示されているデータを識別するデータ識別回路と、
を有することを特徴とする電子機器。

本発明を実施するデータ位相調整回路の第一の構成を示す図である。 クロック信号及びデータ信号の観測例（その１）を示す図である。 クロック信号及びデータ信号の観測例（その２）を示す図である。 クロック信号と遅延データ信号及びオフセット付き遅延データ信号との位相関係の第一の例を示す図である。 クロック信号と遅延データ信号及びオフセット付き遅延データ信号との位相関係の第二の例を示す図である。 クロック信号と遅延データ信号及びオフセット付き遅延データ信号との位相関係の第三の例を示す図である。 クロック信号と遅延データ信号及びオフセット付き遅延データ信号との位相関係の第四の例を示す図である。 クロック信号に対する遅延データ信号の位相関係の判定の様子を示した表である。 遅延データ信号におけるデータ識別範囲を示す図である。 図１に示したデータ位相調整回路の詳細構成を示す図である。 遅延回路の具体的な構成の第一の例を示す図である。 位相判定部及び遅延制御部の具体的な構成の第一の例を示す図である。 図８に示した構成の各部のタイミングチャートを示す図である。 位相判定部及び遅延制御部の具体的な構成の第二の例を示す図である。 本発明を実施するデータ位相調整回路の第二の構成を示す図である。 位相判定部及び遅延制御部の具体的な構成の第三の例を示す図である。 本発明を実施するデータ位相調整回路の第三の構成を示す図である。 遅延回路の具体的な構成の第二の例を示す図である。 遅延回路の具体的な構成の第三の例を示す図である。 データ識別回路の構成例を示す図である。

符号の説明

１ 電子機器
１０ 半導体装置
２０ａ、２０ｂ、２０ｃ、２０ｄ 識別・判定回路
３０ 判定回路
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ データ識別回路
１０１、１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ データ入力線
１０２ クロック入力線
１１０、４１０、４２０、５１０、６４０、６５０、６７０ フリップフロップ
２００、２００ａ、２００ｂ、２００ｃ、２００ｄ、
２５０ａ、２５０ｂ、２５０ｃ 遅延回路クロック判定回路５００
２０１ 遅延データ線
２０２ オフセット付き遅延データ線
２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ 遅延素子
２２０、２４０ セレクタ
２３０、２３０ａ、２３０ｂ、２３０ｃ、２３０ｄ オフセット遅延用遅延素子
３００ 遅延制御部
３１０ 制御コードカウンタ
３１１ 制御コード用フリップフロップ
３１２、６８０、６９２、６９７ 加算器
４００ データ判定回路
４０１、４０１ａ、４０１ｂ、４０１ｃ、４０１ｄ データ判定線Ａ
４０２、４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ データ判定線Ｂ
４３０、６１０ａ、６１０ｂ、６６０ ＮＯＴ回路
５００ クロック判定回路
５０１、５０１ａ、５０１ｂ、５０１ｃ、５０１ｄ クロック判定線
６００、６００ａ 位相判定部
６０１ａ、６０１ｂ、６０１ｃ、６０１ｄ 検出回路
６２０、６３０ ＡＮＤ回路
６２１ late検出線Ａ
６３１ early検出線Ａ
６４１ late検出線Ｂ
６５１ early検出線Ｂ
６７１ late検出線Ｃ
６８１ 位相結果
６９０、６９５ 積分器
６９１、６９６ 積分器用フリップフロップ

Claims (5)

1. クロック信号に同期して伝送されてくるデータ信号を所定の遅延時間遅延させて遅延データ信号として出力する遅延部と、
   前記クロック信号の立ち上がりエッジ及び立ち下がりエッジのうちで前記データ信号の論理レベルの読み取りタイミングを規定している読み取りエッジではない方のエッジである非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の該読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において、前記遅延データ信号の論理レベルが変化するように前記遅延時間を制御する遅延制御部と、
   を有することを特徴とするデータ位相調整回路。
2. 前記遅延部は、前記遅延データ信号を前記オフセット時間遅延させてオフセット付き遅延データ信号として更に出力し、
   前記遅延制御部は、前記クロック信号に対する前記遅延データ信号と前記オフセット付き遅延データ信号との各々の位相関係に基づいて、前記遅延時間を制御する、
   ことを特徴とする請求項１に記載のデータ位相調整回路。
3. 前記クロック信号の各エッジの出現時刻における前記オフセット付き遅延データ信号の論理レベルを判定するデータ判定部と、
   前記遅延データ信号の立ち上がりエッジ及び立ち下がりエッジのうちどちらか一方の出現時刻における、前記クロック信号の論理レベルを判定するクロック判定部と、
   前記データ判定部の判定結果及び前記クロック判定部の判定結果に基づいて、前記位相関係を判定する位相判定部と、
   を更に有しており、
   前記遅延制御部は、前記位相判定部による前記位相関係の判定結果に基づいて、前記遅延時間を制御する、
   ことを特徴とする請求項２に記載のデータ位相調整回路。
4. 前記遅延制御部は、前記クロック信号の論理レベルと、該クロック信号が該論理レベルに遷移した後に最初に該クロック信号に出現するエッジの出現時刻における前記オフセット付き遅延データ信号の論理レベルとが不一致になるように、前記遅延時間を制御することを特徴とする請求項２に記載のデータ位相調整回路。
5. クロック信号に同期して伝送されてくるデータ信号を所定の遅延時間遅延させて遅延データ信号として出力する遅延部における該遅延時間を制御して、該クロック信号の立ち上がりエッジ及び立ち下がりエッジのうちで該データ信号の論理レベルの読み取りタイミングを規定している読み取りエッジではない方のエッジである非読み取りエッジの出現時刻よりも所定のオフセット時間だけ前の時刻から、該非読み取りエッジに続く最初の該読み取りエッジの出現時刻よりも該所定のオフセット時間だけ前の時刻までの期間内において、該遅延データ信号の論理レベルが変化するようにすることを特徴とするデータ位相調整方法。