WO2013124929A1 - タイミング調整回路及びラッチタイミング検出回路 - Google Patents

タイミング調整回路及びラッチタイミング検出回路 Download PDF

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WO2013124929A1
WO2013124929A1 PCT/JP2012/007084 JP2012007084W WO2013124929A1 WO 2013124929 A1 WO2013124929 A1 WO 2013124929A1 JP 2012007084 W JP2012007084 W JP 2012007084W WO 2013124929 A1 WO2013124929 A1 WO 2013124929A1
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知行 山瀬
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日本電気株式会社
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    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal

Definitions

  • the present invention relates to a circuit for adjusting the signal output timing of a flip-flop circuit, for example, a circuit for adjusting the phase of a setup control clock signal.
  • the phase adjustment circuit 90 includes a clock oscillation unit 91, a data input unit 92, a data output unit 93, one flip-flop circuit 94, and a phase control unit 95. Yes.
  • FIG. 7 shows a time chart of normal timing operation of the flip-flop circuit.
  • the phase adjustment circuit 90 performs arbitrary phase adjustment on the input clock signal based on a control signal applied to the control signal input unit 96. As shown in FIG. 7, the flip-flop circuit 94 latches the data signal D1 input from the data input unit 92 at the rising edge (identification point) of the clock signal CK2. Therefore, the flip-flop circuit 94 determines the timing of the data signal D2 output by the rising edge of the clock signal.
  • Patent Documents 1 and 2 disclose circuits that adjust the phase of a data signal or a clock signal supplied to a flip-flop circuit.
  • Patent Document 1 it is possible to cope with a high-speed burst signal in which received data is sporadically generated and the input timing is indefinite without using a high-speed clock exceeding the received data speed, and excellent follow-up to phase fluctuations in a continuous signal.
  • a bit synchronization circuit having the characteristics is disclosed.
  • Patent Document 1 discloses a technique for obtaining a data signal that is always bit-synchronized even when the phase of the clock signal is not adjusted.
  • the bit phase synchronization circuit of Patent Document 2 is latched by a clock and obtains three data signals D1 to D3 having different phases.
  • Control signals S1 and S2 are obtained from the phase comparison result between the data signals D1 and D2 and the phase comparison result between D2 and D3.
  • One bit data-synchronized data signal is obtained from the data signals D1 to D3 by the combination of the control signals S1 and S2.
  • phase adjustment circuit 90 referring to the time chart shown in FIG. 8, when a clock signal or a data signal is input at random timing, the rising edge (identification) of the clock signal CK2 is identified at the logical transition point of the data signal D1. Point). As a result, the flip-flop circuit 94 cannot latch the data signal D1, and an error may occur in the output signal of the optical phase modulator driven by the output signal D2. Conventionally, in order to solve this, the user monitors the output signal D2 and determines the phase difference between the clock signal and the data signal. The error is corrected by adjusting the phase of the clock signal based on the determined result. Thus, the user has to perform phase adjustment.
  • Patent Document 1 the clock signal is multiphased, phase comparison is performed, and the clock phase is controlled.
  • the number of phase selection circuits has increased.
  • Patent Document 2 three data signals having different phases are generated from a data signal, and one data signal is selected from the three data signals.
  • two or more delay elements are required.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a circuit that adjusts the phase of a clock signal that determines switching timing in a flip-flop, using a technique that allows easy adjustment of clock timing.
  • One aspect of the timing adjustment circuit includes an input unit, a branch unit, a delay unit, a clock generation unit, a first flip-flop circuit, a second flip-flop circuit, a phase comparison unit, and a phase control unit.
  • the input unit is supplied with an input data signal.
  • the branching unit branches the input data signal into first and second data signals.
  • the delay unit receives the first data signal and outputs a third data signal with a delay amount delayed.
  • the clock generation unit generates a plurality of clock signals having different phases.
  • the first flip-flop circuit receives the second data signal and latches the second data signal according to the first clock signal generated by the clock generation unit.
  • the second flip-flop circuit receives the third data signal and latches the third data signal according to the first clock signal.
  • the phase comparison unit receives the output of the first flip-flop circuit and the output of the second flip-flop circuit, compares the output of the first flip-flop circuit and the output of the second flip-flop circuit, and compares the result. Is output.
  • the phase control unit controls the clock generation unit to change the phase of the clock signal according to the output of the phase comparison unit.
  • One aspect of the latch timing detection circuit according to the present invention is a circuit that secures the setup time of the first flip-flop circuit.
  • FIG. 5 is a circuit diagram illustrating a configuration example of the phase interpolation circuit of FIG. 4. It is a figure which shows the structural example of a related phase adjustment circuit. It is a time chart which shows the normal timing operation
  • the timing adjustment circuit monitors the phase of the setup control signal clock signal in the flip-flop circuit, and automatically adjusts the phase of the clock signal based on the monitoring result. In particular, the reliability of circuit operation is improved by automatically adjusting the phase of the setup control clock signal.
  • the present invention relates to a signal output timing automatic adjustment circuit capable of simplifying timing control.
  • FIG. 1 is a configuration diagram of a timing adjustment circuit according to the first embodiment.
  • a timing adjustment circuit 100 shown in FIG. 1 includes an input clock generation unit 1, a data signal input unit 2, a data signal output unit 3, a flip-flop circuit (first flip-flop circuit) 8, a latch timing detection unit 14, and a branch unit 15. Is provided.
  • the latch timing detection unit 14 includes a reset signal input unit 4, a delay unit 5, a phase control unit 6, a multiphase clock generation unit 7, a flip-flop circuit (second flip-flop circuit) 9, and a phase comparison unit 16.
  • the timing adjustment circuit 100 is supplied with the input data signal D0 and is set up by the flip-flop circuit 8 out of the two flip-flop circuits 8 and 9, and outputs the output data signal D4.
  • the input clock generation unit 1 generates a clock signal (input clock signal) CK1.
  • the data signal input unit (input terminal) 2 is supplied with an input data signal D0.
  • the data signal output unit (output terminal) 3 outputs the data signal D4 output from the flip-flop circuit 8.
  • the data signal input unit 2 and the data signal output unit 3 are shown using arrows for easy understanding of the signal transmission direction.
  • the flip-flop circuit 8 receives the data signal D2, latches it according to the clock signal D3, and outputs the data signal D4.
  • the latch timing detector 14 and the flip-flop circuit 8 adjust the timing at which the data signal D2 is latched.
  • the branching unit 15 receives the input data signal D0 from the data signal input unit 2 and branches it to the data signals D1 and D2.
  • the reset signal input unit 4 is a terminal to which a reset signal is input.
  • the delay unit 5 receives the data signal D1 and outputs a data signal D3 obtained by delaying the delay amount Td.
  • the phase control unit 6 controls the multiphase clock generation unit 7 so as to change the phase of the input clock signal CK1 by the delay amount Td according to the output of the phase comparison unit 16.
  • the multiphase clock generator 7 receives the input clock signal CK1 and generates a plurality of clock signals having different phases under the control of the phase controller 6.
  • the flip-flop circuit 9 receives the data signal D3, latches it according to the clock signal D3, and outputs the data signal D5.
  • the phase comparator 16 receives the output (data signal D4) of the flip-flop circuit 8 and the output (data signal D5) of the flip-flop circuit 9, and compares the data signal D4 and the data signal D4.
  • the clock generation unit 17 has a function of generating a plurality of clocks having different phases.
  • the clock generation unit 17 includes an input clock generation unit 1 and a multiphase clock generation unit 7.
  • the input data signal D0 is divided into a first data signal D1 and a second data signal D2 by the branching unit 15.
  • the data signal D2 is input to the delay unit 5, and becomes a data signal D3 that is delayed in phase by the delay amount Td with respect to the data signal D2.
  • Data signals D2 and D3 having different phases are input to flip-flop circuits 8 and 9, respectively.
  • the input clock signal CK1 generated by the input clock generation unit 1 is input to the multiphase clock generation unit 7 and controlled by the phase control signal S0 input separately to the multiphase clock generation unit 7, and the clock signal CK3 is Output.
  • the clock signal CK3 is supplied to the flip-flop circuits 8 and 9, respectively, and the timing setup of the data signals D2 and D3 is performed based on the clock phase.
  • the data signals D4 and D5 set up by the clock signal CK3 are respectively supplied to the phase comparator 16, and the output is used to identify whether the same data bit is set up by the same rising edge of the clock signal CK3.
  • the time chart of FIG. 2 shows a phase control method of the clock signal CK3 in the case where the same data bit is not set up by the rising edge of the same clock signal CK3 before timing adjustment.
  • Two identical data signals D2 and D3 having a phase difference by the delay unit 5 are set up in the flip-flop circuits 8 and 9 by the rising edge of one kind of clock signal CK3 or in-phase clock signal.
  • the data signal D2 is set up at the rising edge of the timing T1 of the clock signal CK3 among the data signals D2 and D3 having the same data signal waveform but different phases.
  • the same bit is set up in the data signal D3 at the rising edge of the timing T2 of the clock signal CK3.
  • the data signals D4 and D5 output from the two flip-flop circuits 8 and 9 are input to the phase comparator 16 with a time difference between the timings T1 and T2, that is, a delay difference of 1 bit.
  • the phase comparator 16 receives the data signals D4 and D5 and identifies the presence or absence of a 1-bit delay difference.
  • a high level signal of 2 bits is output to the output signal D6 of the phase comparator 16.
  • the setup of the data signal D2 determines that the rising edge of the clock signal CK3 exists near the transition point (rising edge) of the data signal. That is, since the setup timing is close to the transition point, the chance that an error occurs in the signal (data signal D4) output from the flip-flop circuit 8 increases. Therefore, when the output signal D6 has a high level before adjustment, the phase control unit 6 starts phase adjustment to control the multiphase clock generation unit 7 that controls the phase of the clock signal CK3. Specifically, the phase control unit 6 controls the control signal S1 so that the rising edge of the timing T1 of the clock signal CK3 moves toward the transition point of the data signal D3 having a delay with respect to the data signal D2. start.
  • control is started so as to delay the phase of the clock signal CK3.
  • the phase of the clock signal CK3 starts to change, and the control signal S0 is continuously sent to the multiphase clock generator 7 until the flip-flop circuits 8 and 9 set up the same data bits for both the data signals D2 and D3.
  • the phase of the clock signal CK3 is swept until the output signal D6 of the phase comparison unit 16 does not become high level.
  • the clock signal CK3 can be set up at a point added with a delay of about the delay amount Td from the transition point of the data signal D2 when it does not become high level.
  • the data signal D2 can be set up at a point having a margin from the transition point for an arbitrary time, and the data output of the flip-flop circuit 8 D4 is set up at a timing that is unlikely to cause an error.
  • the time chart of FIG. 3 shows a phase control method of the clock signal CK3 in the case where the same data bit is set up in advance by the rising edge of the same clock signal CK3 before timing adjustment.
  • the data signals D2 and D3 having the same data signal waveform but different phases are both set up at the rising edge of the timing T1 of the clock signal CK3.
  • the data signals D4 and D5 output from the two flip-flop circuits 8 and 9 are output with no time difference, and the data signals D4 and D5 are input to the phase comparison unit 16.
  • the setup of the data signal D2 determines that the rising edge of the clock signal CK3 exists near the transition point (falling) of the data signal when the low level signal continues before the adjustment. In other words, since the setup timing is close to the transition point, the chances of errors occurring in the output signal increase. Therefore, when the output signal D6 continues to be low before adjustment, the phase control unit 6 starts phase adjustment in order to control the multiphase clock generation unit that controls the phase of the clock signal CK3.
  • the phase control unit 6 starts control so that the rising edge of the timing T1 of the clock signal CK moves toward the transition point of D3 having a delay with respect to the data signal D2 by the control signal S0. That is, control is started so as to advance the phase of the clock signal CK3.
  • the phase of the clock signal CK3 begins to change, and the flip-flop circuits 8 and 9 are set up at the timing T1 of the clock signal CK3 and the data signal D3 is the same bit at the timing T2 of the clock signal CK3.
  • the control signal S0 to the multi-phase clock generator 7 until it satisfies the setup condition.
  • the clock signal CK3 can be set up at a point where a delay of about a delay amount Td is added from the transition point of the data signal D2.
  • the delay amount Td needs to be set within a range in which a period in which the high levels of the data signal D2 and the data signal D3 overlap is generated.
  • the high-level period D2-H of the data signal D2 and the high-level period D3-H of the data signal D3 are set to overlap each other.
  • the time obtained by subtracting Td from D2-H is an overlapping period.
  • the delay amount Td can be set by setting a time corresponding to about half of the high level period of the data signal D2.
  • the timing adjustment circuit can be configured such that the delay amount Td is variable from the outside.
  • the delay unit 5 is configured by a buffer delay and is controlled by a control signal from the outside.
  • the delay amount Td can be changed to a desired value by adjusting the number of buffers.
  • FIG. 4 is a configuration diagram of the timing adjustment circuit according to the second embodiment.
  • the timing adjustment circuit 200 illustrated in FIG. 4 includes input clock generation units 1 and 13, a data signal input unit 2, a data signal output unit 3, a flip-flop circuit 8, a latch timing detection unit 21, and a branch unit 15.
  • the latch timing detection unit 21 includes a reset signal input unit 4, a delay unit 5, a flip-flop circuit 9, an exclusive OR circuit 10, a counter circuit (N-bit counter) 11, and a phase interpolation circuit 12.
  • the timing adjustment circuit 200 is supplied with the input data signal D0 and is set up by the flip-flop circuit 8 out of the two flip-flop circuits 8 and 9, and outputs the output data signal D4.
  • the input clock generator 13 generates a clock signal (input clock signal) CK2.
  • the exclusive OR circuit 10 receives the output (data signal D4) of the flip-flop circuit 8 and the output (data signal D5) of the flip-flop circuit 9, and outputs an exclusive OR of the data signal D4 and the data signal D4. Output as signal D6.
  • the counter circuit 11 controls the multiphase clock generation unit so as to change the phase of the input clock signals CK1 and CK2 by the delay amount according to the output of the phase comparison unit 16.
  • the phase interpolation circuit 12 receives the input clock signals CK1 and CK2, and generates a plurality of clock signals having different phases under the control of the counter circuit 11.
  • the other components are the same as those in FIG.
  • the input data signal D0 is divided into a first data signal D1 and a second data signal D2 by the branching unit 15.
  • the data signal D2 is input to the delay unit 5, and becomes a data signal D3 that is delayed in phase by the delay amount Td with respect to the data signal D2.
  • Data signals D2 and D3 having different phases are input to flip-flop circuits 8 and 9, respectively.
  • the input clock signals CK1 and CK2 generated by two different clock generation circuits have the same frequency and different phase characteristics, and are supplied to the phase interpolation circuit 12 of the clock signals CK1 and CK2 to the phase interpolation circuit 12.
  • the phase is controlled by a separately input control signal S1 and output as a clock signal CK3.
  • the clock signal CK3 is input to the flip-flop circuits 8 and 9, and the timing setup of the data signals D2 and D3 is performed based on the clock phase.
  • the data signals D4 and D5 set up by the clock signal CK3 are respectively supplied to the exclusive OR circuit 10, and the output is used to identify whether the same data bit is set up by the same rising edge of the clock signal CK3.
  • FIG. 5 shows an internal configuration example of the phase interpolation circuit 12.
  • the phase interpolation circuit 12 of this example includes first to fourth transistors (NMOS transistors) Tr1 to Tr4, first and second resistors R1 and R2, and first and second current sources I1 and I2. Yes.
  • the drains of the first and third transistors Tr1 and Tr3 are connected in common, and are connected to the power supply potential P via the resistor R1.
  • the drains of the second and fourth transistors Tr2 and Tr4 are connected in common and connected to the power supply potential P via the resistor R2.
  • the first and second transistors Tr1 and Tr2 are connected to the current source I1 with their sources connected in common.
  • the third and fourth transistors Tr2 and Tr4 are connected to the current source I2 with their sources connected in common.
  • the gate of the first transistor Tr1 is connected to the input terminal C1a
  • the gate of the second transistor Tr2 is connected to the input terminal C1b
  • the gate of the third transistor Tr3 is connected to the input terminal C2a
  • the fourth transistor The gate of the transistor Tr4 is connected to the input terminal C2b.
  • Control bits N1a to N1d are applied from the counter circuit 11 to the current source I1 through the control terminal, and control bits N2a to N2d are applied to the current source I2 through the control terminal.
  • the output terminal OUT1a is connected between the commonly connected source of the second and fourth transistors Tr2 and Tr4 and the resistor R2, and the commonly connected source and resistor of the first and third transistors Tr1 and Tr3.
  • the output terminal OUT1b is connected to R1.
  • the current source I1 in this example includes a constant current source including four binary weighted current sources and a control terminal for controlling on / off of each current source.
  • Each current switch and each bit of the control bits N1a to N1d have a one-to-one correspondence, and each current switch is turned on when the value of the corresponding bit is 1, and turned off when the value is 0.
  • the current source I2 includes a constant current source composed of four binary weighted current sources and a control terminal for controlling on / off of each current source.
  • Each current switch and each bit of the control bits N2a to N2d have a one-to-one correspondence, and each current switch is turned on when the value of the corresponding bit is 1, and turned off when the value is 0.
  • the amplitude of the current flowing on the current source I1 side and the amplitude of the current flowing on the current source I2 side are controlled by the control bit N, and their sum is kept constant.
  • the potential of the output terminal OUT1a is determined by the sum of the current flowing through the second transistor Tr2 and the current flowing through the fourth transistor Tr4.
  • the potential of the output terminal OUT1b is determined by the sum of the current flowing through the first transistor Tr1 and the current flowing through the third transistor Tr3. Therefore, when a clock signal having a phase difference of 90 ° is input to the input terminals C1 and C2, a clock signal CK3 having a phase determined by the control bit N is output from the output terminal OUT1. Since the operation principle of the phase interpolation circuit is described in Non-Patent Document 1, detailed description thereof is omitted here.
  • timing adjustment circuit 200 Before timing adjustment, one of the data signals D2 and D3 having the same data signal waveform but different in phase is set up at the rising edge of the clock signal CK3 shifted by one clock cycle. As a result, the data signal output from each flip-flop circuit is input to the exclusive OR circuit 10 with a time difference between two rising edges, that is, with a delay difference of 1 bit.
  • the exclusive OR circuit 10 receives the data signals D4 and D5 and identifies the presence or absence of a 1-bit delay difference.
  • the setup of the data signal D2 determines that the rising edge of the clock signal CK3 exists near the transition point (rising edge) of the data signal. That is, since the setup timing is close to the transition point, the chance that an error occurs in the signal (data signal D4) output from the flip-flop circuit 8 increases. Therefore, when the output signal D6 has a high level before adjustment, the counter circuit 11 starts counting in order to control the phase interpolation circuit 12 that controls the phase of the clock signal CK3. Specifically, the count signal S1 output from the counter circuit 11 starts counting so as to delay the phase.
  • the phase of the clock signal CK3 begins to change, and the edge of the same clock signal sends the count signal S1 to the phase interpolation circuit 12 until the flip-flop circuits 8 and 9 set up the same data bits for both the data signals D2 and D3. to continue.
  • the count signal S1 is sent so that the phase changes until the high level does not rise in the output signal D6 of the exclusive OR circuit 10.
  • the clock signal CK3 can be set up at a point where a delay corresponding to the delay amount Td is added from the transition point of the data signal D2 when the high level is not reached.
  • the data signal D2 can be set up at a point that has a margin from the transition point for that time, and the data output D4 of the flip-flop circuit 8 is at a timing that is unlikely to cause an error. Set up.
  • the data signals D2 of the data signals D2 and D3 having the same data signal waveform but different phases are set up at the same clock edge timing.
  • the data signals D4 and D5 output from the two flip-flop circuits 8 and 9 are output without time difference, and the respective data signals D4 and D5 are input to the exclusive OR circuit 10.
  • there is no one-bit delay difference between the two data signals D4 and D5 and a low level signal is output to the output signal D6 of the exclusive OR circuit 10.
  • the setup of the data signal D2 determines that the rising edge of the clock signal CK3 exists near the transition point (falling) of the data signal when the low level signal continues before the adjustment.
  • the counter circuit starts counting in order to control the phase interpolation circuit 12 that controls the phase of the clock signal CK3. Specifically, the count signal S1 output from the counter circuit starts counting in a direction that advances the phase.
  • the phase of the clock signal CK3 begins to change, and the flip-flop circuits 8 and 9 are set up at the timing T1 of the edge of the same clock signal CK3 among the data signals D2 and D3, and the data signal D3 is the T2 timing of the clock signal CK3. The count is continued until the condition that the same bit is set up at the timing is satisfied.
  • the output signal D6 of the exclusive OR circuit 10 becomes high level, the clock signal CK3 is set up at a point where a delay corresponding to the delay amount Td is added from the transition point of the data signal D2. it can.
  • the data signal D2 can be set up at a point having a margin from the transition point for an arbitrary time, and the data output D4 of the flip-flop circuit 8 is less likely to cause an error. Set up with.
  • the same effect as in the first embodiment is obtained.
  • the timing adjustment circuit according to the present invention uses the input data signal and the data signal obtained by delaying the input data signal to determine the switching timing in the flip-flop.
  • a circuit for automatically adjusting the phase of the signal can be provided. This eliminates the need for the user to monitor the signal output from the flip-flop circuit using an oscilloscope, for example, and adjust the phase of the clock signal.
  • the timing adjustment circuit according to the present invention can control the phase of the clock signal using the time set as the delay amount. Therefore, there is an advantageous effect that desired phase adjustment is facilitated.
  • the timing of the clock for timing latch is fixed, and a plurality of (m + 1) data having different phases are prepared, and each is latched by the above-mentioned clock by the (m + 1) flip-flop circuit. .
  • the timing adjustment circuit according to the present invention can more easily detect the latch timing and automatically adjust the latch timing.
  • the timing adjustment circuit according to the present invention can determine the switching timing in the flip-flop circuit with a small circuit scale.
  • Patent Document 1 two phase selection circuits are configured.
  • the timing adjustment circuit according to the present invention can be configured by one phase interpolation circuit having a function equivalent to that of the phase selection circuit of Patent Document 1. For this reason, there is an advantage that the number of parts of the circuit can be reduced as compared with Patent Document 1.
  • Patent Document 2 as described above, two or more delay elements are required to create the timing condition of the latch. Since the timing adjustment circuit according to the present invention is realized by the delay unit, there is an advantage that the number of circuits can be reduced as compared with the configuration of Patent Document 2.
  • Patent Document 1 there is a possibility that output data is not actually monitored, and it may not actually be latched at a desired timing due to a delay in the system.
  • the timing adjustment circuit according to the present invention it is possible to latch at a more reliable timing by monitoring the output waveform after latching.

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  • Manipulation Of Pulses (AREA)

Abstract

　フリップフロップにおけるスイッチングタイミングを決めるクロック信号の位相を自動的に調整するタイミング調整回路を提供する。タイミング調整回路（１００）において、分岐部（１５）は、入力データ信号を第１及び第２データ信号へ分岐させる。遅延部（５は、第１データ信号を受け、遅延量を遅延させた第３データ信号を出力する。第１フリップフロップ回路（８）は、第２データ信号をクロック生成部（１７）が生成した第１クロック信号に応じてラッチする。第２フリップフロップ回路（９）は、第３データ信号を第１クロック信号に応じてラッチする。位相比較部（１６）は、第１フリップフロップ回路（８）の出力と第２フリップフロップ回路（９）の出力とを比較し、比較結果を出力する。位相制御部（６）は、位相比較部（１６）の出力に応じて、クロック信号の位相を変更するようにクロック生成部（１７）を制御する。

Description

タイミング調整回路及びラッチタイミング検出回路
　本発明は、フリップフロップ回路の信号出力のタイミングを調整する回路に関し、例えば、セットアップ制御用クロック信号の位相を調整する回路に関する。
　一般に、フリップフロップ回路においては、安定した動作を確保するために、セットアップ時間とホールド時間を確保する必要がある。セットアップ時間は、入力データ信号が変化してからフリップフロップの読み込みのためにクロック信号が変化するまでの時間である。ホールド時間は、フリップフロップの読み込みのためにクロック信号が変化してから後も入力データ信号を同一レベルに維持すべき時間である。しかしながら、ホールド時間の確保が困難となっているのが現状である。
　例えば、図６に示す集積回路を参照すると、位相調整回路９０は、クロック発振部９１、データ入力部９２、データ出力部９３、１つのフリップフロップ回路９４、及び位相制御部９５とから構成されている。図７にフリップフロップ回路の正常なタイミング動作のタイムチャートを示す。この位相調整回路９０は、入力されたクロック信号に対して、制御信号入力部９６に印加する制御信号に基づき任意の位相調整を行う。図７に示すように、フリップフロップ回路９４は、クロック信号ＣＫ２の立ち上がりエッジ（識別点）でデータ入力部９２から入力されるデータ信号Ｄ１をラッチする。従って、フリップフロップ回路９４は、クロック信号の立ち上がりエッジにより出力されるデータ信号Ｄ２のタイミングが決定する。
　例えば、特許文献１，２には、フリップフロップ回路に供給されるデータ信号またはクロック信号の位相を調整する回路が開示されている。
　特許文献１では、受信データ速度を上回る高速クロックを使用せずに、受信データが散発的に発生しかつ入力タイミングが不定な高速のバースト信号に対応でき、かつ連続信号における位相変動に対する良好な追従性を持つビット同期回路が開示されている。特許文献１のビット同期回路は、システムクロックを遅延回路により多相化し、位相比較用パルス生成回路が受信データの変化点と多相クロックの立上り点でパルスを生成し、制御手段が生成したパルスを用いて位相比較を行い、比較結果によりデータ打抜き用のクロック位相を制御する。
　また、特許文献２では、クロック信号が位相調整されていなくても、常時ビット同期したデータ信号を得る技術が開示されている。特許文献２のビット位相同期回路は、クロックでラッチされ、且つ異なる位相の３個のデータ信号Ｄ１～Ｄ３を得る。そのデータ信号Ｄ１とＤ２の位相比較結果、Ｄ２とＤ３の位相比較結果により制御信号Ｓ１、Ｓ２を得る。この制御信号Ｓ１とＳ２の組合せによってデータ信号Ｄ１～Ｄ３のうちからビット同期された１個のデータ信号を得る。
特開平１０－２４７９０３号公報 特開平８－１４９１１９号公報
黒田　忠広　監訳「デジタルシステム工学　応用編」、丸善株式会社、平成１５年３月３０日、ｐ．７５９－７６２
　しかしながら、位相調整回路９０では、図８に示すタイムチャートを参照すると、無作為のタイミングでクロック信号、或いはデータ信号を入力した場合、データ信号Ｄ１の論理遷移点にクロック信号ＣＫ２の立ち上がりエッジ（識別点）がきてしまう。その結果、フリップフロップ回路９４がデータ信号Ｄ１をラッチすることができず、その出力信号Ｄ２によって駆動される光位相変調器の出力信号にもエラーが生じることがある。従来ではこれを解決するため、利用者が出力信号Ｄ２をモニターし、クロック信号とデータ信号との位相差を判断する。そして、判断した結果を基にクロック信号の位相調整を行うことでエラーを補正する。このように、利用者が位相調整を実施する必要があった。
　また、特許文献１では、クロック信号を多相化して、位相比較を行い、クロック位相を制御する。複数のクロック信号の候補を生成して選択するために、位相選択回路の数が増えていた。特許文献２では、データ信号から位相の異なる３つのデータ信号を生成し、３つのデータ信号から一つのデータ信号を選択する。複数のデータ信号の候補を生成するために、２個以上の遅延素子が必要となっていた。
　本発明は、このような事情に鑑みてなされたものであり、クロックのタイミング調整が容易な手法を用いて、フリップフロップにおけるスイッチングタイミングを決めるクロック信号の位相を調整する回路を提供することを目的とする。
　本発明に係るタイミング調整回路の一態様は、入力部、分岐部、遅延部、クロック生成部、第１フリップフロップ回路、第２フリップフロップ回路、位相比較部、及び位相制御部を備える。入力部は、入力データ信号が供給される。分岐部は、前記入力データ信号を第１及び第２データ信号へ分岐させる。遅延部は、前記第１データ信号を受け、遅延量を遅延させた第３データ信号を出力する。クロック生成部は、位相の異なる複数のクロック信号を生成する。第１フリップフロップ回路は、前記第２データ信号を受け、前記第２データ信号を前記クロック生成部が生成した第１クロック信号に応じてラッチする。第２フリップフロップ回路は、前記第３データ信号を受け、前記第３データ信号を前記第１クロック信号に応じてラッチする。位相比較部は、前記第１フリップフロップ回路の出力と前記第２フリップフロップ回路の出力とを受け、前記第１フリップフロップ回路の出力と前記第２フリップフロップ回路の出力とを比較し、比較結果を出力する。位相制御部は、前記位相比較部の出力に応じて、前記クロック信号の位相を変更するように前記クロック生成部を制御する。
　また、本発明に係るラッチタイミング検出回路の一態様は、第１フリップフロップ回路のセットアップ時間を確保する回路であり、上述した、分岐部、遅延部、クロック生成部、第２フリップフロップ回路、位相比較部、及び位相制御部から構成される。
　本発明の実施の形態の一態様によれば、クロックのタイミング調整が容易な手法を用いて、フリップフロップにおけるスイッチングタイミングを決めるクロック信号の位相を調整する回路を提供することが可能になる。
本発明に係る実施の形態１のタイミング調整回路の構成例を示す図である。 実施の形態１、２のタイミング調整回路の動作例を示すタイムチャートである。 実施の形態１，２のタイミング調整回路の動作例を示すタイムチャートである。 本発明に係る実施の形態２のタイミング調整回路の構成例を示す図である。 図４の位相補間回路の構成例を示す回路図である。 関連する位相調整回路の構成例を示す図である。 フリップフロップ回路における正常なタイミング動作を示すタイムチャートである。 フリップフロップ回路における異常なタイミング動作を示すタイムチャートである。
　以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
　本発明に係るタイミング調整回路は、フリップフロップ回路におけるセットアップ制御信号用クロック信号の位相の度合いを監視し、該監視結果に基づいて該クロック信号の位相を自動的に調整する。特に、セットアップ制御用クロック信号の位相を自動的に調整することで、回路動作の信頼性を向上させる。加えて、タイミング制御の簡素化が可能となる信号出力タイミング自動調整回路に関する。
　以下、図面を参照して実施の形態を説明する。
（実施の形態１）
　まず、図１から図３を参照して、実施の形態１に係るフリップフロップ回路におけるタイミング調整回路（自動タイミング制御回路）について説明する。図１は、実施の形態１に係るタイミング調整回路の構成図である。図１に示すタイミング調整回路１００は、入力クロック生成部１、データ信号入力部２、データ信号出力部３、フリップフロップ回路（第１フリップフロップ回路）８、ラッチタイミング検出部１４、及び分岐部１５を備える。ラッチタイミング検出部１４は、リセット信号入力部４、遅延部５、位相制御部６、多相クロック生成部７、フリップフロップ回路（第２フリップフロップ回路）９、及び位相比較部１６から成る。
　タイミング調整回路１００は、入力データ信号Ｄ０が供給され、２つ構成されるフリップフロップ回路８，９のうちフリップフロップ回路８によってセットアップし、出力データ信号Ｄ４を出力する。
　入力クロック生成部１は、クロック信号（入力クロック信号）ＣＫ１を生成する。
　データ信号入力部（入力端子）２は、入力データ信号Ｄ０が供給される。
　データ信号出力部（出力端子）３は、フリップフロップ回路８から出力されるデータ信号Ｄ４を出力する。
　図１では、データ信号入力部２とデータ信号出力部３とを、信号の伝送方向をわかりやすくするため矢印を用いて示している。
　フリップフロップ回路８は、データ信号Ｄ２を受け、クロック信号Ｄ３に応じてラッチし、データ信号Ｄ４を出力する。
　ラッチタイミング検出部１４、フリップフロップ回路８がデータ信号Ｄ２をラッチするタイミングを調整する。
　分岐部１５は、データ信号入力部２から入力データ信号Ｄ０を受け、データ信号Ｄ１、Ｄ２に分岐させる。
　リセット信号入力部４は、リセット信号が入力される端子である。
　遅延部５は、データ信号Ｄ１を受け、遅延量Ｔｄを遅延させたデータ信号Ｄ３を出力する。
　位相制御部６は、位相比較部１６の出力に応じて、入力クロック信号ＣＫ１の位相を遅延量Ｔｄ分変更するように多相クロック生成部７を制御する。
　多相クロック生成部７は、入力クロック信号ＣＫ１を受け、位相制御部６の制御によって位相の異なる複数のクロック信号を生成する。
　フリップフロップ回路９は、データ信号Ｄ３を受け、クロック信号Ｄ３に応じてラッチし、データ信号Ｄ５を出力する。
　位相比較部１６は、フリップフロップ回路８の出力（データ信号Ｄ４）とフリップフロップ回路９の出力（データ信号Ｄ５）とを受け、データ信号Ｄ４とデータ信号Ｄ４とを比較する。
　クロック生成部１７は、位相の異なる複数のクロックを生成する機能を担い、図１では、入力クロック生成部１と多相クロック生成部７とから構成される。
　ここで、タイミング調整回路１００での、入力データ信号Ｄ０と入力クロック信号ＣＫ１との流れに着目して説明する。
　入力されたデータ信号Ｄ０は、分岐部１５により第１のデータ信号Ｄ１および第２のデータ信号Ｄ２に分かれる。データ信号Ｄ２は遅延部５に入力され、データ信号Ｄ２に対し、遅延量Ｔｄ分だけ位相が遅いデータ信号Ｄ３となる。位相が異なるデータ信号Ｄ２，Ｄ３はフリップフロップ回路８、９にそれぞれ入力される。
　一方、入力クロック生成部１で生成される入力クロック信号ＣＫ１は、多相クロック生成部７へ入力され、多相クロック生成部７へ別途入力される位相制御信号Ｓ０により制御され、クロック信号ＣＫ３を出力する。クロック信号ＣＫ３はフリップフロップ回路８、９にそれぞれ供給され、その当該クロック位相に基づき、データ信号Ｄ２，Ｄ３のタイミングセットアップを行う。クロック信号ＣＫ３によってセットアップされたデータ信号Ｄ４、Ｄ５はそれぞれ位相比較部１６に供給され、その出力をもってクロック信号ＣＫ３の同じ立ち上がりエッジにより同じデータビットのセットアップを行っているかの識別を行う。
　次に、タイミング調整回路１００の動作の詳細を、図２，３を参照して説明する。
　図２のタイムチャートはタイミング調整前に同じクロック信号ＣＫ３の立ち上がりエッジにより同じデータビットのセットアップを行えていないケースのクロック信号ＣＫ３の位相制御方法を示す。
　遅延部５により位相差が存在する２つの同じデータ信号Ｄ２、Ｄ３は、１種のクロック信号ＣＫ３あるいは同位相クロック信号の立ち上がりエッジによりフリップフロップ回路８，９にセットアップされる。このケースではタイミング調整前、同じデータ信号の波形であって位相のみ異なるデータ信号Ｄ２、Ｄ３のうち、データ信号Ｄ２はクロック信号ＣＫ３のタイミングＴ１の立ち上がりエッジでセットアップされる。一方、データ信号Ｄ３はクロック信号ＣＫ３のタイミングＴ２の立ち上がりエッジで同じビットがセットアップされる。その結果、二つのフリップフロップ回路８，９から出力されるデータ信号Ｄ４，Ｄ５はタイミングＴ１とＴ２との時間差、つまり１ビット分の遅延差がついた状態で位相比較部１６に入力される。位相比較部１６では、データ信号Ｄ４、Ｄ５を受け、１ビット分の遅延差有無の識別を行う。
　この時、２つのデータ信号Ｄ４，Ｄ５に１ビット分の遅延差がある場合、位相比較部１６の出力信号Ｄ６には２ビット分のハイレベルの信号が出力される。当該ケースの場合、ハイレベルの信号をもってデータ信号Ｄ２のセットアップはデータ信号の遷移点付近（立ち上がり）にクロック信号ＣＫ３の立ち上がりエッジが存在すると判断する。
　つまり、セットアップのタイミングが遷移点に近い為、フリップフロップ回路８から出力される信号（データ信号Ｄ４）にエラーが生じる機会が増加する。そこで、調整前に出力信号Ｄ６にハイレベルが存在する場合、クロック信号ＣＫ３の位相を制御する多相クロック生成部７制御するため、位相制御部６は位相調整を始める。具体的には、位相制御部６は、制御信号Ｓ１によって、クロック信号ＣＫ３のタイミングＴ１の立ち上がりエッジが、データ信号Ｄ２に対して遅延を持つデータ信号Ｄ３の遷移点に向け移動するようも制御を始める。
　つまりクロック信号ＣＫ３の位相を遅らすように制御を始める。タイミングＴ１において、クロック信号ＣＫ３の位相が変わり始め、フリップフロップ回路８，９がデータ信号Ｄ２，Ｄ３ともに同じデータビットをセットアップするまで多相クロック生成部７へ制御信号Ｓ０を送り続ける。位相比較部１６の出力信号Ｄ６にハイレベルが立たなくなるまでクロック信号ＣＫ３の位相を掃引する。この時、ハイレベルに立たなくなった時点で、クロック信号ＣＫ３はデータ信号Ｄ２の遷移点からほぼ遅延量Ｔｄ分だけ遅延を加えたポイントでセットアップをできる。つまり、遅延部５において、データ信号Ｄ１へ任意の遅延量Ｔｄを加えることで、任意の時間分、遷移点から余裕をもったポイントでデータ信号Ｄ２のセットアップ可能となり、フリップフロップ回路８のデータ出力Ｄ４はエラーを起こし難いタイミングでセットアップされる。
　一方で、図３のタイムチャートはタイミング調整前にあらかじめ同じクロック信号ＣＫ３の立ち上がりエッジにより同じデータビットのセットアップを行えているケースのクロック信号ＣＫ３の位相制御方法を示す。このケースではタイミング調整前、同じデータ信号の波形であって位相のみ異なるデータ信号Ｄ２、Ｄ３は共にクロック信号ＣＫ３のタイミングＴ１の立ち上がりエッジでセットアップされる。その結果、二つのフリップフロップ回路８，９から出力されるデータ信号Ｄ４，Ｄ５は時間差無で出力され、それぞれのデータ信号Ｄ４，Ｄ５は位相比較部１６へ入力される。
　この時、２つのデータ信号Ｄ４、Ｄ５に１ビット分の遅延差がない場合、位相比較部１６の出力信号Ｄ６にはローレベルの信号が出力される。当該ケースの場合、調整前にローレベルの信号が続くことをもってデータ信号Ｄ２のセットアップはデータ信号の遷移点付近（立ち下がり）にクロック信号ＣＫ３の立ち上がりエッジが存在すると判断する。
　つまり、セットアップのタイミングが遷移点に近い為、出力される信号にエラーが生じる機会が増加する。そこで、調整前に出力信号Ｄ６にローレベルが続く場合、クロック信号ＣＫ３の位相を制御する多相クロック生成部を制御するため、位相制御部６は位相調整を始める。具体的には、位相制御部６は、制御信号Ｓ０によって、クロック信号ＣＫのタイミングＴ１の立ち上がりエッジがデータ信号Ｄ２に対して遅延を持つＤ３の遷移点に向け移動するように制御を始める。つまり、クロック信号ＣＫ３の位相を早めるように制御を始める。
　クロック信号ＣＫ３の位相が変わり始め、フリップフロップ回路８，９がデータ信号Ｄ２、Ｄ３のうち、データ信号Ｄ２はクロック信号ＣＫ３のタイミングＴ１でセットアップ、データ信号Ｄ３はクロック信号ＣＫ３のタイミングＴ２で同じビットがセットアップされる条件を満たすところまで多相クロック生成部７へ制御信号Ｓ０を送り続ける。位相比較部１６の出力信号Ｄ６に、ハイレベルが立つようになった時点で、クロック信号ＣＫ３はデータ信号Ｄ２の遷移点からほぼ遅延量Ｔｄ分だけ遅延を加えたポイントでセットアップをできる。つまり遅延部５において、データ信号Ｄ１へ任意の遅延量Ｔｄを加えることで、任意の時間分、遷移点から余裕をもったポイントでデータ信号Ｄ２のセットアップが可能となり、フリップフロップ回路８のデータ出力Ｄ４はエラーを起こし難いタイミングでセットアップされる。
　ただし、遅延量Ｔｄは、データ信号Ｄ２とデータ信号Ｄ３とのハイレベルが重なる期間が生じる範囲で設定する必要がある。図２、３を用いて説明すると、データ信号Ｄ２のハイレベルの期間Ｄ２－Ｈとデータ信号Ｄ３のハイレベルの期間Ｄ３－Ｈとが重なる期間ができるように設定する。例えば、図２，３では、Ｄ２－ＨからＴｄを差し引いた時間が重なる期間となる。
　一例として、クロック信号ＣＫ３の立ち上がりエッジを、データ信号Ｄ２のハイレベルの期間の中央付近に調整することを希望する場合を想定する。この場合には、データ信号Ｄ２のハイレベルの期間のおよそ半分の期間に相当する時間を遅延量Ｔｄに設定することにより、可能となる。さらに、タイミング調整回路は、遅延量Ｔｄを外部から可変となるように構成することが可能である。例えば、遅延部５をバッファ遅延により構成し、外部から制御信号で制御する。これにより、バッファの数を調整して遅延量Ｔｄを所望の値に変更することが可能となる。簡易な方法により遅延量Ｔｄを所望の値に変更してクロック信号の立ち上がりエッジを変更することにより、タイミング制御の簡素化を可能にすることができる効果が生じる。
（実施の形態２）
　まず、図４を参照して、実施の形態２に係るフリップフロップ回路におけるタイミング調整回路について説明する。図４は、実施の形態２に係るタイミング調整回路の構成図である。図４に示すタイミング調整回路２００は、入力クロック生成部１、１３、データ信号入力部２、データ信号出力部３、フリップフロップ回路８、ラッチタイミング検出部２１、及び分岐部１５を備える。ラッチタイミング検出部２１は、リセット信号入力部４、遅延部５、フリップフロップ回路９、排他的論理和回路１０、カウンタ回路（Ｎビットカウンタ）１１、及び位相補間回路１２から成る。
　タイミング調整回路２００は、入力データ信号Ｄ０が供給され、２つ構成されるフリップフロップ回路８，９のうちフリップフロップ回路８によってセットアップされ、出力データ信号Ｄ４を出力する。
　入力クロック生成部１３は、クロック信号（入力クロック信号）ＣＫ２を生成する。
　排他的論理和回路１０は、フリップフロップ回路８の出力（データ信号Ｄ４）とフリップフロップ回路９の出力（データ信号Ｄ５）とを受け、データ信号Ｄ４とデータ信号Ｄ４との排他的論理和を出力信号Ｄ６として出力する。
　カウンタ回路１１は、位相比較部１６の出力に応じて、入力クロック信号ＣＫ１、ＣＫ２の位相を遅延量分変更するように多相クロック生成部を制御する。
　位相補間回路１２は、入力クロック信号ＣＫ１、ＣＫ２を受け、カウンタ回路１１の制御によって位相の異なる複数のクロック信号を生成する。
　他の構成要素は図１と同様であるため、説明を省略する。
　ここで、タイミング調整回路１００での、入力データ信号Ｄ０と入力クロック信号ＣＫ１との流れに着目して説明する。
　入力されたデータ信号Ｄ０は分岐部１５により第１のデータ信号Ｄ１および第２のデータ信号Ｄ２に分かれる。データ信号Ｄ２は遅延部５に入力され、データ信号Ｄ２に対し、遅延量Ｔｄ分だけ位相が遅いデータ信号Ｄ３となる。位相が異なるデータ信号Ｄ２，Ｄ３はフリップフロップ回路８、９にそれぞれ入力される。
　一方、２つの異なるクロック生成回路で生成される入力クロック信号ＣＫ１、ＣＫ２は同じ周波数であって、異なる位相特性をもっており、クロック信号ＣＫ１、ＣＫ２の位相補間回路１２へ供給され、位相補間回路１２へ別途入力される制御信号Ｓ１により位相制御され、クロック信号ＣＫ３として出力される。
　クロック信号ＣＫ３はフリップフロップ回路８、９にそれぞれ入力され、その当該クロック位相に基づき、データ信号Ｄ２，Ｄ３のタイミングセットアップを行う。クロック信号ＣＫ３によってセットアップされたデータ信号Ｄ４、Ｄ５はそれぞれ排他的論理和回路１０に供給され、その出力をもってクロック信号ＣＫ３の同じ立ち上がりエッジにより同じデータビットのセットアップを行っているかの識別を行う。
　図５は位相補間回路１２の内部構成例を示す。
　この例の位相補間回路１２は、第１～第４のトランジスタ（ＮＭＯＳトランジスタ）Ｔｒ１～Ｔｒ４、第１、第２の抵抗Ｒ１、Ｒ２、第１、第２の電流源Ｉ１、Ｉ２を有している。第１と第３のトランジスタＴｒ１，Ｔｒ３は、互いのドレインが共通に接続されて、抵抗Ｒ１を介して電源電位Ｐに接続されている。第２と第４のトランジスタＴｒ２、Ｔｒ４は、互いのドレインが共通に接続されて、抵抗Ｒ２を介して電源電位Ｐに接続されている。第１、第２のトランジスタＴｒ１、Ｔｒ２は、互いのソースが共通に接続されて、電流源Ｉ１に接続されている。第３と第４のトランジスタＴｒ２、Ｔｒ４は、互いのソースが共通に接続されて、電流源Ｉ２に接続されている。また、第１のトランジスタＴｒ１のゲートは入力端子Ｃ１ａに接続され、第２のトランジスタＴｒ２のゲートは入力端子Ｃ１ｂに接続され、第３のトランジスタＴｒ３のゲートは入力端子Ｃ２ａに接続され、第４のトランジスタＴｒ４のゲートは入力端子Ｃ２ｂに接続されている。
　また、電流源Ｉ１には制御端子を通じて、カウンタ回路１１から制御ビットＮ１ａ～Ｎ１ｄが印可され、電流源Ｉ２には制御端子を通じて制御ビットＮ２ａ～Ｎ２ｄが印可されるようになっている。
　そして、第２と第４のトランジスタＴｒ２、Ｔｒ４の共通接続されたソースと抵抗Ｒ２との間に出力端子ＯＵＴ１ａが接続され、第１と第３のトランジスタＴｒ１、Ｔｒ３の共通接続されたソースと抵抗Ｒ１との間に出力端子ＯＵＴ１ｂが接続されている。
　この例の電流源Ｉ１は、バイナリー重み付けした４個の電流源からなる定電流源と、その各々の電流源のオン、オフを制御する制御端子からなる。各電流スイッチと制御ビットＮ１ａからＮ１ｄの各ビットとは１対１に対応しており、それぞれの電流スイッチは対応するビットの値が１のときにオンし、０のときにオフする。
　また、電流源Ｉ２は、バイナリー重み付けした４個の電流源からなる定電流源と、その各々の電流源のオン、オフを制御する制御端子からなる。各電流スイッチと制御ビットＮ２ａからＮ２ｄの各ビットとは１対１に対応しており、それぞれの電流スイッチは対応するビットの値が１のときにオンし、０のときにオフする。この位相補間回路１２において、電流源Ｉ１側に流れる電流の振幅と、電流源Ｉ２側に流れる電流の振幅は、制御ビットＮによって制御され、それらの和は、一定に保たれる。
　また、出力端子ＯＵＴ１ａの電位は、第２のトランジスタＴｒ２を流れる電流と第４のトランジスタＴｒ４を流れる電流の和によって決定される。出力端子ＯＵＴ１ｂの電位は、第１のトランジスタＴｒ１を流れる電流と第３のトランジスタＴｒ３を流れる電流の和によって決定される。従って、入力端子Ｃ１とＣ２に９０°だけ位相の異なるクロック信号が入力されると、制御ビットＮにより定まる位相のクロック信号ＣＫ３が出力端子ＯＵＴ１から出力されることになる。
　なお、位相補間回路の動作原理については、非特許文献１に記載されているので、ここでは詳細な説明は省略する。
　次に、タイミング調整回路２００の動作の詳細を、図２，３を参照して説明する。
　例えば、タイミング調整前、同じデータ信号の波形であって位相のみ異なるデータ信号Ｄ２、Ｄ３のうち、一方のデータ信号はクロック１周期分ずれたクロック信号ＣＫ３の立ち上がりエッジでセットアップされる。その結果、それぞれのフリップフロップ回路から出力されるデータ信号は２つの立ち上がりエッジの時間差、つまり１ビット分の遅延差がついた状態で排他的論理和回路１０に入力される。排他的論理和回路１０では、データ信号Ｄ４，Ｄ５を受け、１ビット分の遅延差有無の識別を行う。
　この時、２つのデータ信号Ｄ４，Ｄ５に１ビット分の遅延差があり、排他的論理和回路１０の出力信号Ｄ６には２ビット分のハイレベルの信号が出力される。当該ケースの場合、ハイレベルの信号をもってデータ信号Ｄ２のセットアップはデータ信号の遷移点付近（立ち上がり）にクロック信号ＣＫ３の立ち上がりエッジが存在すると判断する。
　つまり、セットアップのタイミングが遷移点に近い為、フリップフロップ回路８から出力される信号（データ信号Ｄ４）にエラーが生じる機会が増加する。そこで、調整前に出力信号Ｄ６にハイレベルが存在する場合、クロック信号ＣＫ３の位相を制御する位相補間回路１２を制御するため、カウンタ回路１１はカウントを始める。具体的には、カウンタ回路１１から出力されるカウント信号Ｓ１は位相を遅らすようカウントを始める。
　タイミングＴ１において、クロック信号ＣＫ３の位相が変わり始め、同じクロック信号のエッジが、フリップフロップ回路８，９がデータ信号Ｄ２，Ｄ３ともに同じデータビットをセットアップするまで位相補間回路１２へカウント信号Ｓ１を送り続ける。排他的論理和回路１０の出力信号Ｄ６にハイレベルが立たなくなるまで位相が変わるようカウント信号Ｓ１を送る。この時、ハイレベルに立たなくなった時点で、クロック信号ＣＫ３はデータ信号Ｄ２の遷移点から遅延量Ｔｄに相当するだけ遅延を加えたポイントでセットアップをできる。つまり、遅延部５に任意の差分を加えることで、その時間分、遷移点から余裕をもったポイントでデータ信号Ｄ２のセットアップ可能となり、フリップフロップ回路８のデータ出力Ｄ４はエラーを起こし難いタイミングでセットアップされる。
　一方で、例えば、タイミング調整前、同じデータ信号の波形であって位相のみ異なるデータ信号Ｄ２、Ｄ３のデータ信号Ｄ２は共に同じクロックエッジのタイミングでセットアップされる。その結果、二つのフリップフロップ回路８，９から出力されるデータ信号Ｄ４，Ｄ５は時間差無で出力され、それぞれのデータ信号Ｄ４，Ｄ５は排他的論理和回路１０へ入力される。
　この時、２つのデータ信号Ｄ４，Ｄ５に１ビット分の遅延差がなく、排他的論理和回路１０の出力信号Ｄ６にはローレベルの信号が出力される。当該ケースの場合、調整前にローレベルの信号が続くことをもってデータ信号Ｄ２のセットアップはデータ信号の遷移点付近（立ち下がり）にクロック信号ＣＫ３の立ち上がりエッジが存在すると判断する。つまり、セットアップのタイミングが遷移点に近い為、出力される信号にエラーが生じる機会が増加する。そこで、調整前に出力信号Ｄ６にローレベルが続く場合、クロック信号ＣＫ３の位相を制御する位相補間回路１２を制御するため、カウンタ回路はカウントを始める。具体的には、カウンタ回路から出力されるカウント信号Ｓ１は位相を早める方へカウントを始める。
　クロック信号ＣＫ３の位相が変わり始め、フリップフロップ回路８，９がデータ信号Ｄ２、Ｄ３のうち、データ信号Ｄ２は同じクロック信号ＣＫ３のエッジのＴ１タイミングでセットアップ、データ信号Ｄ３はクロック信号ＣＫ３のＴ２のタイミングで同じビットがセットアップされる条件を満たすところまでカウントを続ける。排他的論理和回路１０の出力信号Ｄ６に、ハイレベルが立つようになった時点で、クロック信号ＣＫ３はデータ信号Ｄ２の遷移点からほぼ遅延量Ｔｄに相当するだけ遅延を加えたポイントでセットアップをできる。つまり遅延部５に任意の差分を加えることで、任意の時間分、遷移点から余裕をもったポイントでデータ信号Ｄ２のセットアップが可能となり、フリップフロップ回路８のデータ出力Ｄ４はエラーを起こし難いタイミングでセットアップされる。
　実施の形態２においても、実施の形態１と同様の効果を奏する。
　以上、各実施の形態で説明したように、本発明に係るタイミング調整回路は、入力データ信号と、当該入力データ信号を遅延させたデータ信号とを用いて、フリップフロップにおけるスイッチングタイミングを決めるクロック信号の位相を自動的に調整する回路を提供することができる。このため、利用者が例えばオシロスコープを用いてフリップフロップ回路から出力される信号を監視して、クロック信号の位相を調整する必要がなくなる。
　加えて、本発明に係るタイミング調整回路は、遅延量に設定した時間を用いて、クロック信号の位相を制御することが可能になる。従って、所望の位相調整が容易になるという有利な効果を奏する。例えば、特許文献２では、タイミングラッチ用クロックのタイミングは固定であって、位相の異なる複数（ｍ＋１）のデータを用意し、それぞれを（ｍ＋１）のフリップフロップ回路で上記クロックによりラッチする構成である。この場合、クロックの位相に調整機構はなく、正しいラッチのタイミング条件を作り出すのに２個以上の遅延素子が必要となる。これに対して、本発明に係るタイミング調整回路は、より容易にラッチタイミングの検出を行い、自動的に調整することが可能となる。
　さらに加えて、本発明に係るタイミング調整回路は、小さい回路規模によりフリップフロップ回路におけるスイッチングタイミングを決定することが可能になる。例えば、特許文献１では、位相選択回路が２個構成されている。これに対し、本発明に係るタイミング調整回路では、特許文献１の位相選択回路と同等のファンクションを有する位相補間回路１個で構成することができる。このため、特許文献１と比較して回路の部品点数が減らせるというメリットがある。特許文献２についても、上述したように、ラッチのタイミング条件を作り出すのに２個以上の遅延素子が必要となっている。本発明に係るタイミング調整回路は、遅延部により実現することから、特許文献２の構成と比べても、回路数を削減できるというメリットが生じる。
　また、特許文献１では、実際に出力データについてのモニターは行っておらず、システム内での遅延等により実際は所望のタイミングでラッチできていない可能性が存在する。これに対して、本発明に係るタイミング調整回路では、ラッチ後の出力波形をモニターすることによって、より確実なタイミングでラッチ可能となる。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１２年２月２４日に出願された日本出願特願２０１２－０３８１８０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１　クロック生成部
２　データ信号入力部
３　データ信号出力部
４　リセット信号入力部
５　遅延部
６　位相制御部
７　多相クロック生成部
８　フリップフロップ回路（第１フリップフロップ回路）
９　フリップフロップ回路（第２フリップフロップ回路）
１０　排他的論理和回路
１１　カウンタ回路
１２　位相補間回路
１３　クロック生成部
１４、２１　ラッチタイミング検出部
１５　分岐部
１６　位相比較部
１７　制御信号
１００、２００　タイミング調整回路

Claims (8)

  1. 　入力データ信号が供給される入力手段と、
    　前記入力データ信号を第１及び第２データ信号へ分岐させる分岐手段と、
    　前記第１データ信号を受け、任意の遅延量を遅延させた第３データ信号を出力する遅延手段と、
    　位相の異なる複数のクロック信号を生成するクロック生成手段と、
    　前記第２データ信号を受け、前記第２データ信号を前記クロック生成手段が生成した第１クロック信号に応じてラッチする第１フリップフロップ回路と、
    　前記第３データ信号を受け、前記第３データ信号を前記第１クロック信号に応じてラッチする第２フリップフロップ回路と、
    　前記第１フリップフロップ回路の出力と前記第２フリップフロップ回路の出力とを受け、前記第１フリップフロップ回路の出力と前記第２フリップフロップ回路の出力とを比較し、比較結果を出力する位相比較手段と、
    　前記位相比較手段の出力に応じて、前記クロック信号の位相を変更するように前記クロック生成手段を制御する位相制御手段と、を備えるタイミング調整回路。
  2. 　前記位相比較手段は、前記第１フリップフロップ回路の出力と前記第２フリップフロップ回路の出力とが一致するか、不一致であるかを示す比較結果を出力し、
    　前記位相制御手段は、前記比較結果が不一致を示す場合には、前記第１クロック信号の位相を前記遅延量分遅らせ、前記比較結果が一致を示す場合には、前記第１クロック信号の位相を前記遅延量分早くすることを特徴とする請求項１記載のタイミング調整回路。
  3. 　前記遅延量は、前記第１データ信号のハイレベルの期間より小さい時間の範囲で決定されることを特徴とする請求項１または２記載のタイミング調整回路。
  4. 　前記遅延手段は、遅延回路により構成されていることを特徴とする請求項１乃至３のいずれか一項に記載のタイミング調整回路。
  5. 　前記位相比較手段は、前記第１フリップフロップ回路の出力と前記第２フリップフロップ回路の出力との位相の差分を検出する排他的論理和回路により構成されることを特徴とする請求項１乃至４のいずれか一項に記載のタイミング調整回路。
  6. 　前記位相制御手段は、前記遅延量をカウントするカウンタ回路により構成されることを特徴とする請求項１乃至５のいずれか一項に記載のタイミング調整回路。
  7. 　前記クロック生成手段は、多相クロックを生成する位相補間回路により構成されることを特徴とする請求項１乃至６のいずれか一項に記載のタイミング調整回路。
  8. 　第１フリップフロップ回路のセットアップ時間を確保するラッチタイミング検出回路であって、
    　入力データ信号が供給され、前記入力データ信号を第１及び第２データ信号へ分岐させ、前記第２データ信号を前記第１フリップフロップ回路へ出力する分岐手段と、
    　前記第１データ信号を受け、遅延量を遅延させた第３データ信号を出力する遅延手段と、
    　位相の異なる複数のクロック信号を生成するクロック生成手段と、
    　前記第３データ信号を受け、前記第３データ信号を前記クロック生成手段が生成した第１クロック信号に応じてラッチする第２フリップフロップ回路と、
    　前記第１フリップフロップ回路が前記第２データ信号を前記第１クロック信号に応じてラッチした出力と、前記第２フリップフロップ回路の出力とを受け、前記第１フリップフロップ回路の出力と前記第２フリップフロップ回路の出力とを比較する位相比較手段と、
    　前記位相比較手段の出力に応じて、前記クロック信号の位相を前記遅延量変更するように前記クロック生成手段を制御する位相制御手段と、を備えるラッチタイミング検出回路。
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