JPH04929A - データ受信回路 - Google Patents

データ受信回路

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Publication number
JPH04929A
JPH04929A JP2102589A JP10258990A JPH04929A JP H04929 A JPH04929 A JP H04929A JP 2102589 A JP2102589 A JP 2102589A JP 10258990 A JP10258990 A JP 10258990A JP H04929 A JPH04929 A JP H04929A
Authority
JP
Japan
Prior art keywords
output
data
output means
outputs
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2102589A
Other languages
English (en)
Inventor
Hiroki Ogata
宏樹 小形
Koji Ikuta
生田 廣司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2102589A priority Critical patent/JPH04929A/ja
Publication of JPH04929A publication Critical patent/JPH04929A/ja
Pending legal-status Critical Current

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  • Dc Digital Transmission (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 送信側より送信されたディジタルデータを正確に受信す
るデータ受信回路に関し、 セットアツプ時間、ホールド時間を長くとることにより
、データエラーを起こすことのないデータ受信回路を提
供することを目的とし、入力した受信データをクロック
信号で保持出力する第1の出力手段と、入力した受信デ
ータを所定の時間遅延させる遅延手段と、遅延手段によ
り、遅延させた受信データをクロック信号により保持出
力する第2の出力手段と、第1の出力手段と第2の出力
手段の出力中のチエツクピットのチェックパターンを監
視し、チェックパターンが正常な方を選択する選択信号
を出力する監視手段と、第1の出力手段の出力と第2の
出力手段の出力とを入力とし、監視手段の選択信号によ
り、正常な方を選択して出力する選択手段とを備え構成
する。
[産業上の利用分野] 本発明は、送信側より送信されたディジタルデータを正
確に受信するデータ受信回路に関する。
データ上の特定のタイムスロットにデータをチエツクす
るチェックビットを付加して送信し、受信側で、チェッ
クビットをチエツクすることによるエラー検出は広く行
われている方法である。
かかるチェックビットを利用して、入力される受信デー
タを正確に受信することのできるデータ受信回路が要求
されている。
〔従来の技術〕
第4図は従来例を説明する図、第5図は従来例のタイム
チャートを説明する図(進み)、第6図は従来例のタイ
ムチャートを説明する図(遅れ)をそれぞれ示す。
第4図の従来例は、O系データをクロック信号で、保持
出力するFF回路12と、 1系データをクロック信号で、保持出力するFF回路3
2から構成している。
第5図は従来例のタイムチャート(進み)であり、クロ
ック信号■に対して、受信データの位相が進んでいる場
合であり、0系データ■ではホールド時間の余裕が少な
くエラーを発生する可能性があるが、1系データ■では
ホールド時間の余裕が充分あり、エラーは発生しない。
第6図は従来例のタイムチャート(遅れ)であり、クロ
ック信号■に対して、受信データの位相が遅れている場
合であり、0系データ■ではセットアツプ時間の余裕が
充分あり、データを確実に受信することができるが、1
系データ■ではセットアツプ時間の余裕が少なくエラー
を発生する可能性がある。
〔発明が解決しようとする課題〕
従来例では、2つの系の受信データをクロック信号で叩
いて出力しており、一方の系では正しくデータを受信し
ていても、他方の系では受信データとクロック信号の位
相関係によっては、セットアツプ時間、ホールド時間の
余裕がなくなり、正しいデータが入力されているにもか
かわらず、データエラーを発生することがある。
本発明は、セットアツプ時間、ホールド時間を長くとる
ことにより、データエラーを起こすことのないデータ受
信回路を提供することを目的とする。
〔課題を解決するための手段〕
第1図は本発明の詳細な説明するブロック図を示す。
第1図に示す本発明の原理ブロック図中の10は入力し
た受信データをクロック信号で保持出力する第1の出力
手段であり、20は入力した受信データを所定の時間遅
延させる遅延手段であり、30は遅延手段20により、
遅延させた受信データをクロック信号により保持出力す
る第2の出力手段である。
また、40は第1の保持出力手段10と第2の保持出力
手段30の出力中のチェックビットのチェックパターン
を監視し、チェックパターンが正常な方を選択する選択
信号を出力する監視手段であり、50は第1の保持出力
手段10の出力と第2の保持出力手段30の出力とを入
力とし、監視手段40の選択信号により、正常な方を選
択して出力する選択手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
〔作 用〕
入力した受信データをクロック信号で保持出力した第1
の出力手段10の出力と、入力した受信データを遅延手
段20により、所定の時間遅延させるさせたデータをク
ロック信号により出力した第2の出力手段30の出力中
の特定タイムスロット上のチェックビットのチェックパ
ターンを、監視手段40により監視する。
監視手段40はチェックパターンの正しい方を選択する
選択信号を出力し、選択手段50は監視手段40からの
選択信号にしたがって、チエ1.クパターンの正しい方
の出力を選択して出力することにより、正しいデータを
受信することが可能となる。
[実施例〕 以下本発明の要旨を第2図、第3図に示す実施例により
具体的に説明する。
第2図は本発明の詳細な説明する図、第3図は本発明の
実施例のタイムチャートを説明する図、をそれぞれ示す
、なお、全図を通じて同一符号は同一対象物を示す。
第2図に示す本発明の実施例は、第1図で説明した第1
の出力手段10として、フリップフロ・ンプ回路(以下
FF回路と称する)11、遅延手段20として、バッフ
ァアンプ21、第2の出力手段30として、FF回路3
1、監視手段40としてパターン照合回路41、選択手
段50として、セレクタ51より構成した例である。
第3図のタイムチャートにしたがって、第2図の動作を
説明する。
■ フレームパルスを示し、受信データの基準点をしめ
す。
■ クロック信号を示す。
■ 受信データ中の特定のタイムスロット上にあるチェ
ックビットを取り出し、そのチェックビットのみを並べ
たものであり、ここでは1フレームの中に8ケのチェッ
クビットが挿入されているものとする。
■ 受信データをバッファアンプ21を通過させること
により、遅延させたデータである。
■ 受信データ■をFF回路11で出力したデータであ
る。
■ 遅延させた受信データ■をFF回路31で出力した
データである。
■ データ■、■をパターン照合回路41に入力し、パ
ターンを照合する。例えば1フレーム中に8ビツトのチ
ェックビットを挿入してあり、チェックパターンを1.
0.0.0.1.0.0.0とすると、■はホールド時
間が不足しているので、図に示すようにデータが不定と
なり、チェックパターンと一致せずデータエラーを発生
する。
一方■はホールド時間が充分あるのでデータを正しく受
信でき、チェックパターンが正しいパターンを示す。
ここでは、データ■を選択するときには、パターン照合
回路41からは「ハイ」レベルを出力するものとする。
■ パターン照合回路41の出力「ノ\イ」により、セ
レクタ51はFF回路31の出力を選択して出力する。
ここで、バッファアンプ2工による遅延時間は、受信デ
ータをクロック信号の半クロツク程度遅延させることに
より、■あるいは■のいずれかはセットアツプ時間、ホ
ールド時間を十分にとることが可能となり、セットアツ
プ時間、ホールド時間の不足によるデータエラーの発生
をなくすることができる。
〔発明の効果〕
以上のような本発明によれば、受信データを遅延回路を
通して遅延させたデータ上の特定タイムスロット上のチ
ェックビットと、もとの受信データ上の特定タイムスロ
ット上のチェックビットを監視し、チェックビットの正
しい方を選択して出力することによりデータエラーを起
こすことのないデータ受信回路を提供することができる
【図面の簡単な説明】
第1図は本発明の詳細な説明するブロック図、第2図は
本発明の詳細な説明する図、 第3図は本発明の実施例のタイムチャートを説明する図
、 第4図は従来例を説明する図、 第5図は従来例のタイムチャートを説明する図(進み)
、 第6図は従来例のタイムチャートを説明する図(遅れ)
、 をそれぞれ示す。 図において、 10は第1の出力手段、 11.31はFF回路、 20は遅延手段、 21はバッファアンプ、 30は第2の出力手段、 40は監視手段、 41はパターン照合回路、 50は選択手段、 51はセレクタ、 をそれぞれ示す。 第2図 本発明の詳細な説明するブロック図 第1図 ホールド ホールド ※ホールドが足りないので不定 本発明の実施例のタイムチャートを説明する図第3図 従来例を説明する図 第4図 従来例のタイムチャートを説明する図(進み)第5図

Claims (1)

  1. 【特許請求の範囲】 送信側より送信されたディジタルデータを正確に受信す
    るデータ受信回路であって、 入力した受信データをクロック信号で保持出力する第1
    の出力手段(10)と、 入力した受信データを所定の時間遅延させる遅延手段(
    20)と、 前記遅延手段(20)により、遅延させた受信データを
    クロック信号により保持出力する第2の出力手段(30
    )と、 前記第1の出力手段(10)と、前記第2の出力手段(
    30)の出力中のチェックビットのチェックパターンを
    監視し、チェックパターンが正常な方を選択する選択信
    号を出力する監視手段(40)と、 前記第1の出力手段(10)の出力と、前記第2の出力
    手段(30)の出力とを入力とし、前記監視手段(40
    )の選択信号により、正常な方を選択して出力する選択
    手段(50)とを備えたことを特徴とするデータ受信回
    路。
JP2102589A 1990-04-18 1990-04-18 データ受信回路 Pending JPH04929A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2102589A JPH04929A (ja) 1990-04-18 1990-04-18 データ受信回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2102589A JPH04929A (ja) 1990-04-18 1990-04-18 データ受信回路

Publications (1)

Publication Number Publication Date
JPH04929A true JPH04929A (ja) 1992-01-06

Family

ID=14331420

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2102589A Pending JPH04929A (ja) 1990-04-18 1990-04-18 データ受信回路

Country Status (1)

Country Link
JP (1) JPH04929A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013124929A1 (ja) * 2012-02-24 2013-08-29 日本電気株式会社 タイミング調整回路及びラッチタイミング検出回路

Cited By (1)

* Cited by examiner, † Cited by third party
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