KR880001024B1 - 데이터 전송방법 - Google Patents

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내용 없음.

Description

데이터 전송방법

제1도는 본 발명을 실시한 셀프 클록킹 데이터 전송시스템의 개략 구성도.

제2도는 제1도의 데이터 전송 시스템용 데이터 송신기의 개략 구성도.

제3도는 제1도의 데이터 전송 시스템용 데이터 수신기의 개략 구성도.

제4도는 제1도의 데이터 전송 시스템내에 있는 데이터 송신기와 수신기 사이에 전송되는 데이터 신호를 부호화하는데 이용되는 2진 상태를 도시한 파형도.

제5도는 제3도에 있는 데이터 수신기의 여러 블록에 대한 과형을 도시한 파형도.

제6도는 제1도의 데이터 전송 시스템용 다른 데이터 수신기의 개략 구성도.

제7도는 제6도에 있는 데이터 전송 수신기의 여러 블록에 대한 파형을 도시한 파형도.

* 도면의 주요부분에 대한 부호의 설명

101 : 데이터 송신기 102 : 데이터 수신기

103 : 데이터 수신기 104 : 데이터 수신기

201 : 래치 203 : 인버팅 게이트

208 : 플립플롭 211 : 레지스터

312 : 레지스터 313 : 래치

320 : 레지스터 321 : 디코더

322 : 게이트

본 발명은 일반적으로 데이터 전송 시스템에 관한 것으로, 특히 디지탈 데이터 신호의 셀프 클록킹 전송 시스템에 관한 것이다.

종래의 셀프 클록킹 데이터 전송 기술중에서 보통 "폴라 리턴 투 제로"(pola return to zero)라 불리는 한 가지 기술은 데이터 신호를 부호화하는 비트 간격에 여러가지 전압 레벨을 사용한다. 예를 들어 기준 전압 레벨에 대한 정전압 레벌은 "1"의 상태를 표시하고 기준 전압 레벨에 대한 부전압 레벨은 "0"의 상태를 표시한다. 보통 멘체스터 부호화라고 불리우는 또다른 기술은 각 비트 간격동안 전이를 두어 전이의 방향이 비트의 2진 상태를 결정한다. 예를들어 비트 간격동안의 정극성전이"1"비트를 나타내고 부극성 전이는"0"비트를 나타낸다.

어쨌든, 이런 기존의 방식에 의해 전송된 데이터 신호를 바로 받아들이기 위해서, 필수적으로 데이터신호의 연속되는 비트 사이의 타이밍 관계가 데이터 송신기에서 정확하게 유지되어야 하고, 데이터 수신기에서 바로 인식되어야 한다. 더구나, 데이타 수신기에서의 바른 수신은 클록 신호의 재생과 비트 간격의 정확한 정의에 좌우된다. 따라서, 이런 기준의 방식을 사용하는 전송 시스템은 데이터 신호의 전송에 있어서의 속도와 타이밍 변화에 매우 민감하다. 또한 그러한 변화를 보상하기 위해서 수신 장치는 비싸고 복잡한 회로를 가져야 한다. 따라서, 본 발명의 목적은 전송의 속도와 타이밍의 넓은 변화를 조절하는 셀프 클록킹 데이터 전송 시스템을 위한 개선된 방법과 장치를 제공하려는 것이다.

본 발명의 목적은 한 데이터 송신기와 복수의 데이터 수신기 사이에 쌍방향성 데이터 전송을 하는 개선된 셀프 클록킹 데이타 전송 시스템을 제공하려는 것이다.

본 발명의 목적은 한 데이터 송신기와 떨어져 있는 지정 가능한 복수의 데이터 수신기 사이에 데이터 전송을 하는 개선된 셀프 클록킹 데이터 전송 시스템을 제공하려는 것이다.

본 발명의 목적은 한 데이터 송신기와 송신기로 부터 데이터가 전송되기를 원하는 복수의 데이터 수신기 사이에 데이터 전송을 하는 개선된 셀프 클록킹 데이터 전송 시스템을 제공하려는 것이다.

본 발명을 실행하는 복수의 2진 비트를 갖는 데이터 신호는 셀프 클록킹 전송 시스템의 한개의 데이터 송신기와 한개나 그 이상의 데이터 수신기 사이에 있는 두 신호선을 통해 전송된다. 두 신호선으로 2비트의 상태가 4가지가 가능하고, 이를 이용하여 데이터 신호가 전송된다. 본 발명의 데이터 전송 계획에 따르면 신호선의 제1의 상태은 데이터 신호의 전과 후에 준비되고, 데이터 신호의 각 비트를 위하여 신호선의 제3상의 상태전에 오는 신호선의 제2의 상태는 "1"의 상태를 갖는 비트를 위해 발생되고 신호선의 제3의 상태전에 오는 신호선의 제4의 "0"의상태를 갖는 비트를 위해 발생된다. 결과적으로, 전송되는 데이터 신호는 셀프 클록킹일뿐 아니라 전송 주파수에 무관하기 때문에, 연속되는 비트 인터벌 시간 간격의 넓은 변화를 조절할 수 있다.

본 발명의 데이터 전송 시스템에 있어서 데이터 송신기는 한개나 그 이상의 데이터 수신기와 두 신호선으로 연결되어 있고, 이 신호선을 통해 앞에서 말한 데이터 전송 계획에 의하여 데이터 신호가 전송된다. 데이터 송신기는 전송될 데이터 신호의 각 비트를 위해 신호선의 2비트의 상태를 발생하는 회로를 가지고 있다. 수신기는 클록 신호를 준비하기 위해 신호선의 제3의 상태에 응답하는 회로를 가지고 있다. 수신기는 또한 제2의 상태에 응답하여 "1"의 상태를, 제4의 상태에 응답하여 "0"의 상태를 저장하는 회로를 가지고 있다. 따라서, 첫번째 저장 회로의 출력 신호는 전송되는 데이터 신호의 연속되는 비트의 2진 상태를 반사하여, 클록 신호에 따라 두번째 저장 회로에 정장된다. 전송이 끝날때 두번째 저장 회로는 수신된 데이터 신호를 간직 한다. 두번째 회로에 수신된 데이터 신호는 데이터 수신기에 어떤 적당한 기능을 수행하는데 이용될 수 있다.

제1도에는 본 발명을 구현하는 셀프 클록킹 데이터 전송 시스템의 블록 선도가 그려져 있다. 데이터 송신기(101)"트루(true)데이터"와 "컴플리먼트(complement)데이터"라고 이름붙은 두 신호선으로 데이터 수신기(102, 103)그리고 (104)와 연결되고 있다. 데이터 수신기(102, 103, 104)는 데이터 송신기에 리턴 데이터 신호를 전송하는데, 데이터 수신기(103)와 (104)는"리턴 데이터"라는 공유 신호선을 데이터 수신기(102)는 분리된 신호선을 사용한다. 리턴 데이터 신호선을 통해 데이터 수신기(102) 내지 (104)가 보낸 리턴 데이터 신호는 트루 데이터와 컴플리먼트 데이터 신호선을 통해 데이터 송신기(101)로 부터 수신된 데이터 신호와 동기되어 전송된다. 데이터 전송은 셀프 클록킹이도 전송 주파수와 무관하므로 송신기와 수신기는 서로 가깝게 위치할 수도 있고, 멀리 떨어져 있을 수도 있다.

본 발명에 따르면, 데이터는 트루 데이터와 컴플리먼트 데이터 신호선을 묶어서 4가지의 두 비트 2진 상태를 이용하여 데이터 송신기(101)에서서 테이터 수신기(102) 내지 (104)로 전송된다. 예를들어 제4도에 대해 언급하며, 첫번째 두 비트 2진 "워드 상태"4라고 불리우고, 이때 트루 에이터와 컬플리먼트 데이터 신호선이 모두 "1"의 상태이다. 데이터가 전송되지 않고 있을때 트루 데이터 컴플리먼트 데이터 신호선에 위드 상태 401이 준비된다. 데이터 신호가 전송될때 위드 상태 401에서 2진 상태"1"로 표시되는 제로 상태 402나 2진 상태"10"로 표시되는 원(1)상태로 전이된다. 워드 상태때는 컴플리먼트 데이터와 데이터 신호선이 "1"의 상태이고 트루 데이터 신호선도"1"의 상태이다.

전송될 데이터 신호의 계속되는 모든 비트에 대하여, 원(1) 상태 404나 제로 상태 402로 전이하기 전에 먼저 2진 상태"0"로 표시되는 비트 상태 403으로 전이된다. 트루 데이터와 컴플리먼트 데이터 신호선의 두개 바트 2진 상태는 여기 아래에 있는 표1에 진열되어 있다.

[ 표 1]

더구나, 제4도에 있는 401 내지 404상태 사이의 전이는 어떤 시간에 단지 한 신호선의 2진 상태가 바뀌도록 되어 있다. 워드 상태 401과 비트 상태 403사이의 전이와 원(1) 상태 404와 제로 상태 402사이의 전이는 허용되지 않는다. 왜냐하면 이때는 투루 데이터와 컴플리먼트 데이터 신호선이 동시에 바뀌어야 하기 때문이다. 어떤 시간이 2진 상태 401 내지 404상이에 단 하나의 신호선으 2진 상태가 바뀌도록 제한함으로써 일그럼짐과 타이밍 변화의 효과가 최소가 되게 한다. 또한 제4도의 상태선도에서 도시한 것처럼 데이터 신호를 전송함으로써, 트루 데이터와 컴플리먼트 데이터 신호선을 통한 전송이 서로 셀프 클록킹이 되고 전송 주파수에 무관하게 된다. 제4도에 도시한 각 상태 전이 사이의 시간 간격은 같을 필요가 없고, 다이나믹하게 변할 수 있다. 따라서, 본 발명의 데이터 전송 계획에 따르면, 데이터 전송 주파수는 연속되는 상태 전이 사이의 불규칙 적으로 변하는 시간 간격과 와전히 비동기시켜도 된다.

전송 순서를 요약하면, 데이터가 전송되고 있지 않을때 트루 데이터와 컴플리먼트 데이터 신호선은 워드 상태 401에 있다(제5도의 파형 참조). 한 데이터 신호가 전송되는 동안에 각 비트에 두가지 상태 전이가 일어난다. 데이터 신호의 첫번째 비트에 대하여 전송될 비트의 2진 상태에 좌우하며, 워드 상태 401에 원 상태 404나 제로 상태 402로 전이 된다. 다음 비트 상태 403으로 상태가 전이된다. 그런다음 데이터 신호의 연속되는 각 비트에 대하여, 원 상태 404나 제로 상태 402로 전이된 다음 다시 비트 상태 403으로 도돌아온다. 전송되는 데이터 신호의 각 비트에 대해 비트 상태 403으로 전이가 이루어지므로 비트 상태 403은 데이터 수신기에 클록 신호를 발생 시키는데 이용될 수 있다. 데이터 신호의 마지막 비트에 대하여 원 상태 404나 제로 상태 402로 부터 워드 상태 401로 다시 마지막 상태 전이가 이루어진다. 데이터 신호의 마지막 비트가 전송된 후에 워드 상태 402호 되돌아옴으로써 데이터 수신기(102 내지 104)에 완전한 데이터 신호가 전송되었음을 가리켜 준다.

제1도에 있는 데이터 송신기(101)과 데이터 수신기(102 내지 104)사이에 데이터 신호의 쌍방향성 전송을 제공하기 위하여, 리턴 데이터 신호선이라고 불리우는 또 다른 신호선이 제공될 수 있다. 이 신호선은 데이터 수신기로 부터 논-리턴-투-제로(non-return-to-zero : NRZ)로 부호화된 데이터 신호를 가져다 준다. 데이터 수신기는 트루 데이터와 컴플리먼트 데이터 신호의 비트 상태를 검파하여 만든 클럭 신호를 이용하여 리턴 데이터 신호선에 리턴 데이터 신호를 전송할 수 있다. 리턴 데이터 신호의 전송을 조절하기 위하여, 데이터 수신기(102)처럼 각 데이터 수신기에 독립된 리턴 데이터 수신기들을 연결할 수도 있고 또는 데이터 수신기(103 내지 104)처럼 한 리턴 데이터 신호선에 수 많은 데이터 수신기들을 연결할 수 있다. 만약 수많은 데이터 수신기가 같은 리턴 데이터 신호선에 연결된다면, 리턴 데이터 신호를 전송할 특정한 데이터 수신기를 선택적으로 지정하는 것이 필요할 것이다. 여러가지 어드레스를 지정하는 방법이 이용될 수 잇다. 예를 들면, 어드레스를 제공하기 위해 데이터 송신기에 의해 전송되는 데이터 신호의 한 부분을 이용한다든가 독립된 어드레스 신호와 데이터 신호를 전송한다든가 하는 방법들이다.

제2도에는 제1도에 있는 데이터 송신기의 블록선도가 도시되어 있다. 송신기가 데이터를 전송하고자 할때, 데이터 스트로브(strobe)펄스(순간적인 2진"1"의 상태)가 새로운 입력데이터 세트를 싣기위해 래치(201)의 스트로브 입력에 인가된다. 여기서는 입력데이터 세트가 8비트 2진 신호로 나타나 있다. 래치(201)는 데이터 스트로브 펄스가 있는 경우에는 통과될 수 있고 다른 경우에는 통과될 수 없다. 인버팅 게이트(202)를 경유한 데이터 스트로브 신호는 플립플롭(208)의 Q출력을 2진"1"의 상태로 클럭시킨다. 이 "1"의 상태는 접지에 대해 +V전압 레벨에 해당한다. 플립플롭(208)의 Q출력의 2진"1"의 상태는 OR게이트(204)를 통해 연결 되어 비지(busy) 신호의 2진 "1"상태를 만들어 낸다. 비지 신호는 데이터 송신기가 현재 데이터 신호를 전송하기에 바쁘다는 것을 가리킨다.

플롭플롭(209)의 클록 입력과 레지스터(203)과 (211)에 연결된 시프트 클록 신호는 트루 데이터와 컴플리먼트 데이트 신호선을 통해 데이터 수신기에 전송되는 데이터의 속도를 결정한다. 시프트 클록 신호는 클록 발진기나 마이크로컴퓨터 같은 원격 장치에 의해 제공될 수 있다. 본 발명에 따르면 시프트 클록 신호는 주기적인 필요가 없으며, 주파수와 전이가 다이나믹하게 변해도 된다.

플립플롭(208)이 데이터 스트로브 신호에 의해 한번 클록킹이 된면, 플립플롭(208)의 Q출력은 시프트 클록 신호의 다음번 정 전이때 2진 "1"의 상태로 클록 된다. 플립플롭(209)으로 부터 나온 Q출력은 레지스터(203)의 별렬 시프트 입력과 레지스터(211)의 D입력에 연결되어 있다. 따라서, 시프트 클록 신호의 다음번 정방향 전이때 레지스터(203)에는 래치(201)로 부터 오는 데이터 신호가 병렬로 가해지고, 시프트 레지스터(211)의 첫단은 "1"이 가해진다. 플립플롭(209)의 Q출력은 2진 "1"의 상태는 플롭플롭(208)을 리세트시키는데 이용되고, OR 게이트(205 와 204)를 통해 비지 신호를 "1"로 유지 시키고, OR 게이트(205, 207)와 인버팅 게이트(206)을 통해 레지스터(203)에 시프트 클록 신호를 인가한다.

시프트 클록 신호의 다음번 여덟 싸이클동안, 레지스터(203)에 있는 데이터 신호가 오른쪽으로 이동하면서 각 비트가 연속적으로 인버팅 게이트(216)와 AND 게이트(219)에 인가된다. 동시에 시프트 레지스트(211)에 한개의 비트가 차례로 이동된다. 시프트 레지스터(211)의 출력들을 OR게이트(212)에서 결합되어 AND 게이트(214)를 사용 가능케하고, OR 게이트(205와 204)를 통해서 비지 신호를 "1"로 유지시킨다.

래치(201)에 데이터 신호를 가하기에 앞서, 트루 데이터와 컴플리먼트 데이터 신호선은 OR 게이트(218)와 인버팅 게이트(215)를 통한 OR게이트(212)에 의해 "1"로 유지되어 있다. OR 게이트(218)의 상태가 "0"에서 "1"로 변할때, 트루 데이터와 컴플리먼트 데이트 신호선의 상태는 레지스터(203)에 있는 데이터 신호의 각 비트에 의해 결정될 것이다. 첫번째 시프트 클록 신호의 "1"의 기간동안에 트루 데이터와 컴플리먼터 데이터 신호선은 AND 게이트(213)에 의해 "1"로 유지된다. 다음 시프트 클록 신호의 "0"의 기간동안 AND 게이트(217)과 (219)는 레지스터(203)로 부터 컴플리먼트 데이터 신호선을 위해 OR게이트(220)과 트루 데이터 신호선을 위해 OR 게이트(221)에 데이터 신호의 연속되는 비트를 인가할 수 있도록 한다. 트루 데이터 신호선은 데이터 신호의 비트가 "1"이면 "1"이고, 컴플리먼트 데이터 신호선은 데이터 신호의 비트가 "0"이면 "1"이다. 트루 데이터 컴플리먼트 데이터 신호선의 전형적인 파형은 제5도에 도시되어 있다.

데이터 신호가 컴플리먼트 데이터와 트루 데이터 신호선을 통해 전송되는 것과 동시에 레지스터(203)의 D입력과 연결되어 있는 리턴 데이터 신호선을 통해 리턴 데이터 신호를 받게 되는 것이다.

최초에 래치(201)로 부터 입력 데이터 신호를 병렬로 받는 레지스터(203)는 입력 데이터 신호를 이동시켜 전송하면서 리턴 데이터 신호를 순차적으로 받는다. 입력 데이터 신호의 마지막 비트가 전송되면, OR 게이트(212)의 출력은 "1"에서 "0"으로 바귀고, 시프트 클록 신호가 OR 게이트(205)와 인버팅 게이트(206)를 지나 레지스터(203)로 가는 것을 막는다. 또한, 전송이 완료될때, 레지스터(203)는 데이터 수신기로 부터 받은 리턴데이터 신호를 자기의 출력에 준비한다.

제3도에는 제1도에 있는 데이터 수신기(102 내지 104)의 상세한 회로도가 도시되어 있다. 전형적인 데이터 신호 전송을 위해서 제3도에 표기된 블록에 해당하는 파형이 제4도에 도시되어 있고, 제4도에 있는 전송된 데이트 신호는 "11010001"이고 리턴 데이터 신호는 "1110101"이다. 제3도에 있는 데이터 수신기는 NAND 게이트 (305와 306)로 형성된 데이터 래치를 포함하고 있는데, 이 데이터 래치는 트루 데이터와 컴플리먼트 데이터 신호선의 "1"의 상태를 감지하는 NAND 게이트(303)에 의해 세트되고, 신호선의"0"의 상태를 감지하는 NAND 게이트(304)에 의해 리세트된다. 트루 데이터와 컴플리먼트 데이터 신호선의 컴플리먼트는 2비트 2진 상태를 해독하는데 필요하고, 이는 인버팅 게이트(301과 302)에 의해 제공된다. 데이터 래치(305와 306)의 출력은 재생된 NRZ데이터 신호이며, 레지스터(312)의 D입력과 병렬 입력은 높은 쪽에 연결되어 있다.

데이터 수신기는 또한 NAND 게이트(309와 310)호 형성된 마지막 비트 래치를 포함한다. 마지막 비트 래치(309 내지 310)는 NAND 게이트(307)에 의해 감지되는 트루데이터와 컴플리먼트 데이터 신호선의 비트 상태에 의해 세트되고 NAND 게이트(308)에 의해 감지되는 워드 상태에 의해 리세트 된다. 마지막 비트 래치 출력 신호는 NAND 게이트(314)와 레제스터(312)의 병렬 시프트 입력에 인가된다.

재생된 비트 클록 신호는 NAND게이트(307)에 의해 감지되는 신호선의 비트 상태에 대응하여 NAND게이트(311)에 의해 제공된다. 또한 비트 클록 신호는 NAND게이트(308)에 의해 감지되는 신호선의 위드 상태에 의해 "1"로 된다.

데이터 신호가 제3도의 데이터 수신기에 전송될때, 레지스터(312)는 마지막 비트 래치 출력 신호에 대응하여 처음에는, 병렬 로드되고, 그 이후로는 재생된 NRZ 데이터 신호를 이동시키기 위해 비트 클록 신호가 각 정방향 전이때마다 순차적으로 클록된다. 바람직한 실시예에서 데이터 신호는 8비트를 가지므로, 레지스터(312)와 래치(313)는 8단을 갖는다. 재생된 NRZ데이터 신호의 8비트가 레지스터(312)로 이동될때, NAND 게이트(308)에 의해 제공되는 후레임 클록 신호는 "0"에서 "1"로 변하고 래치(313)를 지나갈 수 있게 하여 수신된 NRZ데이터 신호를 레지스터(312)로부터 (313)의 출력에 연결시킨다. 레지스터(312)가 시프트하는 동안 래치(313)은 후레임 클록 신호가 "0"이므로 잠겨 있다. 또한 레지스터(312)에 가해지는 리턴 데이터 신호는 전송된 데이터 신호를 수신하는 동안 NAND 게이트(314 내지 316)에 의해 리턴 데이터 신호선에 인가된다.

제3도의 데이터 수신기는 데이터 전송 시스템에 들어있는 각각의 데이터 수신기를 위해 독립된 리턴 데이터 신호선이 필요하다. 많은 데이터 수신기를 같은 리턴 데이터 신호선에 연결시키기 위해서는 선택적으로 각 데이터 수신기를 지정할 수 있는 능력이 제공되어야 할 필요가 있다. 선택적으로 많은 데이터 수신기를 지정하는 한 가지 방법은 데이터 신호를 전송하기 전에 어드레스 신호를 전송하는 것이다. 데이터 신호에 앞서 어드레스 신호를 제공하는 여러가지 전송 방식은 본 발명에 데이터 전송 계획을 이용하여 실현될 수 있다. 예를 들면 제4도의 데이터 전송 계획이 이용되면, 어드레스 신호와 데이터 신호는 트루 데이터와 컴플리먼트 데이터 신호선의 위드 상태에 의해 구분될 수 있다. 또 다른 계획에 따르면, 어드레스 신호와 데이터 신호는 어드레스 신호의 각 비트 사이에 신호선의 워드 상태를 데이터 신호의 각 비트 사이에 비트 상태를 제공하여 분리 시킬 수 있다. 이 계획을 사용하여 고정된 길이의 데이터 워드를 유지시키면서, 변하는 길이의 어드레스를 정의할 수 있다. 어드레스 신호의 끝은 다음에 오는 데이터 신호의 첫 비트후에 생기는 신호선의 비트 상태에 의해 확인된다. 이 계획에 따라 전송된 8비트 어드레스 신호와 8비트 데이터 신호를 수신하는 데이터 수신기가 제6도에 도시되어 있다.

제6도에 도시된 데이터 수신기는 부가된 어드레스 레지스터(320), 어드레스, 디코더(312)와 게이트(322) 내지 (325)를 제외하곤 제3도의 데이터 수신기와 실제적으로 동일하다. 전형적인 어드레스와 데이터 신호 전송을 위해 제6도에 표기된 블록에 대응하는 파형이 제7도에 도시되어 있고, 여기서 전송 어드레스 신호는 "1010101"데이터 신호는 "11010001"리턴 데이터 신호는 "1110101"이다. 제6도에서, 어드레스 레지스터(320)는 NAND 게이트(308)와 인버팅 게이트(322)에 의해 감지되는 신호선의 위드 상태에 반응하여 네이터 래치(305) 내지 (306)으로 부터 NRZ 데이터 신호를 순차적으로 수신한다. 워드 상태는 어드레스 신호의 각 비트 사이에 제공되기 때문에 NAND 게이트(308)과 인버팅 게이트(322)는 감지된 워드 상태에 반응하여 클록 펄스를 제공한다. 어드레스 레지스터(320)에 의해 수신된 8비트 어드레스 신호는 어드레스(320)에 의해 수신된 8비트 어드레스 신호는 어드레스 판별기(321)에 의해 해독되고, 만약 이 수신기가 정확한 어드레스를 받아서 해독하면, NAND 게이트(323)가 사용가능하게 된다. 어드레스 신호 다음에 오는 데이터 신호는 제3도를 참조하여 기술한 것처럼 레지스터(312)로 순차적으로 이동해간다. 리턴 데이터 신호는 인버팅 게이트(324)를 지나 맞는 어드레스가 수신되어 해독되면 어드레스 디코더(321)에 의해 사용가능하게 되는 NAND게이트(315)에 인가된다.

리턴 데이터 신호는 공유된 리턴 데이터 신호선을 이용하기 위해 NAND게이트(315)로 부터 NAND 게이트(316)를 지나 오픈 콜렉터 인버팅 게이트(325)에 연결된다. 오픈 콜렉터 인버팅 게이트(325)는 NAND 게이트(315)를 사용가능케 하는 디코더(321)에 의해 어드레스 신호가 감지될때까지 사용불가능하다. 많은 데이터 수신기가 리턴 데이터 신호선에 연결되어 있으므로, 오픈 콜렉터 인버팅 게이트(325)는 각 데이터 수신기를 리턴 데이터 신호선에 인터페이스시키는데 이용된다. 데이터 수신기를 리턴 데이터 신호선에 인터페이스 시키기 위해 다른 적당한 트리 스페이트 비징(tri-state busing)장치가 사용될 수도 있다.

전송된 데이터 신호의 8비트 모두가 레지스터(312)로 순차적으로 이동했을때, 어드레스 디코더(321)에 의해 사용가능케하는 NAND 게이트(323)는 마지막 비트 래치(309), (310)로 부터 오는 출력에 반응하여 수신된 데이터 신호를 레지스터(312)로 부터 레지스터(326)로 클록시킨다.

본 발명은 또 하나의 장점에 의하면, 제6도의 데이터 수신기는 리턴 데이터 신호선에 순간적으로 인터럽트 신호를 보내어, 리턴 데이터 신호를 이용할 수 있는 데이터 송신기에 경고를 발할 수 있다. 제6도에서 NAND게이트(314)는 마지막 비트 래치(309), (310)의 출력에 의해 인터럽트 신호를 리턴 데이터 신호선에 연결시킬 수 있다. 마지막 비트 래치(309), (310)의 출력은 리턴 데이터 신호가 전송되는 동안에만 NAND 게이트(314)를 사용불가능하게 한다. 따라서, 인터럽트 신호는 선택된 데이터 수신기가 리턴 데이터 신호를 전송하고 있는 시간동안만을 제외한 어떤 시간에도 어떤 수신기에 의해 리턴 데이터 신호선에 연결될 수 있다. 데이터 송신기는 어느 데이터 수신기가 인터럽트 신호를 발생하는지 알길이 없으므로 데이터 송신기는 인터럽트 신호를 받은 후에 모두 데이터 수신기를 조사해야 할 것이다.

제2도의 데이터 송신기와 제3도, 6도의 데이터 수신기는 텍사스-도스턴의 모토로라 반도체사에서 1987년 발생한 CMOS I.C Book에 기술된 CMOS 같은 보통의 직접 회로로 구성할 수 있다. 더구나 제2도의 데이터 송신기오 제3도, 6도의 데이터 수신기에 상당하는 전기 회로 장치를 따로따로 혹은 한꺼번에 한개의 직접 회로 장치에 넣을 수 있다.

본 발명의 데이터 전송 계획은 많은 여러가지 데이터 전송 시스템에 유리하게 이용될 수 있다. 예를 들어, 발명한 데이터 전송 계획은 전술한 응용에서 기술한 것처럼 보조기억장치, 키보드, 디스플레이어와 라디오 세트 같은 주변 장치와 마이크로프로세서와 사이에 데이터를 주고 받는데 이용될 수 있다. 마찬가지로 발명한 데이터 전송 계획은 중앙 제어극으로 부터 지리적으로 멀리 떨어져 있는 분국에 위치한 복수의 라디오 송신기를 제어하는데 이용될 수 있다. 데이터 전송 계혹은 셀프 클록킹이고 속도의 타이밍 변화에 무관하므로 원거리 때문에 생기는 지연과 스큐우(skew)에 바른 전송을 하는데 중요하지 않다.

요약하면, 본 발명의 데이터 전송 계획과 장치는 속도와 타이밍 변화에 매우 면역성 있는 신뢰할 만한 셀프 클로킹 쌍방향성 데이터 전송을 제공한다. 트루데이터와 컴플리먼트 데이터 신호선을 묶어 2비트 2진 상태를 이용하여, 발명한 데이터 전송계 획은 데이터 신호의 시종과 데이터 신호 비트이 2진 상태를 독특하게 정의하면서 어드레스와 데이터 신호를 분리하는데 능력이 있다. 정확하게 선택된 2비트 2진 상태는 제4도에 도시한 것처럼 각 상태 이전에 대해 단지 하나의 신호선의 2진 상태가 바뀌면 변할 수 있다.

Claims (10)

1. 신호원으로 부터 2진 1상태 또는 2진 제로 상태를 가지는 복수의 비트를 포함하는 데이터를, 제1및 2신호선을 통하여 전송되는 제1및 제2의 2진 신호 순차에 의해 직력 전송시킨 방법이, (a)데이터 신호 전후에 제1 및 제2의 순차의 제1의 2진 상태를 발생하는 단계와, (b) 2진 제로 상태를 가지는 각 비트에 대한 제2 신호 순차의 제1의 2진 상태와 제1신호 순차에 제2의 2진 상태를 데이터 신호의 각 비트에 대하여 발생하고, 2진 1상태를 가지는 비트에 대한 제2 신호 순차에 제2의 2진 상태와 제1신호 순차의 제1의 2진 상태를 발생하는 단계를 구비한 데이터 전송 시스템에 있어서, (c) 데이터 신호의 연속 비트 사이에서 제1 및 제2의 신호 순차의 제2의 2진 상태를 발생하는 단계를 구비하는 것을 특징으로 하는 데이터 전송방법.
2. 제1항에 있어서, 다음 데이터 신호를 전송하도록 단계(b), (c)를 반복하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
3. 제1항에 있어서, 동적으로 가변하는 주파수를 가지는 클록 신호를 발생하는 단계를 더 포함하며, 상기 단계(b)는 클록 신호에 응답하여 데이터 신호의 각 비트에 대하여 제1 및 제2 신호 순차의 2진 상태를 발생하는 것을 특징으로 하는 데이터 전송 방법.
4. 제1항에 있어서, 예정된 범위의 주파수에 걸쳐서 가변하는 주파수를 가지는 클록 신호를 발생하는 단계를 포함하며, 상기 단계 (b)는 클록 신호에 응답하여 데이터 신호으 각 비트에 대하여 제1 및 제2 신호 순차의 2진 상태를 발생하는 것을 특징으로 하는 것을 특징으로 하는 데이터 전송 방법.
5. 제1항에 있어서, 예정된 주파수를 클록 신호를 발생하는 단계를 포함하며, 상기 단계(b)는 클록 신호에 응답하여 데이터 신호 각 비트에 대하여 제1 및 제2 신호 순차의 2진 상태를 발생하는 것을 특징으로 하는 데이터 전송 방법.
6. 제1 및 제2 신호 선을 통하여 전송되는 제1 및 제2 2진 신호 순차에 의해 신호원으로 부터 2진 제로 상태 도는 2진 1상태를 가지는 복수의 비트를 포함하는 데이터 신호와 어드레스 신호를 직렬로 전송하는 방법에 있어서, (a) 어드레스 신호의 제1 비트전 그리고 데이터 신호의 최종 비트후에 제1 및 제2 신호 순차의 제1의 2진 상태를 발생하는 단계와, (b) 2진 제로 상태를 가지는 비트에 대한 제1 및 제2 신호 순차의 제1 2진 상태에 의해 수반되는 제2 신호 순차의 제1의 2진 상태와 제1신호 순차의 제2의 2진 상태를 어드레스 신호의 각 비트에 대하여 발생시키며, 2진 1상태를 가지는 비트에 대한 제1 및 제2 신호 순차의 제1의 2진 상태에 의해 수반 되는 제2신호 순차의 제2의 2진 상태와 제1 신호 순차의 제1의 2진 상태를 발생하는 단계와, (c) 2진 제로 상태를 가지는 비트에 대한 제2 신호 순차의 제1의 2진 상태 및 제1 신호 순차의 제2의 2진 상태를 데이터 신호의 각 비트에 대하여 발생시키고, 2진 1상태를 가지는 비트에 대한 제2 신호 순차의 제2의 상태와 제1신호 순차의 제1의 2진 상태를 발생시키는 단계와, (d) 데이터 신호의 연속 비트 사이에서 제1 및 제2 신호 순차의 제2의 2진 상태를 발생하는 단계를 포함하는 것을 특징으로 하는 데이터 신호 및 어드레스 신호의 직렬 전송 방버.
7. 제6항에 있어서, 다음 데이터 신호를 전송하도록 단계 (c) 및 (d)는 반복하는 단계를 포함하는 것을 특징으로 하는 전송 방법.
8. 제6항에 있어서, 동적으로 가변하는 주파수를 가지는 클록 신호를 발생하는 단계를 포함하며, 상기 단계(b), (c)가 클록 신호에 응답하여 각 비트에 대하여 제1 및 제2 신호 순차의 2진 상태를 발생하는 것을 특징으로 하는 전송 방법.
9. 제6항에 있어서, 예정된 범위의 주파수에서 가변하는 주파수를 가지는 클록 신호를 발생시키는 단계를 포함하며, 상기 단계 (b), (c)를 클록 신호에 응답하여 각 비트에 대하여 제1 및 제2 신호 순차의 2진 상태를 발생하는 것을 특징으로 하는 전송 방법.
10. 제6항에 있어서, 예정된 주파수를 클록 신호를 발생시키는 단계를 포함하며, 상기 단계(b), (c)는 클록 신호에 응답하여 각 비트에 대하여 제1 및 제2 신호 순차의 2진 상태를 발생하는 것을 특징으로 하는 전송방법.

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