JPS60235548A - 信号フレ−ムの伝送方式 - Google Patents
信号フレ−ムの伝送方式Info
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- JPS60235548A JPS60235548A JP59091253A JP9125384A JPS60235548A JP S60235548 A JPS60235548 A JP S60235548A JP 59091253 A JP59091253 A JP 59091253A JP 9125384 A JP9125384 A JP 9125384A JP S60235548 A JPS60235548 A JP S60235548A
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- JP
- Japan
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- bit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、信号フレームの伝送方式に関する。
（従来技術とその問題点）
ある通信装置から他の通信装置に信号を伝送する場合、
（Ｎ号をフレーム化して伝送する方式がある。かかる伝
送方式において問題となるのは、いかにして信号フレー
ムの区切り即ち１リミタを識別するかということである
。信号フレームのデータの透過性を保証するデリミタの
与え方として。
（Ｎ号をフレーム化して伝送する方式がある。かかる伝
送方式において問題となるのは、いかにして信号フレー
ムの区切り即ち１リミタを識別するかということである
。信号フレームのデータの透過性を保証するデリミタの
与え方として。
例えばＨＤＬＣ（出ｇｈ １ｅｖｅｌ Ｄａｔａ Ｌｉ
ｎｋ Ｃｏｎｔｒｏｌ ）において用いられている方法
がある。この方法では、デリミタとして「０１．１１１
１］ＯＪ のパターンを与えると共に、送信側では信号
フレームのデリミク以外の部分で１が５回連続するとＯ
を挿入し、受信側では、■が６回連続するとデリミタと
して認識すると共に、■が５回連続した次の０を除去し
ている。かかる方法では、送信側ではビット挿入、受信
側ではビット除去の制御が必要となる。
ｎｋ Ｃｏｎｔｒｏｌ ）において用いられている方法
がある。この方法では、デリミタとして「０１．１１１
１］ＯＪ のパターンを与えると共に、送信側では信号
フレームのデリミク以外の部分で１が５回連続するとＯ
を挿入し、受信側では、■が６回連続するとデリミタと
して認識すると共に、■が５回連続した次の０を除去し
ている。かかる方法では、送信側ではビット挿入、受信
側ではビット除去の制御が必要となる。
このビット挿入・除去制御は伝送速度と同一速度で行な
う必要があり、伝送速度が高速になると、商運動作可能
な素子を多用する必要があり、経済性、消費電力の点で
問題が生じる。
う必要があり、伝送速度が高速になると、商運動作可能
な素子を多用する必要があり、経済性、消費電力の点で
問題が生じる。
（発明の目的）
本発明の目的は、データの透過性を保証するための制御
を伝送速度よりも低速で行なうことのできる伝送方式を
提供することにある。
を伝送速度よりも低速で行なうことのできる伝送方式を
提供することにある。
（発明の構成）
本発明の信号フレーム伝送方式では・、Ｎビットの整数
倍の長さを有するディジタル信号に対し、Ｎビット毎に
パリティビットを加え、この（Ｎ＋１）ビットのディジ
タル信号のパリティの偶奇が同じになるように前記パリ
ティビットの値を与え信号フレームを構成すると共に、
前記信号フレームのデリミタとして前記パリティの偶奇
とは異なるパリティの偶奇を有する（Ｎ＋１）ビットの
データを２回連続して送出する。
倍の長さを有するディジタル信号に対し、Ｎビット毎に
パリティビットを加え、この（Ｎ＋１）ビットのディジ
タル信号のパリティの偶奇が同じになるように前記パリ
ティビットの値を与え信号フレームを構成すると共に、
前記信号フレームのデリミタとして前記パリティの偶奇
とは異なるパリティの偶奇を有する（Ｎ＋１）ビットの
データを２回連続して送出する。
（実施例）
本発明の第１の実施例を第１図に示す。また第２図（ａ
）〜（（ｌにそのタイミング図を示す。第１図の通信シ
ステムは送信装置１．受信装置２及び伝送路３とから構
成される。はじめに送信装置１における制御について説
明する。送信バッファ１１には送信データがＮビ、ト毎
にストアされ、レジスタ１２には（Ｎ＋１）ビットのデ
リミタのうちＮビットが設定されている。制御回路ＩＯ
は送信データの送信に先立ち、制御信号１０１を第２図
１ａ）に示すようにロウレベルにしセレクタ１３がレジ
スタ１２を選択するよう制御する。セレクタ１３のＮビ
ットの出力は並列入力のシフトレジスタ１５及びパリテ
ィ発生器１４に供給される。パリティ発生器１４は、制
御信号１０１のレベルにより偶パリティあるいは奇パリ
ティを発生する。今、制御信号１０１のロウレベルに対
し偶パリティを、ハイレベルに対し奇パリティを発生す
るとする。シフトレジスタ１５に格納された（Ｎ＋１）
ビットのデータは直列化されてドライバ１６を介し伝送
路３に送出される。制御回路ｌＯはレジスタ１２の出力
をセレクタ１３に２回供給した後制御信号１０１をハイ
レベルにし、送信バッファ１１の送信データの送出を行
なう。送信データの１つのブロックの送出を終了すると
制御信号１０１を再びロウレベルにしデリミタを送出す
る。
）〜（（ｌにそのタイミング図を示す。第１図の通信シ
ステムは送信装置１．受信装置２及び伝送路３とから構
成される。はじめに送信装置１における制御について説
明する。送信バッファ１１には送信データがＮビ、ト毎
にストアされ、レジスタ１２には（Ｎ＋１）ビットのデ
リミタのうちＮビットが設定されている。制御回路ＩＯ
は送信データの送信に先立ち、制御信号１０１を第２図
１ａ）に示すようにロウレベルにしセレクタ１３がレジ
スタ１２を選択するよう制御する。セレクタ１３のＮビ
ットの出力は並列入力のシフトレジスタ１５及びパリテ
ィ発生器１４に供給される。パリティ発生器１４は、制
御信号１０１のレベルにより偶パリティあるいは奇パリ
ティを発生する。今、制御信号１０１のロウレベルに対
し偶パリティを、ハイレベルに対し奇パリティを発生す
るとする。シフトレジスタ１５に格納された（Ｎ＋１）
ビットのデータは直列化されてドライバ１６を介し伝送
路３に送出される。制御回路ｌＯはレジスタ１２の出力
をセレクタ１３に２回供給した後制御信号１０１をハイ
レベルにし、送信バッファ１１の送信データの送出を行
なう。送信データの１つのブロックの送出を終了すると
制御信号１０１を再びロウレベルにしデリミタを送出す
る。
第２図（ｂｌに送信装置ｌより伝送路３に送出される信
号の流れを示す。偶パリティの（Ｎ＋１）ビットのＤＬ
ｌが２回連続するパターンより成るデリミタと、送信バ
ッファ１１からのデータＤｉ （ｉ ＝ １．２゜・・
・、６）とパリティビットＰｉ （ｉ ＝ ｌ、 ２．
・・、６）から成る奇パリティの（Ｎ＋１）ビットのワ
ードの列が伝送路３に供給される。
号の流れを示す。偶パリティの（Ｎ＋１）ビットのＤＬ
ｌが２回連続するパターンより成るデリミタと、送信バ
ッファ１１からのデータＤｉ （ｉ ＝ １．２゜・・
・、６）とパリティビットＰｉ （ｉ ＝ ｌ、 ２．
・・、６）から成る奇パリティの（Ｎ＋１）ビットのワ
ードの列が伝送路３に供給される。
受信装置２においては、レシーバ２６を介シ受信データ
は２（Ｎ＋１）ビットのシフトレジスタ６に供給される
。デコーダ２２はシフトレジスタ２５の並列出力をデコ
ードしデリミタに与えられているパターンを検出した時
、第２図１ｃ）に示すリセット信号をタイミング回路ｎ
に供給する。ここでデリミタに与えられているパターン
がデリミタ以外の部分では生起しないことを説明する。
は２（Ｎ＋１）ビットのシフトレジスタ６に供給される
。デコーダ２２はシフトレジスタ２５の並列出力をデコ
ードしデリミタに与えられているパターンを検出した時
、第２図１ｃ）に示すリセット信号をタイミング回路ｎ
に供給する。ここでデリミタに与えられているパターン
がデリミタ以外の部分では生起しないことを説明する。
２（ｌＮ＋１）ビットのデリミタを（Ｎ＋１）ビットの
連続ビット列で区切ると、区切り方としては、（Ｎ＋２
）通りあるが、デリミタは偶パリティのワードＤＬ、が
２回連続するパターンなのでどのように区切っても偶パ
リティである。しかし、デリミタ以外の部分で任意の連
続する２（Ｎ＋１）ビットから連続する（Ｎ＋１）ビッ
トをとり出した場合、その中にＮビットのデータＤｉと
これのパリティビットＰｉとから成る奇パリティのワー
ドは必ず存在する。
連続ビット列で区切ると、区切り方としては、（Ｎ＋２
）通りあるが、デリミタは偶パリティのワードＤＬ、が
２回連続するパターンなのでどのように区切っても偶パ
リティである。しかし、デリミタ以外の部分で任意の連
続する２（Ｎ＋１）ビットから連続する（Ｎ＋１）ビッ
トをとり出した場合、その中にＮビットのデータＤｉと
これのパリティビットＰｉとから成る奇パリティのワー
ドは必ず存在する。
従って、デリミタ以外の部分ではデリミタと同じビット
パターンは生じない、第２図（Ｃ）に示すデコーダ２２
からのデリミタ検出パルスによりタイミング回路ｎはワ
ード同期を確立し、第２図＋ａＨに示すクロックを受信
バッファ２１に供給する。受信バッファ２１にはシフト
レジスタ２５に入力される第２図（ｂｌの信号のうち送
信装置１の送信バッファ１１から送出されたデータＤｉ
のみ入力される。（なお、送信装置１と受信装置２との
間のビット同期は維持されているとする。）また、第１
図に示すようにパリティ検出回路冴を受信装置２に設は
タイミング回路器からのクロックにもとづきワード毎に
パリティチェックを行なえば受信データの誤り検出をす
ることができる２ 以上信号フレームを同一パターンのデリミタではさみ伝
送する方式について説明したが、次に、信号ブロックの
開始を示すデリミタと終了を示すデリミタを異なるパタ
ーンにする第２の実施例を第３図及び第４図を用いて説
明する。第３図は本発明の第２の実施例を示すブロック
図であり、第４図（ａ８）〜（ｄ３はその動作を説明す
るためのタイミング図である。
パターンは生じない、第２図（Ｃ）に示すデコーダ２２
からのデリミタ検出パルスによりタイミング回路ｎはワ
ード同期を確立し、第２図＋ａＨに示すクロックを受信
バッファ２１に供給する。受信バッファ２１にはシフト
レジスタ２５に入力される第２図（ｂｌの信号のうち送
信装置１の送信バッファ１１から送出されたデータＤｉ
のみ入力される。（なお、送信装置１と受信装置２との
間のビット同期は維持されているとする。）また、第１
図に示すようにパリティ検出回路冴を受信装置２に設は
タイミング回路器からのクロックにもとづきワード毎に
パリティチェックを行なえば受信データの誤り検出をす
ることができる２ 以上信号フレームを同一パターンのデリミタではさみ伝
送する方式について説明したが、次に、信号ブロックの
開始を示すデリミタと終了を示すデリミタを異なるパタ
ーンにする第２の実施例を第３図及び第４図を用いて説
明する。第３図は本発明の第２の実施例を示すブロック
図であり、第４図（ａ８）〜（ｄ３はその動作を説明す
るためのタイミング図である。
第３図の送信装置１は、セレクタ１３の選択入力として
送信バッファ１１、開始プリ６ミタのためのレジスタ１
２に加え終了デリミタのためのレジスタ１７を有すると
共に、制御回路１０は２ビツトの制御信号１０２により
セレクタ１３の制御を行なう。制御回路１０は開始デリ
ミタを送出するときは第４図（ａ、）（ａ、）に示すよ
うに２ビ、トの制御信号１０２のうち一方のみをロウレ
ベルにしレジスタ１２の出力をセレクタ１３が選択する
よう制御し、終了デリミタを送出するときは、制御信号
１０２の他方のみをロウレベルにし、レジスタ１７の出
力を選択するようにする。制御信号１０２の両方がハイ
レベルのときは、送信バッファ１１が選択される。パリ
ティ発生器１４には、制御信号１０２の２ビツトの信号
がＡＮＤゲーグーにおいて論理積をとられた後供給され
る。
送信バッファ１１、開始プリ６ミタのためのレジスタ１
２に加え終了デリミタのためのレジスタ１７を有すると
共に、制御回路１０は２ビツトの制御信号１０２により
セレクタ１３の制御を行なう。制御回路１０は開始デリ
ミタを送出するときは第４図（ａ、）（ａ、）に示すよ
うに２ビ、トの制御信号１０２のうち一方のみをロウレ
ベルにしレジスタ１２の出力をセレクタ１３が選択する
よう制御し、終了デリミタを送出するときは、制御信号
１０２の他方のみをロウレベルにし、レジスタ１７の出
力を選択するようにする。制御信号１０２の両方がハイ
レベルのときは、送信バッファ１１が選択される。パリ
ティ発生器１４には、制御信号１０２の２ビツトの信号
がＡＮＤゲーグーにおいて論理積をとられた後供給され
る。
従って、ＡＮＤゲート１８の出力は開始デリミタ及び終
了デリミタの送出時のみロウレベルになるので、両デリ
ミタに対しては、偶パリティのワードが送信バッファ１
１からのデータに対しては奇パリティのワードがシフト
レジスタ１５に供給される。
了デリミタの送出時のみロウレベルになるので、両デリ
ミタに対しては、偶パリティのワードが送信バッファ１
１からのデータに対しては奇パリティのワードがシフト
レジスタ１５に供給される。
送信装置１より伝送路３に送出される信号フレームを第
４図（ｂｌに示す。開始デリミタは偶パリティのワード
ＤＬ、が２回連続するパターンで与えられ終了デリミタ
は同じく偶パリティのワードＤＬ、が２回連続するパタ
ーンで与えられる。
４図（ｂｌに示す。開始デリミタは偶パリティのワード
ＤＬ、が２回連続するパターンで与えられ終了デリミタ
は同じく偶パリティのワードＤＬ、が２回連続するパタ
ーンで与えられる。
第３図の受信ａＡ置２においては、２（Ｎ＋１）ビ、ト
のデコーダ２７はワードＤＬ、の２遅続パターン及びワ
ードＤＬ、の２連続パターンの検出を行なう。
のデコーダ２７はワードＤＬ、の２遅続パターン及びワ
ードＤＬ、の２連続パターンの検出を行なう。
タイミング回路詔は第４図（Ｃ８）に示す開始デリミタ
の検出を示すパルスにもとづき第４図（（ｌに示すよう
にクロックの供給を開始すると共に第４図（Ｃ２）に示
す終了デリミタの検出を示すパルスによりクロックの供
給を停止する。
の検出を示すパルスにもとづき第４図（（ｌに示すよう
にクロックの供給を開始すると共に第４図（Ｃ２）に示
す終了デリミタの検出を示すパルスによりクロックの供
給を停止する。
このように、本発明によれば、デリミタ検出は伝送速度
と同一速度で処理する必要があるが、データの透過性を
保証するためのパリティビットの付加・除去はワード単
位で行えば良くその処理速度は伝送速度の１／（Ｎ＋１
）で良い。
と同一速度で処理する必要があるが、データの透過性を
保証するためのパリティビットの付加・除去はワード単
位で行えば良くその処理速度は伝送速度の１／（Ｎ＋１
）で良い。
更に、開始デリミタのみ本発明を用い、終了デリミタの
長さを（ＩＮ＋１）ビットとする第３の実施例について
第５図及び第６図を用いて説明する。
長さを（ＩＮ＋１）ビットとする第３の実施例について
第５図及び第６図を用いて説明する。
第５図は本発明の第３の実施例を示すブロック図であり
、第６図（ａ、）〜（ｄｊはその動作を説明するための
タイミング図である。
、第６図（ａ、）〜（ｄｊはその動作を説明するための
タイミング図である。
第５図の送信装置１の構成は第３図の送信装置１の構成
と同じであるが、制御信号１０２のうち終了デリミタの
送出を制御する信号が第６図（ａ、）に示すようにロウ
レベルとなる時間１６（（Ｎ＋１）ビット分の長さであ
るという点が異なる。送信装置１より伝送路３に送出さ
れる信号を第６図（ｂｌに示す、開始デリミタは２ワー
ドのＤＬ、により構成され、第６図（ａｌ）に示すよう
に制御信号１０２のうち開始デリミタの送出を制御する
信号がロウレベルのとき送出され、終了デリミタは１ワ
ード即ち（Ｎ＋１）ビットのＤＬ、で与えられる。いず
れのデリミタも各ワードは偶パリティであり、送信バッ
ファ１１からのデータＤｉとパリティビットＰｉとから
成るワードは奇パリティである。
と同じであるが、制御信号１０２のうち終了デリミタの
送出を制御する信号が第６図（ａ、）に示すようにロウ
レベルとなる時間１６（（Ｎ＋１）ビット分の長さであ
るという点が異なる。送信装置１より伝送路３に送出さ
れる信号を第６図（ｂｌに示す、開始デリミタは２ワー
ドのＤＬ、により構成され、第６図（ａｌ）に示すよう
に制御信号１０２のうち開始デリミタの送出を制御する
信号がロウレベルのとき送出され、終了デリミタは１ワ
ード即ち（Ｎ＋１）ビットのＤＬ、で与えられる。いず
れのデリミタも各ワードは偶パリティであり、送信バッ
ファ１１からのデータＤｉとパリティビットＰｉとから
成るワードは奇パリティである。
第５因の受信装置２においては、開始デリミタはデコー
ダ２２において検出さね、第６図（Ｃ１に示す検出パル
スＣζもとつきタイミング回路２３のクロックの供給が
開始される。このクロックを第６図（ｄｊに示す。この
クロックは受信バッファ２１、パリティ検出回路２４及
び終了デリミタ検出回路２７に供給さ７１．る。終了デ
リミタ検出回路２７はこのクロックにもとづきシフトレ
ジスタ２５から受信信号をワード毎に入力し、終ｒデリ
ミタＤＬ、の検出を行なう。
ダ２２において検出さね、第６図（Ｃ１に示す検出パル
スＣζもとつきタイミング回路２３のクロックの供給が
開始される。このクロックを第６図（ｄｊに示す。この
クロックは受信バッファ２１、パリティ検出回路２４及
び終了デリミタ検出回路２７に供給さ７１．る。終了デ
リミタ検出回路２７はこのクロックにもとづきシフトレ
ジスタ２５から受信信号をワード毎に入力し、終ｒデリ
ミタＤＬ、の検出を行なう。
本実施例においては、開始デリミタの検出によりワード
同期が確立した後、ワード単位で終了デリミタの検出を
行なっているので、終了デリミタはｌワード分の長さで
も検出できる。この場合、終了デリミタＤＬ、は偶パリ
ティであるのに対し、送信装置１の送信バッファ１１か
らデータにより与えられ、るワードは奇パリティなので
、終了テリミタＤＬ、と同じワードがデリミダ以外のワ
ードにおいて発生することはない。タイミング回路２３
は終了デリミタ検出回路２７より供給される検出パルス
（第６図（Ｃ２）に示す）にもとづきクロックの供給を
停止する。
同期が確立した後、ワード単位で終了デリミタの検出を
行なっているので、終了デリミタはｌワード分の長さで
も検出できる。この場合、終了デリミタＤＬ、は偶パリ
ティであるのに対し、送信装置１の送信バッファ１１か
らデータにより与えられ、るワードは奇パリティなので
、終了テリミタＤＬ、と同じワードがデリミダ以外のワ
ードにおいて発生することはない。タイミング回路２３
は終了デリミタ検出回路２７より供給される検出パルス
（第６図（Ｃ２）に示す）にもとづきクロックの供給を
停止する。
なお、本実施例においては、タイミング回路ｎのクロッ
クの供給は開始デリミタの検出を終了してから開始され
るので、開始デ・リミタ中のワードＤＬ、を終了デリミ
タ検出回路２７が検出することはない。従って、開始デ
リミタを構成するワードＤＬ１と終了デリミタを与える
ワードＤＬ２を同じパターンにしても艮い。
クの供給は開始デリミタの検出を終了してから開始され
るので、開始デ・リミタ中のワードＤＬ、を終了デリミ
タ検出回路２７が検出することはない。従って、開始デ
リミタを構成するワードＤＬ１と終了デリミタを与える
ワードＤＬ２を同じパターンにしても艮い。
以上３つの実施列を用い本発明の説明を行なった。これ
らの実施例の受信装置１２の受信バッファ２１は信号フ
レームの終端に付加されたワード１）Ｌ。
らの実施例の受信装置１２の受信バッファ２１は信号フ
レームの終端に付加されたワード１）Ｌ。
あるいは１）ＬｔのうちのＮビットをストアするが。
受信装置２は、受信バッファ２１にストアされた信号フ
レームの最終ワードを無効化することにより、送信装置
１の送信バッファ１１からのデータを正しく受信するこ
とができる。
レームの最終ワードを無効化することにより、送信装置
１の送信バッファ１１からのデータを正しく受信するこ
とができる。
な２、送信装置と受信装置とが１つの伝送路により１対
１で接続される通信システムを例に説明したが、本発明
は第７図に示す様に、バス状伝送路４に複数の通信装置
５．６．７がブランチ状ｌこ接続さね、各々が送信装置
及び受信装置を有する構成。
１で接続される通信システムを例に説明したが、本発明
は第７図に示す様に、バス状伝送路４に複数の通信装置
５．６．７がブランチ状ｌこ接続さね、各々が送信装置
及び受信装置を有する構成。
例えば通信装置５が送信装置５１、受信装置５２を、通
信装置７が送信装置７１、受信装置７２を有する構成に
おいても適用できる。
信装置７が送信装置７１、受信装置７２を有する構成に
おいても適用できる。
（発明の効果）・
本発明によれば、信号フレームにデリミタを付加するの
に際し、信号フレーム内のデータに対する透過性を保証
するための制御はワード単位で行なうことができ、伝送
速度よりも低い速度でその処理を行なうことができる。
に際し、信号フレーム内のデータに対する透過性を保証
するための制御はワード単位で行なうことができ、伝送
速度よりも低い速度でその処理を行なうことができる。
また、信号フレーム内のデータに対する誤り検出も可能
となる。
となる。
第１図、第３図及び第５図は本発明の第１．第２及び第
３の実施例を示すブロック図、第２図。 第４図及び第６図は第１．第２及び第３の実施例の動作
を示すタイミング図、第７図は通信システムの別の構成
を示す図である。 図において、１，５１．７１は送信装置、２，５２゜７
２は受信装置、３，４は伝送路、１０は制御回路。 １２ 、１５ 、１７ 、２５はレジスタ、１１ 、２
１はバッファ。 １６はドライバ、２６はレシーバ、１３はセレクタ、１
４はパリティ発生器、１８はゲート、２２ 、２７はデ
コーダ、２４はパリティ検出回路、詔はタイミング回路
、２７は終了デリミタ検出回路、５，６．７は通信装置
を示す。 半 ２ 園 （ｏ） ワード （ｃ） （ｄ）−一一一一一 隼 ４ 喝 （ｄ） 半 ５ 図
３の実施例を示すブロック図、第２図。 第４図及び第６図は第１．第２及び第３の実施例の動作
を示すタイミング図、第７図は通信システムの別の構成
を示す図である。 図において、１，５１．７１は送信装置、２，５２゜７
２は受信装置、３，４は伝送路、１０は制御回路。 １２ 、１５ 、１７ 、２５はレジスタ、１１ 、２
１はバッファ。 １６はドライバ、２６はレシーバ、１３はセレクタ、１
４はパリティ発生器、１８はゲート、２２ 、２７はデ
コーダ、２４はパリティ検出回路、詔はタイミング回路
、２７は終了デリミタ検出回路、５，６．７は通信装置
を示す。 半 ２ 園 （ｏ） ワード （ｃ） （ｄ）−一一一一一 隼 ４ 喝 （ｄ） 半 ５ 図
Claims (1)
- Ｎビットの整数倍の長さを有するディジタル信号に対し
、Ｎビット毎にパリティビットを加え、この（Ｎ＋１）
ビットのディジタル信号のパリティの偶奇が同じになる
ように前記パリティビットの値を与え信号フレームを構
成するとともに、前記信号フレームのデリミタとして前
記パリティの偶奇とは異なるパリティの偶奇を有する（
Ｎ＋１）ビットのデータを２回連続して送出することを
特徴とする信号フレームの伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091253A JPH065831B2 (ja) | 1984-05-08 | 1984-05-08 | 信号フレ−ムの伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091253A JPH065831B2 (ja) | 1984-05-08 | 1984-05-08 | 信号フレ−ムの伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235548A true JPS60235548A (ja) | 1985-11-22 |
| JPH065831B2 JPH065831B2 (ja) | 1994-01-19 |
Family
ID=14021256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091253A Expired - Lifetime JPH065831B2 (ja) | 1984-05-08 | 1984-05-08 | 信号フレ−ムの伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065831B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485934U (ja) * | 1990-11-29 | 1992-07-27 | ||
| JP2546743B2 (ja) * | 1989-09-29 | 1996-10-23 | モトローラ・インコーポレーテッド | 音声およびデータのためのパケット／高速パケット交換機 |
| JP2009130547A (ja) * | 2007-11-21 | 2009-06-11 | Hochiki Corp | 通信システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156043A (en) * | 1980-05-02 | 1981-12-02 | Nec Corp | Transmitting system of series data |
| JPS59158140A (ja) * | 1983-02-28 | 1984-09-07 | Oki Electric Ind Co Ltd | デ−タ伝送方式 |
-
1984
- 1984-05-08 JP JP59091253A patent/JPH065831B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156043A (en) * | 1980-05-02 | 1981-12-02 | Nec Corp | Transmitting system of series data |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2546743B2 (ja) * | 1989-09-29 | 1996-10-23 | モトローラ・インコーポレーテッド | 音声およびデータのためのパケット／高速パケット交換機 |
| JPH0485934U (ja) * | 1990-11-29 | 1992-07-27 | ||
| JP2009130547A (ja) * | 2007-11-21 | 2009-06-11 | Hochiki Corp | 通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065831B2 (ja) | 1994-01-19 |
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