JPS6115437A - シリアルデ−タ受信系のスタ−トビツト検出回路 - Google Patents
シリアルデ−タ受信系のスタ−トビツト検出回路Info
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- JPS6115437A JPS6115437A JP59136302A JP13630284A JPS6115437A JP S6115437 A JPS6115437 A JP S6115437A JP 59136302 A JP59136302 A JP 59136302A JP 13630284 A JP13630284 A JP 13630284A JP S6115437 A JPS6115437 A JP S6115437A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、たとえば自動車等に搭載される電子装置に用
いられ、調歩同期シリアルデータ入力のスタートビット
検出を行なうためのシリアルデータ受信系のスタートビ
ット検出回路に関する。
いられ、調歩同期シリアルデータ入力のスタートビット
検出を行なうためのシリアルデータ受信系のスタートビ
ット検出回路に関する。
調歩同期シリアルデータは、周知の如く、１個のスター
トビットと、複数個（たとえば７個）のデータピ，トと
、必要に応じて付加される１個のパリティビットと、た
−あえば１個のストップビットとが連続し、所定のデー
レート（たとえば９ ６ ０ ０ が− ）でシリアル
転送されるものである。この場合、スタートビ，トはス
ペースレベル（ ”ｏ”レベル）、ストップピ，トハマ
ークレベル（１”レベル）である。ところで、上記した
ようなシリアルデータが入力し、それを検出するための
シリアルデータ受信系においては、各ビットレベルを正
しく検出するためにビ、ト周波数の８倍とか１６倍の高
速のサンプリングクロックによシビットデータをサンプ
リングして多数決論理によシレペル判定を行なりている
が、特にスタートビットを正しく検出することが重要で
ある。このため、従来のスタートビ，ト検出回路にあっ
．ては、データ入力中のストップビットの受信後におけ
るスタートビ，ト検出待機状態において第３図（、）に
示すようにデータが１１からｌＩＯ”に変化するとスタ
ートビ。
トビットと、複数個（たとえば７個）のデータピ，トと
、必要に応じて付加される１個のパリティビットと、た
−あえば１個のストップビットとが連続し、所定のデー
レート（たとえば９ ６ ０ ０ が− ）でシリアル
転送されるものである。この場合、スタートビ，トはス
ペースレベル（ ”ｏ”レベル）、ストップピ，トハマ
ークレベル（１”レベル）である。ところで、上記した
ようなシリアルデータが入力し、それを検出するための
シリアルデータ受信系においては、各ビットレベルを正
しく検出するためにビ、ト周波数の８倍とか１６倍の高
速のサンプリングクロックによシビットデータをサンプ
リングして多数決論理によシレペル判定を行なりている
が、特にスタートビットを正しく検出することが重要で
ある。このため、従来のスタートビ，ト検出回路にあっ
．ては、データ入力中のストップビットの受信後におけ
るスタートビ，ト検出待機状態において第３図（、）に
示すようにデータが１１からｌＩＯ”に変化するとスタ
ートビ。
ト検出ノ臂ルスを発生させ、このあとサンプリングクロ
ックの数個所でサンプリングしたデータレベルの多数決
論理がＩＯ”であるか否かを判定し ＩＩＯＪＩであれ
ば正しいスタートビットを検出したものと見倣して以後
のデータ検出動作に移、９、”１’であればノイズパル
スを誤ってスタートビットとして検出したものと見倣し
て再びスタートビ，ト検出待機状態に移っている。
ックの数個所でサンプリングしたデータレベルの多数決
論理がＩＯ”であるか否かを判定し ＩＩＯＪＩであれ
ば正しいスタートビットを検出したものと見倣して以後
のデータ検出動作に移、９、”１’であればノイズパル
スを誤ってスタートビットとして検出したものと見倣し
て再びスタートビ，ト検出待機状態に移っている。
ところで、自動車等にはヌノ４イクノイズの発生源が多
いので、車載用電子装置のスタートビット検出回路はス
タートビットの検出に際してヌパイク状のノイズパルス
によるデータ入力の１１１＃レベルからｌｌｏ＃レベル
への変化を頻繁に検出するおそれがある。
いので、車載用電子装置のスタートビット検出回路はス
タートビットの検出に際してヌパイク状のノイズパルス
によるデータ入力の１１１＃レベルからｌｌｏ＃レベル
への変化を頻繁に検出するおそれがある。
一方、スタートビット判定のために行なう前記多数決論
理処理として、従来は、前記データ入力のＩ′１”→＠
０１レベルの変化を検出したサンゾリングクロ，りから
数えて３番、５番、７番目の３個のサンプリングクＩｆ
ｆ，りによるサンプリングデータを対象としている。し
たがって、サンプリングクロック７個分よシ長いノイズ
パルスに続いて正規のスタートビットが入力した場合に
は、それぞれ多数決論理処理によシ検出イク状のノイズ
ノぐルスに続いてスタートビットが入力した場合にはス
パイク状ノイズパルスに対する多数決論理処理中にスタ
ートビットが入力するので、このスパイク状ノイズノ４
ルスヲ誤ってスタートビ，トと判定したシ、正規のスタ
ートビット入力の検出もれが生じたシするという問題が
あった。この問題は、正規のスタートビット後のデータ
（キャラクタコードとかコントロールコードなど）を正
確に検出できなくなシ、検出データのコード化けとかデ
ータ検出の欠落を発生させる大きな要因となる。
理処理として、従来は、前記データ入力のＩ′１”→＠
０１レベルの変化を検出したサンゾリングクロ，りから
数えて３番、５番、７番目の３個のサンプリングクＩｆ
ｆ，りによるサンプリングデータを対象としている。し
たがって、サンプリングクロック７個分よシ長いノイズ
パルスに続いて正規のスタートビットが入力した場合に
は、それぞれ多数決論理処理によシ検出イク状のノイズ
ノぐルスに続いてスタートビットが入力した場合にはス
パイク状ノイズパルスに対する多数決論理処理中にスタ
ートビットが入力するので、このスパイク状ノイズノ４
ルスヲ誤ってスタートビ，トと判定したシ、正規のスタ
ートビット入力の検出もれが生じたシするという問題が
あった。この問題は、正規のスタートビット後のデータ
（キャラクタコードとかコントロールコードなど）を正
確に検出できなくなシ、検出データのコード化けとかデ
ータ検出の欠落を発生させる大きな要因となる。
本発明は上記の事情に鑑みてなされたもので、シリアル
データ入力中のスタートビットの前に長短いずれのノイ
ズパルスが混入した場合でもりゝ スタートビットの誤認と春検出もれを極力防止でき、シ
リアルデータ検出に際してコード化けとかデータ欠落の
防止を図ることができ、車載用電子装置等に好適なシリ
アルデータ受信系のスタートビット検出回路を提供する
ものである。
データ入力中のスタートビットの前に長短いずれのノイ
ズパルスが混入した場合でもりゝ スタートビットの誤認と春検出もれを極力防止でき、シ
リアルデータ検出に際してコード化けとかデータ欠落の
防止を図ることができ、車載用電子装置等に好適なシリ
アルデータ受信系のスタートビット検出回路を提供する
ものである。
即ち、本発明のスタートビット検出回路は、シリアルデ
ータ入力のスト、グビ、トの受信後におけるデータ入力
の１１２から１０”への変化を検出したときに一旦スタ
ートビット検出状態とし、上記検出時のサンブリングク
ロックからたとえば２クロックサイクル期間にデータ入
力が１１”に戻ったか否かによって短かいノイズパルス
であるか否かを検出し、前記データ入力の１”から＠０
”への変化を検出したサンブリングクロックよシ所定時
間後の複数個のり四ツクにょるサンプリングデータの過
半数が″１”であるか否かによりて長いノイズ／４ルス
であるか否かを検出し、これらのノイズ／４ルスの検出
が行なわれなかったときには正規のスタートビットを検
出したものと判定し、前記長短いずれか一方のノイズパ
ルスの検出が行なわれたときには再びスタートビット検
出待機状態に戻すようにしてなることを特徴とするもの
である。
ータ入力のスト、グビ、トの受信後におけるデータ入力
の１１２から１０”への変化を検出したときに一旦スタ
ートビット検出状態とし、上記検出時のサンブリングク
ロックからたとえば２クロックサイクル期間にデータ入
力が１１”に戻ったか否かによって短かいノイズパルス
であるか否かを検出し、前記データ入力の１”から＠０
”への変化を検出したサンブリングクロックよシ所定時
間後の複数個のり四ツクにょるサンプリングデータの過
半数が″１”であるか否かによりて長いノイズ／４ルス
であるか否かを検出し、これらのノイズ／４ルスの検出
が行なわれなかったときには正規のスタートビットを検
出したものと判定し、前記長短いずれか一方のノイズパ
ルスの検出が行なわれたときには再びスタートビット検
出待機状態に戻すようにしてなることを特徴とするもの
である。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、１〜７はそれぞれＤ型の第１〜第７Ｏ
ＦＦ（フリップ７目、プ）回路、８は２個の２人力ノア
回路からなるＳＲ型ＦＦ回路、９は２人力ナンド回路、
１ｏは２人力ノア回路、１１は３人力ノア回路、１２お
よび１３はインバータ回路であシ、第３〜第７ＯＦＦ回
路３〜７はシフトレジスタ１４を構成シている。
ＦＦ（フリップ７目、プ）回路、８は２個の２人力ノア
回路からなるＳＲ型ＦＦ回路、９は２人力ナンド回路、
１ｏは２人力ノア回路、１１は３人力ノア回路、１２お
よび１３はインバータ回路であシ、第３〜第７ＯＦＦ回
路３〜７はシフトレジスタ１４を構成シている。
シリアルデータ入力が導かれるデータ入力ラインは第１
ＯＦＦ回路１およびシフトレジスタＩ４のデータ端子り
に接続されておシ、データビ。
ＯＦＦ回路１およびシフトレジスタＩ４のデータ端子り
に接続されておシ、データビ。
ト周波数の１６倍のサンプリングクロック入力は第１、
第２、第５、第７のＦＦ回路１，２゜５．７に供給され
ると共にインバータ回路１２によシ反転されて反転クロ
ックとなって第３、第４、第６ＯＦＦ回路３，４．６に
供給されている。」記第１のＦＦ回Ｍｒｌの出力Ｑ１は
２人力ナンド回路９および２人力ノア回路１０の各一方
の入力となシ、上記２人力ナンド回路９の出力は第２の
ＦＦ回路２のデータ端子りに導かれ、このＦＦ回路２の
出力Ｑ２は前記２人力ノア回路１０の他方の入力となシ
、このノア回路１０の出力はスタートビット検出パルス
として取シ出される。
第２、第５、第７のＦＦ回路１，２゜５．７に供給され
ると共にインバータ回路１２によシ反転されて反転クロ
ックとなって第３、第４、第６ＯＦＦ回路３，４．６に
供給されている。」記第１のＦＦ回Ｍｒｌの出力Ｑ１は
２人力ナンド回路９および２人力ノア回路１０の各一方
の入力となシ、上記２人力ナンド回路９の出力は第２の
ＦＦ回路２のデータ端子りに導かれ、このＦＦ回路２の
出力Ｑ２は前記２人力ノア回路１０の他方の入力となシ
、このノア回路１０の出力はスタートビット検出パルス
として取シ出される。
一方、前記シフトレジスタ１４の初段出力Ｑ３．３段目
出力Ｑｓ、終段出力Ｑ７は前記３人力ノア回路１１に入
力し、このノア回路１１の出力はＳＲ型ＦＦ回路８のセ
ット人力Ｓとなっている。このＦＦ回路８のリセット入
力Ｒとして、シリアルデータ入力から別途検出されたス
ト。
出力Ｑｓ、終段出力Ｑ７は前記３人力ノア回路１１に入
力し、このノア回路１１の出力はＳＲ型ＦＦ回路８のセ
ット人力Ｓとなっている。このＦＦ回路８のリセット入
力Ｒとして、シリアルデータ入力から別途検出されたス
ト。
プビット（１′１ルベル）および別途検出される多数決
論理処理による判定データが入力し、とＯＦＦ回路８の
出力はインバータ回路１３によシ反転されて前記２人力
ナンド回路９の他方の入力と々っている。
論理処理による判定データが入力し、とＯＦＦ回路８の
出力はインバータ回路１３によシ反転されて前記２人力
ナンド回路９の他方の入力と々っている。
次に、上記回路の動作について第２図を参照して説明す
る。先ず、１”レベルのスト、ｆピットがＳＲ型ＦＦ回
路８のリセット人力Ｒとして与えられると、ＦＦ回路８
の出力は＠０”レベルになシ、インバータ回路１３の出
力は”１”レベルになる。こののち、データ人力ライン
が＠１”レベルから０”レベルに変化すると、変化後の
最初のサンプリングクロック入力の立上シに同期して第
１のＦＦ回路１の出力Ｑｌが立下る。
る。先ず、１”レベルのスト、ｆピットがＳＲ型ＦＦ回
路８のリセット人力Ｒとして与えられると、ＦＦ回路８
の出力は＠０”レベルになシ、インバータ回路１３の出
力は”１”レベルになる。こののち、データ人力ライン
が＠１”レベルから０”レベルに変化すると、変化後の
最初のサンプリングクロック入力の立上シに同期して第
１のＦＦ回路１の出力Ｑｌが立下る。
このとき、２人力ナンド回路９は、一方の入力として前
記イン・々−タ回路１３から１１”レベルが与えられて
いるので上記出力Ｑｌの立下シに同期して立上る出力を
発生し、次のクリック入力の立上シに同期して第２のＦ
Ｆ回路２の出力Ｑ！が立上る。したがって、上記出力Ｑ
ｓおよび前記出力Ｑ！が入力する２人′カナンド回路１
０の出力として、データ入力ラインの＠１”からｌＩＯ
”への変化後の最初のサンプリングクロック入力に同期
して１クロ、クサイクル分＠１″レベルとなるスタート
ビット検出パルスが発生する。
記イン・々−タ回路１３から１１”レベルが与えられて
いるので上記出力Ｑｌの立下シに同期して立上る出力を
発生し、次のクリック入力の立上シに同期して第２のＦ
Ｆ回路２の出力Ｑ！が立上る。したがって、上記出力Ｑ
ｓおよび前記出力Ｑ！が入力する２人′カナンド回路１
０の出力として、データ入力ラインの＠１”からｌＩＯ
”への変化後の最初のサンプリングクロック入力に同期
して１クロ、クサイクル分＠１″レベルとなるスタート
ビット検出パルスが発生する。
一方、シフトレジスタ１４においては、前記データ入力
ラインの＠１１から１０”の変化後の最初の反転クロッ
クの立上シに同期して初段出力Ｑ３が立下シ、データ人
力ラインの１デから１”の変化後の最初の反転クロ、り
の立上夛に同期して初段出力Ｑ３が立上る。この出力Ｑ
３ が反転クロ、りによシ２段目にシフ）Ｌ、２段目の
出力Ｑ４が次のサンプリングクロックによ＃）３段目に
シフトし、３段目の出力Ｑｓが次の反転クロ、りによシ
４段目にシフトし、４段目の出力Ｑ・が次のサンプリン
グクロックによシ終段にシフトすることｋなる。
ラインの＠１１から１０”の変化後の最初の反転クロッ
クの立上シに同期して初段出力Ｑ３が立下シ、データ人
力ラインの１デから１”の変化後の最初の反転クロ、り
の立上夛に同期して初段出力Ｑ３が立上る。この出力Ｑ
３ が反転クロ、りによシ２段目にシフ）Ｌ、２段目の
出力Ｑ４が次のサンプリングクロックによ＃）３段目に
シフトし、３段目の出力Ｑｓが次の反転クロ、りによシ
４段目にシフトし、４段目の出力Ｑ・が次のサンプリン
グクロックによシ終段にシフトすることｋなる。
したがって、前記データ入力ラインの１′０”の期間が
２クロ、クサイクル以内である短かいノイズパルスの場
合には、前記シフトレジスタ１４の初段出力Ｑｓｓ３段
目出力Ｑｓ−ｓ終段出カＱｔはそれぞれの＠０８期間が
重ならないので、これらの３個の出力が入力する３人カ
ノア回路１１は少なくとも一人力が常に′１＃であシ、
このノア回路１１の出力は１０”であ、ｊＤ、ＳＲ型Ｆ
Ｆ回路８はセットされないで、その出力は１ｏ”レベル
（前述したようにスト入力ビット入カによってリセッ”
トされた状態）のままである。このＳＲ型ＦＦ回路８の
出力が０”である状態は、データ入力ラインが１＃から
ｌＩＯ”に変化したときに前述した一連の動作によって
スタートビット検出パルスを送出することを許可するよ
うに制御しておシ、スタートビット検出待機状態である
と云える。
２クロ、クサイクル以内である短かいノイズパルスの場
合には、前記シフトレジスタ１４の初段出力Ｑｓｓ３段
目出力Ｑｓ−ｓ終段出カＱｔはそれぞれの＠０８期間が
重ならないので、これらの３個の出力が入力する３人カ
ノア回路１１は少なくとも一人力が常に′１＃であシ、
このノア回路１１の出力は１０”であ、ｊＤ、ＳＲ型Ｆ
Ｆ回路８はセットされないで、その出力は１ｏ”レベル
（前述したようにスト入力ビット入カによってリセッ”
トされた状態）のままである。このＳＲ型ＦＦ回路８の
出力が０”である状態は、データ入力ラインが１＃から
ｌＩＯ”に変化したときに前述した一連の動作によって
スタートビット検出パルスを送出することを許可するよ
うに制御しておシ、スタートビット検出待機状態である
と云える。
これに対して、データ人力ラインが１１”から０２に変
化したことを検出したときからＩ′ｏ”レベル期間が２
クロ、クサイクルよシ長い期間続くことによって、前記
シフトレジスタ１４の初段出力Ｑ３．３段目出力Ｑ８Ｎ
終段出カ。７の０”レベル期間が重なった場合には、３
人カッ７回路１１の出力が１”になシ、ｓＲｍＦＦ回路
８はセットされてその出方が１１”になシ、インバータ
回路１３の出力はｏ”になる。したがって、２人カナン
ド回路９の出力は＠１＃になシ、次のクロ、り入力にょ
シ第２のＦＦ回路２の出力Ｑ！は′１″になる。これに
よって、この後におけるデータ入力ラインのレベル変化
を第１のままである（つまシ、スタートビット検出）や
ルスは発生しない）。
化したことを検出したときからＩ′ｏ”レベル期間が２
クロ、クサイクルよシ長い期間続くことによって、前記
シフトレジスタ１４の初段出力Ｑ３．３段目出力Ｑ８Ｎ
終段出カ。７の０”レベル期間が重なった場合には、３
人カッ７回路１１の出力が１”になシ、ｓＲｍＦＦ回路
８はセットされてその出方が１１”になシ、インバータ
回路１３の出力はｏ”になる。したがって、２人カナン
ド回路９の出力は＠１＃になシ、次のクロ、り入力にょ
シ第２のＦＦ回路２の出力Ｑ！は′１″になる。これに
よって、この後におけるデータ入力ラインのレベル変化
を第１のままである（つまシ、スタートビット検出）や
ルスは発生しない）。
ＣＤ 検出／４ Ａ／ ｘの立上シ時のサンプリングク
ロックから数えてたとえば５番、７番、９番目の各クロ
ックによシデーメ入力のサンプリングを行なって多数決
論理処理を行なうものであシ、その動作途中で再びスタ
ートビット検出ノ４ルスを受けるとそれまでの動作をク
リアして再び多数決論理処理を行なう。そして、サンプ
リングデータの＠Ｏ＃レベルが１１”レベルよシ多い場
合はデータ入力がスタートビットであると判定して′０
１を出力し、逆に＠１”レベルが“０”レベルよシ多い
場合はデータ入力が長いノイズパルスであると判定して
′１１を出方する。この判定にょシ″１ｍが出力すると
、前記ＳＲ型ＦＦ回路８がリセットされてＦＦ回路８の
出力はＩ′ｏ”になるので、前述したようなスタートビ
ット検出待機状態になる。これに対して上記判定にょシ
１ｏ”が出力すると、ＳＲ型ＦＦ回路８はリセットされ
ることなくセット状態のままである。
ロックから数えてたとえば５番、７番、９番目の各クロ
ックによシデーメ入力のサンプリングを行なって多数決
論理処理を行なうものであシ、その動作途中で再びスタ
ートビット検出ノ４ルスを受けるとそれまでの動作をク
リアして再び多数決論理処理を行なう。そして、サンプ
リングデータの＠Ｏ＃レベルが１１”レベルよシ多い場
合はデータ入力がスタートビットであると判定して′０
１を出力し、逆に＠１”レベルが“０”レベルよシ多い
場合はデータ入力が長いノイズパルスであると判定して
′１１を出方する。この判定にょシ″１ｍが出力すると
、前記ＳＲ型ＦＦ回路８がリセットされてＦＦ回路８の
出力はＩ′ｏ”になるので、前述したようなスタートビ
ット検出待機状態になる。これに対して上記判定にょシ
１ｏ”が出力すると、ＳＲ型ＦＦ回路８はリセットされ
ることなくセット状態のままである。
即ち、上記スタートビット検出回路によれば、シリアル
データ入力のスト、グビ、ト検出後におけるデータ入力
の１１から６０”への変化を検出したときに一旦スター
トビット検出状態とし、上記検出時のサンプリングクロ
ックから２クロ、クサイクル期間にデータ入力が１１”
に戻ったか否かによって短かいノイズパルスであるカ否
かを検出している。また１、前記データ入力の＠１”か
ら０”への変化を検出したサンプリングクロツクから数
えて５番、７番、９番目の各クロ。
データ入力のスト、グビ、ト検出後におけるデータ入力
の１１から６０”への変化を検出したときに一旦スター
トビット検出状態とし、上記検出時のサンプリングクロ
ックから２クロ、クサイクル期間にデータ入力が１１”
に戻ったか否かによって短かいノイズパルスであるカ否
かを検出している。また１、前記データ入力の＠１”か
ら０”への変化を検出したサンプリングクロツクから数
えて５番、７番、９番目の各クロ。
りによシデータ入力をサンプリングして得たサンプリン
グデータの過半数がＩＪ′であるか否かによって、長い
ノイズパルス（サンプリングクロックがビット周波数の
１６倍の場合には、スタートビットのビット幅のＡ以下
のノイズパルス）であるか否かを検出している。そして
、上記長短のノイズパルスが共に検出されなかったとき
には前記データ入力の＠１″から′０”の変化の検出を
正規のスタートビットの検出であるとして処理し、前記
長短いずれか一方のノイズパルスが検出されたときには
再びスタートビット検出待機状態に戻る。
グデータの過半数がＩＪ′であるか否かによって、長い
ノイズパルス（サンプリングクロックがビット周波数の
１６倍の場合には、スタートビットのビット幅のＡ以下
のノイズパルス）であるか否かを検出している。そして
、上記長短のノイズパルスが共に検出されなかったとき
には前記データ入力の＠１″から′０”の変化の検出を
正規のスタートビットの検出であるとして処理し、前記
長短いずれか一方のノイズパルスが検出されたときには
再びスタートビット検出待機状態に戻る。
したがって、シリアルデータ入力中のスタートビットの
前に長短いずれのノイズパルスが混入した場合でもスタ
ートビットの誤認とか検出もれを極力防止でき、シリア
ルデータ検出（際してコード化けとかデータ欠落の防止
を図ることができる。
前に長短いずれのノイズパルスが混入した場合でもスタ
ートビットの誤認とか検出もれを極力防止でき、シリア
ルデータ検出（際してコード化けとかデータ欠落の防止
を図ることができる。
なお、第１図のスタートビット検出回路は、これを採用
したシステム（シリアルデータ受信系）に用いられる半
導体メモリとかマイクロプロセッサなどと同一チ、ｆ土
に集積回路化することによりてコスト低減が可能である
。
したシステム（シリアルデータ受信系）に用いられる半
導体メモリとかマイクロプロセッサなどと同一チ、ｆ土
に集積回路化することによりてコスト低減が可能である
。
また、本発明回路は第１図の具体例に限られるものでは
なく、本発明の技術的思想を実現するためには種々の回
路例が考えられ、マイクロコンピュータを用いることも
可能である。
なく、本発明の技術的思想を実現するためには種々の回
路例が考えられ、マイクロコンピュータを用いることも
可能である。
上述したように本発明のシリアルデータ受信系のスター
トビット検出回路によれば、シリアルデータ入力中のス
タートビットの前に長短いずれのノイズパルスが混入し
た場合でもスタートビットの誤認とか検出もれを極力防
止でき、シリアルデータ゛検出に際してコード化けとか
データ欠落の防止を図る仁とができる。したがって、本
発明回路は、スノｆイク状ノイズ／４ルス発生源が多い
環境で使用される車載用電子装置などに採用して好適で
ある。
トビット検出回路によれば、シリアルデータ入力中のス
タートビットの前に長短いずれのノイズパルスが混入し
た場合でもスタートビットの誤認とか検出もれを極力防
止でき、シリアルデータ゛検出に際してコード化けとか
データ欠落の防止を図る仁とができる。したがって、本
発明回路は、スノｆイク状ノイズ／４ルス発生源が多い
環境で使用される車載用電子装置などに採用して好適で
ある。
第１図は本発明のシリアルデータ受信系のスタートビッ
ト検出回路の一実施例を示す回路図、第２図は第１図の
回路動作を説明するために示すタイミング図、第３図（
ａ） 、 （ｂ）は従来のシリアルデータ受信系のスタ
ートビット検出回路における正常動作および誤動作を説
明するために示す波形図である。 １〜８・・・ＦＦ回路、９・・・ナンド回路、１０゜１
１・・・ノア回路、１２．１３・・・インバータ回路、
１４・・・シフトレジスタ。
ト検出回路の一実施例を示す回路図、第２図は第１図の
回路動作を説明するために示すタイミング図、第３図（
ａ） 、 （ｂ）は従来のシリアルデータ受信系のスタ
ートビット検出回路における正常動作および誤動作を説
明するために示す波形図である。 １〜８・・・ＦＦ回路、９・・・ナンド回路、１０゜１
１・・・ノア回路、１２．１３・・・インバータ回路、
１４・・・シフトレジスタ。
Claims (3)
- （１）調歩同期シリアルデータ入力の“１”レベルから
“０”レベルへの変化を所定のサンプリングクロックに
同期して検出するデータレベル変化検出手段と、このデ
ータレベル変化検出手段による検出出力をスタートビッ
ト検出パルスとして送り出すか否かを決定するスタート
ビット検出パルス送出回路と、前記シリアルデータ入力
の“１”レベルから“０”レベルへの変化後の“０”レ
ベル期間が前記サンプリングクロックの所定数のサイク
ル以内であるか否かを検出して上記“０”レベルへの変
化が短かいノイズパルスであるか否かを判定する判定手
段と、前記スタートビット検出パルス送出回路からスタ
ートビット検出パルスが送り出されたときから１ビット
期間内で所定の複数のサンプリングクロックに対応する
タイミングのシリアルデータ入力レベルの多数決論理を
とることによって上記スタートビット検出パルス発生時
のシリアルデータ入力が長いノイズパルスであるか否か
を判定する多数決論理手段と、前記シリアルデータ入力
中のストップビットの受信後に前記スタートビット検出
パルス送出回路の送出動作を許可し、こののち前記判定
手段によるノイズパルス判定出力および多数決論理手段
によるノイズパルス判定出力のいずれか一方を受け取っ
たときに再び前記スタートビット検出パルス送出回路の
送出動作を許可するように制御する制御手段とを具備す
ることを特徴とするシリアルデータ受信系のスタートビ
ット検出回路。 - （２）前記サンプリングクロックはスタートビットの１
６倍の周波数を有し、前記判定手段は２サンプリングク
ロック以内の短かいノイズパルスの判定を行ない、前記
多数決論理手段はスタートパルス検出パルス発生時のサ
ンプリングクロックから数えて５番、７番、９番目の各
サンプリングクロックに対応するタイミングのシリアル
データ入力の多数決論理をとり、スタートビットの１／
２サイクル以内の長いノイズパルスの判定を行なうもの
であることを特徴とする前記特許請求の範囲第１項記載
のシリアルデータ受信系のスタートビット検出回路。 - （３）前記各手段はシリアルデータ受信系システムに用
いられる半導体メモリあるいはマイクロプロセッサと同
一チップ土に集積回路化されてなることを特徴とする前
記特許請求の範囲第１項記載のシリアルデータ受信系の
スタートビット検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136302A JPS6115437A (ja) | 1984-06-30 | 1984-06-30 | シリアルデ−タ受信系のスタ−トビツト検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136302A JPS6115437A (ja) | 1984-06-30 | 1984-06-30 | シリアルデ−タ受信系のスタ−トビツト検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115437A true JPS6115437A (ja) | 1986-01-23 |
Family
ID=15172008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136302A Pending JPS6115437A (ja) | 1984-06-30 | 1984-06-30 | シリアルデ−タ受信系のスタ−トビツト検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378635A (ja) * | 1986-09-22 | 1988-04-08 | Sanyo Denki Co Ltd | 調歩同期方式のスタ−トビツト判定方法 |
| CN112385184A (zh) * | 2018-07-11 | 2021-02-19 | 弗瑞柏私人有限公司 | 用于检测高频串行数据流中的起始字节的扫描设备 |
-
1984
- 1984-06-30 JP JP59136302A patent/JPS6115437A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378635A (ja) * | 1986-09-22 | 1988-04-08 | Sanyo Denki Co Ltd | 調歩同期方式のスタ−トビツト判定方法 |
| CN112385184A (zh) * | 2018-07-11 | 2021-02-19 | 弗瑞柏私人有限公司 | 用于检测高频串行数据流中的起始字节的扫描设备 |
| CN112385184B (zh) * | 2018-07-11 | 2022-06-14 | 弗瑞柏私人有限公司 | 用于检测高频串行数据流中的起始字节的扫描设备 |
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