JP3894787B2 - 受信回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータの受信回路に関するものである。
【０００２】
【従来の技術】
従来のマイクロコンピュータのリモコンの受信回路においては、外部割込みによるソフトウェア処理でリモコン受信を行うか、ハードウェアとソフトウェア処理でリモコン受信を行っている。
【０００３】
図２０に示す受信回路は、外部割込みによるソフトウェア処理でリモコン受信するものである。エッジ検出部３００によって受信入力信号１の立ち上がりを検出すると、割込制御部３０１が割込要求信号３０２を出力し、ＣＰＵ３１１を動作開始させる。動作開始したＣＰＵ３１１は、受信入力信号１を入力し、ソフトウェアで処理する。
【０００４】
図２１に示す受信回路は、ハードウェアとソフトウェア処理でリモコン受信するものである。上記と同様に、エッジ検出部３００によって受信入力信号１の立ち上がりを検出すると、割込制御部３０１が割込要求信号３０２を出力し、ＣＰＵ３１１を動作開始させる。一方、エッジ検出によりカウント制御部３０３がクロック信号３０４のカウント動作を開始し、カウントデータ３１３を出力する。クロック信号３０４はハードウェアにより常時動作している。カウンタ３０５でカウントデータ３１３の“Ｈ”か“Ｌ”のデータ長さをカウントしていき、カウンタ値３０８を一致検出部３０６に出力するとともに、内部バス３１０を介してＣＰＵ３１１に出力する。あらかじめ比較データ設定部３０７に設定されたデータ長さの値である比較データ値３１２も一致検出部３０６に出力されるとともに、内部バス３１０を介してＣＰＵ３１１に出力される。一致検出部３０６はカウンタ値３０８と比較データ値３１２を比較し、比較結果３０９を内部バス３１０を介してＣＰＵ３１１に出力する。
【０００５】
割込制御部３０１からの割込要求信号３０２で動作開始したＣＰＵ３１１は、内部バス３１０を介して入力したカウンタ値３０８、比較データ値３１２、比較結果３０９を処理し、その結果に基づいて受信入力信号１の受信処理を開始する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の受信回路では、以下の問題を抱えている。
【０００７】
（１） 受信入力信号１の内容に関わらず、ＣＰＵ３１１は外部割込みによる動作開始をする必要があり、データの認識をＣＰＵで行うため、ＣＰＵの負荷が重くなり、マイクロコンピュータの性能低下を招くという問題がある。
【０００８】
（２） 受信入力信号１の内容の受信誤差が発生した場合、誤受信する可能性が高くなる。また、その不都合を回避しようとすると、ソフトウェア処理が必要になるため、前記（１）と同様に、ＣＰＵ３１１の負荷が重くなるという問題がある。
【０００９】
（３） カウント制御部３０３がカウントを行うクロック信号３０４はハードウェア内で常時動作しているものであり、受信入力信号１の内容に関わらずクロック信号３０４が常に必要になるため、ＣＰＵ３１１の停止状態での受信ができないという問題がある。
【００１０】
（４） ノイズもしくはエラー受信時であっても、都度、ＣＰＵ３１１の処理を必要とするため、ＣＰＵの無駄な動作が発生し、電力ロスを発生してしまう問題がある。
【００１１】
（５） 受信入力信号１の内容の正誤判定が不十分なため、ノイズ等をパルス認識してしまった場合などには正しい受信入力信号１の内容と認識せず、誤受信するという問題がある。
【００１２】
本発明の目的は、上記課題を解決することにより、ＣＰＵの処理を軽減し、消費電力を少なくし、スタンバイモードにおいても受信可能にし、かつ、ノイズ耐量の向上を図ることができる受信回路を提供することである。
【００１３】
【課題を解決するための手段】
本発明は、次のような手段を講じることにより、上記の課題を解決する。すなわち、受信入力信号からエッジを検出する検波回路と、前記検波回路による検波出力により制御されるクロック発生回路と、前記クロック発生回路で生成されたクロック信号をサンプリングクロックとし前記受信入力信号のデータを判定およびデータ処理した上で判定正常時には割込要求信号および受信データを、判定異常時にはエラー出力をそれぞれＰＵに送出する受信データ比較部とを備え、前記検波回路による検波出力によって前記クロック発生回路を起動し、前記割込要求信号、又は前記エラー出力により前記クロック発生回路を停止する受信回路であって、前記検波回路は、前記受信入力信号からエッジを検出するエッジ検出回路と、前記受信入力信号をサンプリングするデータサンプリング回路と、前記データサンプリング回路の出力値が、一旦ハイレベルになった後、所定の期間内において半数以上ハイレベルである場合は前記受信入力信号が受信開始信号であると判定する受信開始信号判定回路とを備え、前記エッジ検出回路により受信入力信号を検出するとクロック発生の検波出力を前記クロック発生回路に出力し、前記受信開始信号判定回路により前記受信入力信号が受信開始信号と判定すると前記検波出力を継続出力し、受信開始信号でないと判定すると前記検波出力を停止することを特徴とする。
【００１４】
これによれば、受信開始から受信完了まですべてハードウェアで行うため、ＣＰＵにおけるソフトウェア処理を少なくでき、ＣＰＵの性能の低下を招くことなく、受信入力信号の受信ができる。
【００２２】
これによれば、受信入力信号がノイズである場合には、直ちにクロックを停止することができ、低消費電力化を実現する。
【００２７】
【発明の実施の形態】
以下、本発明にかかわる受信回路の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
図1は本発明の実施の形態１の受信回路を備えたマイクロコンピュータの内部の概略構成図である。
【００２９】
図1において、１は受信入力信号、２は検波回路、３は検波出力、４はクロック信号、５はクロック発生回路、６１〜６ｎはクロック信号、７は受信データ比較部、８は割込要求信号、９は受信データ、１０はエラー出力、１１は内部バス、１２はＣＰＵ、１３はマイクロコンピュータ、１５はクロック停止論理和回路、１６はクロック停止信号である。
【００３０】
受信入力信号１が入力されると、検波回路２は検波出力３を立ち上げる。クロック発生回路５において、検波出力３の立ち上がりに基づいてクロック信号起動（図２の９００参照）が立ち上がる。ＲＳラッチ等で実現されたロジックにおいて、クロック信号起動の入力によりクロック信号４が起動される。クロック発生回路５は、クロック信号４の起動により、クロック信号６１〜６ｎを生成し、検波回路２へクロック信号４とクロック信号６１〜６ｎを出力する。同じくクロック発生回路５は、受信データ比較部７にもクロック信号４を出力する。
【００３１】
受信データ比較部７は、受信入力信号１とクロック信号４により受信データを比較判別し、正しければ、割込要求信号８をクロック停止論理和回路１５に出力するとともに、内部バス１１を介してＣＰＵ１２へ出力し、さらに、受信データ９を内部バス１１を介してＣＰＵ１２へ出力する。間違っていれば、エラー出力１０をクロック停止論理和回路１５に出力するとともに、内部バス１１を介してＣＰＵ１２へも出力する。
【００３２】
クロック停止論理和回路１５は、割込要求信号８とエラー出力１０の論理和をクロック停止信号１６としてクロック発生回路５に出力する。クロック発生回路５はクロック停止信号１６を入力すると、内部のクロック信号起動９００を立ち下げ、クロックの生成を停止する。
【００３３】
以下、具体的な動作について説明する。
【００３４】
マイクロコンピュータ１３において、リモコンの受信入力信号１が入力されると、検波回路２によって検波出力３が出力される。これについては、図２のタイミングＴ２００を参照することができる。ただし、図２は受信データ間違いの場合のタイミングチャートである。検波出力３の立ち上がりによって、クロック発生回路５のクロック信号起動９００が立ち上がり、クロック信号４が生成される。そのクロック信号４は、検波回路２と受信データ比較部７に出力される。
【００３５】
受信データ比較部７は、受信入力信号１とクロック信号４とを入力し、両者の比較で受信データを比較判別し、正しければ割込要求信号８をクロック停止論理和回路１５へ出力する。そのときのクロック停止論理和回路１５の出力は、“Ｈ”であり、クロック発生回路５のクロック信号起動９００は立下りを生成するため、クロック信号４の生成は停止する。同時に割込要求信号８と受信データ９を内部バス１１を介してＣＰＵ１２へ出力する。その時点でＣＰＵ１２が動作開始する。
【００３６】
次に、受信データの比較判別の結果が間違いであった場合の動作を図２によって説明する。間違いのときは、受信データ比較部７はエラー出力１０をクロック停止論理和回路１５へ出力する（図２のタイミングＴ２０１参照）。その時までに、クロック停止論理和回路１５の１入力である割込要求信号８は“Ｌ”になっているので、エラー出力１０が立ち上がると、クロック停止論理和回路１５は“Ｈ”のクロック停止信号１６を出力する。その結果、クロック発生回路５は、クロック信号起動９００の立ち下がりを生成し、クロック信号４の生成を停止させる。ＣＰＵ１２は、割込要求信号８を入力してもエラー出力１０を入力するため、動作開始はしない。マイクロコンピュータ１３は、再度、受信入力信号１の入力待ち状態となる。
【００３７】
このように構成したため、受信入力信号１の入力を検波回路２で検出し、検波出力３で内蔵のクロック発生回路５を起動してクロック信号４を発生させ、受信データ比較部７での受信データの判別において、正常な受信入力信号１を受信した場合にのみ、クロック信号４を継続して発生させ、異常を検出した場合には、エラー出力１０によってクロック停止論理和回路１５からのクロック停止信号１６をクロック発生回路５に与えることにより、クロック信号４を停止させる。したがって、ノイズ等で受信入力信号１に不定データが入力された場合には、クロック信号４により受信データ比較部７が動作継続することによる定常動作電力ロスと、ＣＰＵ１２が動作開始することによる定常動作電力ロスの削減を実現することができる。
【００３８】
（実施の形態２）
次に、本発明の実施の形態２について図３を基に説明する。図３は受信データ比較部７の具体的構成を示すブロック図である。
【００３９】
受信入力信号１の立ち上がりをエッジ検出回路２００で検出し、エッジ検出出力２０１を生成する。エッジ検出出力２０１が“Ｈ”になることをトリガとし、基本パターンＡ生成回路２０４、基本パターンＢ生成回路２０５を起動させる。基本パターンの周波数、デューティは基本パターンＡ設定レジスタ２０２および基本パターンＢ設定レジスタ２０３に格納されている。基本パターンＡ生成回路２０４は、クロック信号４と基本パターンＡ設定レジスタ２０２に格納されたデータに基づき、基本パターンＡ出力２０６を生成する。基本パターンＢ生成回路２０５は、クロック信号４と基本パターンＢ設定レジスタ２０３に格納されたデータに基づき、基本パターンＢ出力２０７を生成する。
【００４０】
比較器Ａ２０８には受信入力信号１と基本パターンＡ出力２０６が入力され、排他的論理和により比較され、比較器Ａ出力２１０が生成される。比較器Ｂ２０９には受信入力信号１と基本パターンＢ出力２０７が入力され、排他的論理和により比較され、比較器Ｂ出力２１１が生成される。
【００４１】
また、受信入力信号１と生成された基本パターンのわずかな誤差を無視するために、ノイズフィルタ２１２に比較器Ａ出力２１０と比較器Ｂ出力２１１が入力され、ノイズフィルタＡ出力２１３、ノイズフィルタＢ出力２１４を生成する。
【００４２】
データ判定回路２１５はノイズフィルタＡ出力２１３と、ノイズフィルタＢ出力２１４から受信したデータが正しいデータか否かを判別し、正しいデータであれば受信レジスタ２１７に受信データとして格納し、また、正しくないデータで有れば、エラー出力１０を“Ｈ”にする。
【００４３】
受信完了検知回路２１９はエッジ検出出力２０１をカウントする機能を有し、受信ビット数設定レジスタ２１８にあらかじめ格納された正規のビット数と前記カウンタによりカウントされたビット数とを比較し、一致した場合は次のカウントエッジで割込要求信号８を“Ｈ”にする。
【００４４】
また、１ビットデータの区切りをエッジ検出出力２０１で検知し、基本パターンＡ生成回路２０４および基本パターンＢ生成回路２０５に入力することにより、基本パターンＡ生成回路２０４および基本パターンＢ生成回路２０５はリセットされ、再度連続的に受信される受信入力信号１と比較される基本パターン生成を開始する。
【００４５】
次に、上記構成の受信回路の動作を図４、図５、図６のタイミングチャートに基づいて説明する。
【００４６】
図４は正常動作を示すタイミングチャートである。図４において、タイミングＴ３００からタイミングＴ３０１までの期間、タイミングＴ３０１からタイミングＴ３０２までの期間、タイミングＴ３０２からタイミングＴ３０３までの期間、タイミングＴ３０３からタイミングＴ３０４までの期間はそれぞれ単位期間であり、タイミングＴ３０４からタイミングＴ３０５までは単位期間の２倍である。
【００４７】
基本パターンは、基本パターンＡと基本パターンＢの二通りである。基本パターンＡは、１単位期間の“Ｈ”区間とそれに引き続く３単位期間の“Ｌ”区間とからなる４単位期間を１周期とするパターンである。また、基本パターンＢは、１単位期間の“Ｈ”区間とそれに引き続く１単位期間の“Ｌ”区間とからなる２単位期間を１周期とするパターンである。基本パターンＡのデータを“１”とし、基本パターンＢのデータを“０”とする。
【００４８】
受信入力信号１が“Ｌ”から“Ｈ”に変化すると、データ受信が開始され、エッジ検出出力２０１が“Ｌ”から“Ｈ”になる。
【００４９】
エッジ検出出力２０１が“Ｈ”になったことにより、基本パターンＡ生成回路２０４および基本パターンＢ生成回路２０５が動作を開始し、基本パターンＡ生成回路２０４は、タイミングＴ３００からタイミングＴ３０１までの区間が“Ｈ”、タイミングＴ３０１からタイミングＴ３０２までの区間が“Ｌ”である信号を生成する。また、基本パターンＢ生成回路２０５は、同様に、タイミングＴ３００からタイミングＴ３０１までの区間が“Ｈ”、タイミングＴ３０１からタイミングＴ３０２までの区間が“Ｌ”である信号を生成する。ここで両者ともタイミングＴ３００〜Ｔ３０２で考察するのは、タイミングＴ３０２で再度のエッジ検出出力２０１によりリセットされるからである。
【００５０】
まず、受信入力信号１はタイミングＴ３００のタイミングで立ち上がり、受信が開始される。タイミングＴ３０２のタイミングで再度、受信入力信号１が立ち上がることにより、データ１個分の受信が完了したと見なされ、ノイズフィルタＡ出力２１３とノイズフィルタＢ出力２１４が共に“Ｌ”であることから、データ判定回路２１５は受信入力信号１が“０”で有ることを判定し、受信レジスタ２１７に格納すべきデータが“０”で有ることが確定され、その結果に従ってデータ出力２１６として“Ｌ”を受信レジスタ２１７に出力し、受信データの“０”が正しく格納される。受信完了検知回路２１９における受信ビットカウンタは、“００”からインクリメントされ、“０１”となる。そして、エッジ検出出力２０１の立ち上がりによって、基本パターンＡ生成回路２０４および基本パターンＢ生成回路２０５はリセットされ、最初から基本パターンの生成を始める。
【００５１】
次に、受信入力信号１はタイミングＴ３０２からタイミングＴ３０５までの区間を１個のデータであるとし、基本パターンＢ生成回路２０５は、短い周期の基本パターンＢ出力２０７を生成することから、タイミングＴ３０４のタイミングで受信入力信号１との不一致を生じさせ、ノイズフィルタＢ出力２１４は“Ｈ”を出力する。一方、基本パターンＡ生成回路２０４が生成する基本パターンＡは、タイミングＴ３０５まで受信入力信号１と一致するため、ノイズフィルタＡ出力２１３は“Ｌ”を維持する。
【００５２】
タイミングＴ３０５で受信入力信号１が立ち上がることからデータが確定し、ノイズフィルタＢ出力２１４が“Ｈ”、ノイズフィルタＡ出力２１３が“Ｌ”であるため、すなわち、両者がともには“Ｈ”になってはいないので、データ判定回路２１５は受信入力信号１は正常であると判定した上で、データ出力２１６に“Ｈ”を出力し、データ“１”を受信レジスタ２１７に格納する。受信完了検知回路２１９における受信ビットカウンタは、“０１”からインクリメントされ、“０２”となる。
【００５３】
次に、ノイズ等により受信入力信号１の波形が乱れた場合の処理を図５を用いて説明する。
【００５４】
タイミングＴ３０６からタイミングＴ３０９までの区間は本来では“１”のデータが入力された場合であるが、タイミングＴ３０７からタイミングＴ３０８の区間にノイズが重畳されている。タイミングＴ３０７で受信入力信号１が立ち上がることにより、データ区間が完了したと見なし、基本パターンＡ生成回路２０４と基本パターンＢ生成回路２０５はリセットされ、再度、基本パターンの生成を開始する。
【００５５】
しかし、前記受信入力信号１の立ち上がりはノイズであるため、タイミングＴ３０８ですぐさま立ち下がり、基本パターンＡ出力２０６と、基本パターンＢ出力２０７の両方に対して不一致を生じさせる。そのため、ノイズフィルタＡ出力２１３とノイズフィルタＢ出力２１４の両信号が“Ｈ”になることにより、データ判定回路２１５はエラーを検知し、エラー出力１０を“Ｈ”にし、受信したデータがエラーであることを知らせる。この場合は、データ判定回路２１５からクロック停止論理和回路１５にエラー出力１０が出力され、クロック停止信号１６がクロック発生回路５に入力されるため、クロック発生回路５はクロック信号起動９００を立ち下げ、クロック信号４およびクロック信号６０〜６ｎの発生を停止する。
【００５６】
次に、受信終了時の動作について図６を用いて説明する。
【００５７】
タイミングＴ３１２で受信入力信号１から受信データの最後のビットが受信されたとする。このとき、受信完了検知回路２１９の受信ビットカウンタのカウント数は“ｎ−１”から“ｎ”にインクリメントされる。この“ｎ”は、あらかじめ受信ビット数設定レジスタ２１８に設定されていた値である。すなわち、タイミングＴ３１２で受信完了検知回路２１９の受信ビットカウンタのカウント数と受信ビット数設定レジスタ２１８の値が一致する。このときの受信入力信号１は、タイミングＴ３１５で入力完了となる信号である。したがって、タイミングＴ３１５で受信完了検知回路２１９は割込要求信号８を“Ｈ”にし、内部バス１１を介してＣＰＵ１２に受信が完了したことを知らせる。ＣＰＵ１２は割込要求信号８を受けて動作開始する。
【００５８】
（実施の形態３）
次に、発明の実施の形態３について図７を基に説明する。図７は受信データ比較部の構成を示すブロック図である。
【００５９】
上記の実施の形態２におけるノイズフィルタ２１２を削除し、代わりに、受信誤差設定レジスタ２２０と誤差検出器２２１とを設けている。すなわち、受信入力信号１にノイズが含まれている場合、および、受信入力信号１の周期、デュティーに誤差が含まれている場合に、正常データと見なされる許容誤差を格納した受信誤差設定レジスタ２２０と、比較器Ａ出力２１０、比較器Ｂ出力２１１を受信誤差設定レジスタ２２０の値と比較し、許容範囲を超えているかを検出する誤差検出器２２１を備えている。
【００６０】
次に、図８、図９を用いて、誤差検出の詳細について説明する。
【００６１】
図８は受信データが基本パターンと比較して、両者の誤差が許容誤差内にある場合のタイミングチャートである。
【００６２】
基本パターンは基本パターンＡ出力２０６のようにタイミングＴ３２０からタイミングＴ３２３までが“Ｈ”区間、タイミングＴ３２３からタイミングＴ３２５までが“Ｌ”区間である波形とする。また、あらかじめ許容される誤差範囲をタイミングＴ３２１からタイミングＴ３２４までの区間とする。
【００６３】
今、受信入力信号１がタイミングＴ３２２で立ち下がったとすると、タイミングＴ３２２からタイミングＴ３２３までは基本パターンＡ出力２０６と不一致であるので、比較器Ａ出力２１０として不一致検知を示す“Ｈ”が生成される。しかし、この場合、タイミングＴ３２１からタイミングＴ３２４までの期間の誤差はあらかじめ許容されているので、比較器Ａ出力２１０は許容誤差として認識され、誤差検出Ａ出力２２３として“Ｌ”が出力される。
【００６４】
図示していないが、比較器Ｂ出力２１１についても、誤差検出器２２１により、前記誤差検出Ａ出力２２３と同様の生成方法により、誤差検出Ｂ出力２２４が生成される。この場合、比較器Ｂ出力２１１は許容誤差として認識され、誤差検出Ｂ出力２２４として“Ｌ”が出力される。誤差検出Ａ出力２２３も誤差検出Ｂ出力２２４も“Ｌ”であるので、データ判定回路２１５は、データが正常に受信できたと判定し、受信データを受信レジスタ２１７に格納する。
【００６５】
図９は受信データが基本パターンと比較して、許容誤差以上に誤差がある場合のタイミングチャートである。誤差がタイミングＴ３３２からタイミングＴ３３４までの期間に発生しているが、タイミングＴ３３１からタイミングＴ３３３までの期間は許容誤差範囲として認識されるので、誤差検出Ａ出力２２３は“Ｌ”レベルを生成する。しかし、タイミングＴ３３３からタイミングＴ３３４までの期間では許容誤差以上の不一致が比較器Ａ出力２１０から出力されているため、誤差検出Ａ出力２２３として“Ｈ”を出力し、データに異常があったこと、すなわちエラーであることを示す。もし、比較器Ａ出力２１０で許容範囲に収まっていても、比較器Ｂ出力２１１について許容誤差以上の不一致があれば、誤差検出Ｂ出力２２４として“Ｈ”が出力される。
【００６６】
誤差検出Ａ出力２２３と誤差検出Ｂ出力２２４の少なくともいずれか一方が“Ｈ”であれば、データ判定回路２１５は、エラー出力１０を行う。これにより、クロック発生回路５は停止される。
【００６７】
（実施の形態４）
次に、本発明の実施の形態４を説明する。これは、受信回路における検波回路に工夫を与えたものである。
【００６８】
図１０は検波回路２の構成を示すブロック図である。図１０において、２は検波回路、１００はデータサンプリング回路、１０１は受信開始信号判定回路、１０２はデータレジスタ、１０３は論理積回路、１０４はエッジ検出回路である。論理積回路１０３からは検波回路２の外部へ検波出力３が出力され、検波回路２の外部にある図１のクロック発生回路５へ入力される。クロック発生回路５からは、クロック信号４がデータサンプリング回路１００へ入力され、クロック信号６１がデータレジスタ１０２へ入力される。
【００６９】
図１１は本発明の実施の形態４における検波回路２の構成を実現する１実施例を示すものである。図１１において、１００はデータサンプリング回路であり、１０５，１０６，１０７の３つのＦＦ回路によって構成されている。ＦＦ回路１０５には図１の受信入力信号１が入力される。１０１は受信開始信号判定回路であり、１０８，１０９，１１０の３つのＥｘＮＯＲ回路と、セレクタ１１１により構成されている。１０２はデータレジスタ回路であり、ＦＦ回路１１２で構成されている。検波回路２を構成するそれぞれの回路は図１１に示す接続がなされている。
【００７０】
図１２は受信入力信号１が正常の場合の検波回路２の動作を示すタイミングチャートである。図１３は検波回路２が受信入力信号１のノイズを除去し、動作する場合のタイミングチャートである。図１４は検波回路２が受信入力信号１の異常波形を検知して動作する場合のタイミングチャートである。
【００７１】
以上のように構成された本実施例の検波回路２について、以下、まず正常時の動作を図１２のタイミングチャートを用いて説明する。
【００７２】
検波回路２に受信入力信号１が図１２に示すタイミングで入力される。この時の受信入力信号１のリーダーである“Ｈ”状態がＦＦ回路１０５のＤ入力端子と、エッジ検出回路１０４に入力される。エッジ検出回路１０４は受信入力信号１の“Ｈ”の立ち上がりエッジを検出し、論理積回路１０３に“Ｈ”を伝える。ここで、データレジスタ１０２内のＦＦ回路１１２はシステム初期化により初期値“Ｈ”をＱ出力端子から出力しているため、論理積回路１０３の検波出力３はリーダーの“Ｈ”エッジに同期して“Ｈ”を出力する。検波出力３の“Ｈ”がクロック発生回路５に入力されると、クロック発生回路５からは、クロック信号４およびクロック信号６１が図１２のタイミングで出力される。クロック信号４がＦＦ回路１０５，１０６，１０７のクロック入力端子ＣＫに入力されると、それぞれのＦＦ回路１０５，１０６，１０７からは図１２に示すタイミングでＱ出力端子よりＦＦ１０５出力、ＦＦ１０６出力、ＦＦ１０７出力が順次出力する。これら出力がＥｘＮＯＲ回路１０８，１０９，１１０に入力されると、ＥｘＮＯＲ回路１０８，１０９，１１０からは図１２に示すタイミングでそれぞれ順次出力する。これらの出力がセレクタ１１１に入力される。ここで、セレクタ１１１はデコード回路になっている。そのデコード内容を表１に示す。セレクタ１１１の出力は、ＥｘＮＯＲ回路１０８，１０９，１１０からの出力の組み合わせで、表１に示すセレクトを行う。
【００７３】
【表１】
セレクタ１１１の出力は図１２のタイミングで出力し、データレジスタ１０２のＦＦ回路１１２のＤ入力端子に入力される。ＦＦ回路１１２にはクロック信号６１が図１２のタイミングで入力されることにより、ＦＦ１１２の出力および検波出力３が図１２のタイミングで出力される。
【００７４】
図１２のタイミングチャートでは受信入力信号１が正常なリーダーであり、検波回路２からは正常なリモコン受信が開始したことを判定し、検波出力３を“Ｈ”に固定している。検波出力３が“Ｈ”の場合、図１のクロック発生回路５はクロック発生を継続し、リモコン受信を継続することができる。
【００７５】
次に、受信入力信号１のリーダーの一部にノイズが重畳された場合の動作を図１３に基づいて説明する。
【００７６】
受信入力信号１のリーダーの一部にノイズが重畳され、リーダーが一瞬“Ｌ”になった場合、ＦＦ１０５出力は“Ｌ”をラッチし、ＦＦ１０５出力、ＦＦ１０６出力にノイズである“Ｌ”が伝搬する。しかし、本実施の形態の回路構成によって、セレクタ１１１の出力に“Ｌ”が伝搬することはなく、検波出力３は図１３に示す“Ｈ”が得られ、結果としてクロック発生回路５はノイズに影響されることなく、正常動作を維持することができる。
【００７７】
次に、受信入力信号１のリーダー部が異常信号であった場合の動作を図１４に基づいて説明する。
【００７８】
受信入力信号１のリーダー部の立ち上がりエッジを検出して検波出力３からは“Ｈ”を出力し、クロック発生回路５が動作開始する。しかし、受信入力信号１が図１４に示すような短い、異常なリーダーであった場合、クロック信号６１のタイミングで検波出力３からは直ちに“Ｌ”を出力することで、クロック発生回路５が動作停止する。これにより、リモコン受信はリーダー部の異常を検知し、直ちに停止することができる。
【００７９】
従来、検波回路がエッジ検出のみであるため、受信入力信号にノイズが乗るだけでクロック発生回路が動作し、誤ったリモコン受信を継続動作し、ソフトウエアによる誤り訂正が必要であった。
【００８０】
これに対して、本実施の形態によれば、３ビットのサンプリングを実施し、その内２ビット分で一致したデータを有効にする本構成の多数決方式を用いることで、リーダーがノイズかデータかを判定し、ノイズの場合は直ちにクロックを停止することができ、低消費電力化を実現すると共に、ノイズに影響されることなく正しいリーダー信号を受信することができる。
【００８１】
（実施の形態５）
図１５は本発明の実施の形態５における検波回路の構成を実現する別の実施例を示すものである。図１５において、１１４はデータレジスタ１０２を構成する論理積回路であり、セレクタ１１１の出力と受信入力信号１を入力し、ＦＦ回路１１２へ出力するように接続される。その他の構成は、図１１と同様の構成を用いる。
【００８２】
以上のように構成された本実施例の検波回路について、以下、その動作を図１６のタイミングチャートを用いて説明する。
【００８３】
受信入力信号１に図１６に示すようなサンプリングクロックに同期したノイズが重畳された場合、最初のノイズのＨエッジで検波出力３がＨ出力する。続いて、ノイズがクロック信号４に同期して入力された場合、ＦＦ出力１０５，ＦＦ出力１０６，ＦＦ出力１０７にＨが伝搬する。さらに、ノイズがクロック信号６１に同期して入力された場合、セレクタ１１１の出力にも“Ｈ”が伝搬する。しかしながら、前記論理積回路１１４を接続した構成のため、検波出力３が直ちに“Ｌ”出力され、クロック発生回路５は動作を停止することができる。
【００８４】
図１６では受信入力信号１にクロック信号４、クロック信号６１に同期したノイズが重畳された特殊な場合を示してあるが、前記例で使用した図１２の正常な受信入力信号１が入力された場合には、図１２の検波出力３に示す正常な動作を行うことができるのは、言うまでもない。
【００８５】
以上のように本実施形態によれば、図１１の検波回路のデータレジスタ１０２内に論理積回路１１４を設けることで、従来のデジタルノイズフィルタを用いたノイズ除去器でも除去しきれなかった、サンプリングクロックに同期するノイズに対してもノイズ除去を実現でき、受信回路の耐ノイズ性を向上することができる。
【００８６】
（実施の形態６）
次に、本発明の実施の形態６における検波回路２をシリアルデータ受信回路に応用した１実施例を示す。
【００８７】
図１７は概略構成図、図１８は回路構成図である。図１７に示すように、本実施の形態は受信入力信号１を受信する検波回路２と検波回路２にｎ本のクロック６１〜６ｎを供給するクロック発生回路５で構成される。
【００８８】
図１８の１０２はデータレジスタであり、ｎ個のＦＦ回路１１２１〜１１２ｎにより構成されている。ｎ個のＦＦ回路１１２１〜１１２ｎのＤ入力端子は、セレクタ１１１の出力端子がそれぞれに入力され、それぞれのＱ出力はｎ本のバス構成で受信データを出力できる。また、それぞれのクロック入力端子ＣＫにはクロック発生回路５からｎ本のクロック信号６１〜６ｎが入力される。データサンプリング回路１００、受信開始信号判定回路１０１は図１１と同様の構成であるが、受信開始信号判定回路１０１内のセレクタ１１１は表２に示すデコードを行う。
【００８９】
【表２】
以上のように構成された本実施の形態のシリアルデータ受信回路について、以下、その動作を図１９のタイミングチャートを用いて説明する。
【００９０】
受信入力信号１に図１９に示すノイズが重畳された場合、ＦＦ回路１０５，１０６，１０７にノイズの“Ｌ”が伝搬する。ノイズの“Ｌ”が伝搬したＦＦ１０５出力、ＦＦ１０６出力、ＦＦ１０７出力がＥｘＮＯＲ回路１０８，１０９，１１０に入力され、ＥｘＮＯＲ回路１０８，１０９，１１０の各出力は図１９に示す波形となる。しかしながら、セレクタ信号１１１が表２に示すデコードを実施することで図１９に示すセレクタ１１１出力となる。ここでは既に、ノイズの伝搬が遮断されている。
【００９１】
次に、クロック発生回路５からクロック信号６１〜６ｎが図１９に示すタイミングで出力される。その結果、データレジスタ回路１０２からは、図１９に示すＦＦ１１２１からＦＦ１１２ｎまでの出力の組み合わせが受信データとして出力される。これにより、受信入力信号１に図１９に示すようなノイズが重畳された場合でも、多数決による簡易的なデータ補正を行うことで、より正確に受信入力データを受信することができる。
【００９２】
以上のように本実施形態によれば、従来の単一クロックでデータを格納していくだけのシリアルデータ受信方式に比べ、図１８に示す構成を用いることで、受信入力信号にノイズが乗った場合でも正常受信できる確率が高くなり、結果として受信回路の耐ノイズ性を飛躍的に向上させることができる。
【００９３】
【発明の効果】
以上、説明したように、本発明は受信開始から受信完了まですべてハードウェアで行うため、ソフトウェア処理を少なくでき、ＣＰＵの性能の低下を招くことなく受信入力信号の受信を行うことができる。
【００９４】
また、受信入力信号の周波数、デューティーに誤差がある場合でも、プログラム設定により許容される誤差範囲を設定できるので、受信入力信号の特性のばらつきがあっても、誤りなく正確に、かつハードウェア処理のみで受信することができる。
【００９５】
また、受信入力信号をサンプリングするクロックを内部で生成し、かつ、非同期に入力される受信信号により発振を制御できるため、ＣＰＵが発振クロックを要しないスタンバイモードにおいても、受信入力信号を受信することできる。
【００９６】
また、受信入力信号の受信完了を待ってから、ＣＰＵに割込処理をかけるため、外来ノイズや、受信エラーが発生した際も不用意にＣＰＵを動作させることなく、とりわけ、スタンバイモード時の無駄な復帰動作が発生しなくなるため、低消費電力化を図るシステム構成にすることができる。
【００９７】
また、受信入力信号に対して複数ビットのサンプリングを実施し、前記サンプリングデータを多数決したデータを有効にすることで、ノイズかデータかを判定し、ノイズに影響されることなく正しい受信入力信号を認識することができ、ノイズ耐量を向上することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の受信回路を備えたマイクロコンピュータの構成を示すブロック図
【図２】 本発明の実施の形態１の受信回路の動作を示すタイミングチャート
【図３】 本発明の実施の形態２の受信回路における受信データ比較部の構成を示すブロック図
【図４】 本発明の実施の形態２の受信回路における正常動作時のタイミングチャート
【図５】 本発明の実施の形態２の受信回路におけるエラー受信時のタイミングチャート
【図６】 本発明の実施の形態２の受信回路における受信完了時のタイミングチャート
【図７】 本発明の実施の形態３の受信回路における受信データ比較部の構成を示すブロック図
【図８】 本発明の実施の形態３の受信回路における正常受信時のタイミングチャート
【図９】 本発明の実施の形態３の受信回路における誤差受信時のタイミングチャート
【図１０】 本発明の実施の形態４の受信回路における検波回路の構成を示すブロック図
【図１１】 本発明の実施の形態４の受信回路における検波回路の詳細な構成を示すブロック図
【図１２】 本発明の実施の形態４の受信回路における正常動作時のタイミングチャート
【図１３】 本発明の実施の形態４の受信回路におけるノイズが重畳するが正常動作する時のタイミングチャート
【図１４】 本発明の実施の形態４の受信回路における異常波形検知時のタイミングチャート
【図１５】 本発明の実施の形態５の受信回路における検波回路の詳細な構成を示すブロック図
【図１６】 本発明の実施の形態５の受信回路における異常波形検知時のタイミングチャート
【図１７】 本発明の実施の形態６のシリアルデータ受信回路の概略構成を示すブロック図
【図１８】 本発明の実施の形態６のシリアルデータ受信回路における検波回路の詳細な構成を示すブロック図
【図１９】 本発明の実施の形態６のシリアルデータ受信回路におけるノイズが重畳するが正常に動作する時のタイミングチャート
【図２０】 ソフトウェア処理のみを行う従来技術の構成を示すブロック図
【図２１】 ソフトウェアとハードウェア処理を行う従来技術の構成を示すブロック図
【符号の説明】
１ 受信入力信号
２ 検波回路
３ 検波出力
４ クロック信号
５ クロック発生回路
６１〜６ｎ ｎビットのクロック信号
７ 受信データ比較部
８ 割込要求信号
９ 受信データ
１０ エラー出力
１１ 内部バス
１２ ＣＰＵ
１３ マイクロコンピュータ
１００ データサンプリング回路
１０１ 受信開始信号判定回路
１０２ データレジスタ
１０３ 論理積回路
１０４ エッジ検出回路
１０５，１０６，１０７ ＦＦ回路
１０８，１０９，１１０ ＥｘＮＯＲ回路
１１１ セレクタ回路
１１２１〜１１２ｎ ＦＦ回路
１１３ エッジ検出回路出力
２００ エッジ検出回路
２０１ エッジ検出出力
２０２ 基本パターンＡ設定レジスタ
２０３ 基本パターンＢ設定レジスタ
２０４ 基本パターンＡ生成回路
２０５ 基本パターンＢ生成回路
２０６ 基本パターンＡ出力
２０７ 基本パターンＢ出力
２０８ 比較器Ａ
２０９ 比較器Ｂ
２１０ 比較器Ａ出力
２１１ 比較器Ｂ出力
２１２ ノイズフィルタ
２１３ ノイズフィルタＡ出力
２１４ ノイズフィルタＢ出力
２１５ データ判定回路
２１６ データ出力
２１７ 受信レジスタ
２１８ 受信ビット数設定レジスタ
２１９ 受信完了検知回路
２２０ 受信誤差設定レジスタ
２２１ 誤差検出器
【発明の属する技術分野】
本発明は、マイクロコンピュータの受信回路に関するものである。
【０００２】
【従来の技術】
従来のマイクロコンピュータのリモコンの受信回路においては、外部割込みによるソフトウェア処理でリモコン受信を行うか、ハードウェアとソフトウェア処理でリモコン受信を行っている。
【０００３】
図２０に示す受信回路は、外部割込みによるソフトウェア処理でリモコン受信するものである。エッジ検出部３００によって受信入力信号１の立ち上がりを検出すると、割込制御部３０１が割込要求信号３０２を出力し、ＣＰＵ３１１を動作開始させる。動作開始したＣＰＵ３１１は、受信入力信号１を入力し、ソフトウェアで処理する。
【０００４】
図２１に示す受信回路は、ハードウェアとソフトウェア処理でリモコン受信するものである。上記と同様に、エッジ検出部３００によって受信入力信号１の立ち上がりを検出すると、割込制御部３０１が割込要求信号３０２を出力し、ＣＰＵ３１１を動作開始させる。一方、エッジ検出によりカウント制御部３０３がクロック信号３０４のカウント動作を開始し、カウントデータ３１３を出力する。クロック信号３０４はハードウェアにより常時動作している。カウンタ３０５でカウントデータ３１３の“Ｈ”か“Ｌ”のデータ長さをカウントしていき、カウンタ値３０８を一致検出部３０６に出力するとともに、内部バス３１０を介してＣＰＵ３１１に出力する。あらかじめ比較データ設定部３０７に設定されたデータ長さの値である比較データ値３１２も一致検出部３０６に出力されるとともに、内部バス３１０を介してＣＰＵ３１１に出力される。一致検出部３０６はカウンタ値３０８と比較データ値３１２を比較し、比較結果３０９を内部バス３１０を介してＣＰＵ３１１に出力する。
【０００５】
割込制御部３０１からの割込要求信号３０２で動作開始したＣＰＵ３１１は、内部バス３１０を介して入力したカウンタ値３０８、比較データ値３１２、比較結果３０９を処理し、その結果に基づいて受信入力信号１の受信処理を開始する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の受信回路では、以下の問題を抱えている。
【０００７】
（１） 受信入力信号１の内容に関わらず、ＣＰＵ３１１は外部割込みによる動作開始をする必要があり、データの認識をＣＰＵで行うため、ＣＰＵの負荷が重くなり、マイクロコンピュータの性能低下を招くという問題がある。
【０００８】
（２） 受信入力信号１の内容の受信誤差が発生した場合、誤受信する可能性が高くなる。また、その不都合を回避しようとすると、ソフトウェア処理が必要になるため、前記（１）と同様に、ＣＰＵ３１１の負荷が重くなるという問題がある。
【０００９】
（３） カウント制御部３０３がカウントを行うクロック信号３０４はハードウェア内で常時動作しているものであり、受信入力信号１の内容に関わらずクロック信号３０４が常に必要になるため、ＣＰＵ３１１の停止状態での受信ができないという問題がある。
【００１０】
（４） ノイズもしくはエラー受信時であっても、都度、ＣＰＵ３１１の処理を必要とするため、ＣＰＵの無駄な動作が発生し、電力ロスを発生してしまう問題がある。
【００１１】
（５） 受信入力信号１の内容の正誤判定が不十分なため、ノイズ等をパルス認識してしまった場合などには正しい受信入力信号１の内容と認識せず、誤受信するという問題がある。
【００１２】
本発明の目的は、上記課題を解決することにより、ＣＰＵの処理を軽減し、消費電力を少なくし、スタンバイモードにおいても受信可能にし、かつ、ノイズ耐量の向上を図ることができる受信回路を提供することである。
【００１３】
【課題を解決するための手段】
本発明は、次のような手段を講じることにより、上記の課題を解決する。すなわち、受信入力信号からエッジを検出する検波回路と、前記検波回路による検波出力により制御されるクロック発生回路と、前記クロック発生回路で生成されたクロック信号をサンプリングクロックとし前記受信入力信号のデータを判定およびデータ処理した上で判定正常時には割込要求信号および受信データを、判定異常時にはエラー出力をそれぞれＰＵに送出する受信データ比較部とを備え、前記検波回路による検波出力によって前記クロック発生回路を起動し、前記割込要求信号、又は前記エラー出力により前記クロック発生回路を停止する受信回路であって、前記検波回路は、前記受信入力信号からエッジを検出するエッジ検出回路と、前記受信入力信号をサンプリングするデータサンプリング回路と、前記データサンプリング回路の出力値が、一旦ハイレベルになった後、所定の期間内において半数以上ハイレベルである場合は前記受信入力信号が受信開始信号であると判定する受信開始信号判定回路とを備え、前記エッジ検出回路により受信入力信号を検出するとクロック発生の検波出力を前記クロック発生回路に出力し、前記受信開始信号判定回路により前記受信入力信号が受信開始信号と判定すると前記検波出力を継続出力し、受信開始信号でないと判定すると前記検波出力を停止することを特徴とする。
【００１４】
これによれば、受信開始から受信完了まですべてハードウェアで行うため、ＣＰＵにおけるソフトウェア処理を少なくでき、ＣＰＵの性能の低下を招くことなく、受信入力信号の受信ができる。
【００２２】
これによれば、受信入力信号がノイズである場合には、直ちにクロックを停止することができ、低消費電力化を実現する。
【００２７】
【発明の実施の形態】
以下、本発明にかかわる受信回路の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
図1は本発明の実施の形態１の受信回路を備えたマイクロコンピュータの内部の概略構成図である。
【００２９】
図1において、１は受信入力信号、２は検波回路、３は検波出力、４はクロック信号、５はクロック発生回路、６１〜６ｎはクロック信号、７は受信データ比較部、８は割込要求信号、９は受信データ、１０はエラー出力、１１は内部バス、１２はＣＰＵ、１３はマイクロコンピュータ、１５はクロック停止論理和回路、１６はクロック停止信号である。
【００３０】
受信入力信号１が入力されると、検波回路２は検波出力３を立ち上げる。クロック発生回路５において、検波出力３の立ち上がりに基づいてクロック信号起動（図２の９００参照）が立ち上がる。ＲＳラッチ等で実現されたロジックにおいて、クロック信号起動の入力によりクロック信号４が起動される。クロック発生回路５は、クロック信号４の起動により、クロック信号６１〜６ｎを生成し、検波回路２へクロック信号４とクロック信号６１〜６ｎを出力する。同じくクロック発生回路５は、受信データ比較部７にもクロック信号４を出力する。
【００３１】
受信データ比較部７は、受信入力信号１とクロック信号４により受信データを比較判別し、正しければ、割込要求信号８をクロック停止論理和回路１５に出力するとともに、内部バス１１を介してＣＰＵ１２へ出力し、さらに、受信データ９を内部バス１１を介してＣＰＵ１２へ出力する。間違っていれば、エラー出力１０をクロック停止論理和回路１５に出力するとともに、内部バス１１を介してＣＰＵ１２へも出力する。
【００３２】
クロック停止論理和回路１５は、割込要求信号８とエラー出力１０の論理和をクロック停止信号１６としてクロック発生回路５に出力する。クロック発生回路５はクロック停止信号１６を入力すると、内部のクロック信号起動９００を立ち下げ、クロックの生成を停止する。
【００３３】
以下、具体的な動作について説明する。
【００３４】
マイクロコンピュータ１３において、リモコンの受信入力信号１が入力されると、検波回路２によって検波出力３が出力される。これについては、図２のタイミングＴ２００を参照することができる。ただし、図２は受信データ間違いの場合のタイミングチャートである。検波出力３の立ち上がりによって、クロック発生回路５のクロック信号起動９００が立ち上がり、クロック信号４が生成される。そのクロック信号４は、検波回路２と受信データ比較部７に出力される。
【００３５】
受信データ比較部７は、受信入力信号１とクロック信号４とを入力し、両者の比較で受信データを比較判別し、正しければ割込要求信号８をクロック停止論理和回路１５へ出力する。そのときのクロック停止論理和回路１５の出力は、“Ｈ”であり、クロック発生回路５のクロック信号起動９００は立下りを生成するため、クロック信号４の生成は停止する。同時に割込要求信号８と受信データ９を内部バス１１を介してＣＰＵ１２へ出力する。その時点でＣＰＵ１２が動作開始する。
【００３６】
次に、受信データの比較判別の結果が間違いであった場合の動作を図２によって説明する。間違いのときは、受信データ比較部７はエラー出力１０をクロック停止論理和回路１５へ出力する（図２のタイミングＴ２０１参照）。その時までに、クロック停止論理和回路１５の１入力である割込要求信号８は“Ｌ”になっているので、エラー出力１０が立ち上がると、クロック停止論理和回路１５は“Ｈ”のクロック停止信号１６を出力する。その結果、クロック発生回路５は、クロック信号起動９００の立ち下がりを生成し、クロック信号４の生成を停止させる。ＣＰＵ１２は、割込要求信号８を入力してもエラー出力１０を入力するため、動作開始はしない。マイクロコンピュータ１３は、再度、受信入力信号１の入力待ち状態となる。
【００３７】
このように構成したため、受信入力信号１の入力を検波回路２で検出し、検波出力３で内蔵のクロック発生回路５を起動してクロック信号４を発生させ、受信データ比較部７での受信データの判別において、正常な受信入力信号１を受信した場合にのみ、クロック信号４を継続して発生させ、異常を検出した場合には、エラー出力１０によってクロック停止論理和回路１５からのクロック停止信号１６をクロック発生回路５に与えることにより、クロック信号４を停止させる。したがって、ノイズ等で受信入力信号１に不定データが入力された場合には、クロック信号４により受信データ比較部７が動作継続することによる定常動作電力ロスと、ＣＰＵ１２が動作開始することによる定常動作電力ロスの削減を実現することができる。
【００３８】
（実施の形態２）
次に、本発明の実施の形態２について図３を基に説明する。図３は受信データ比較部７の具体的構成を示すブロック図である。
【００３９】
受信入力信号１の立ち上がりをエッジ検出回路２００で検出し、エッジ検出出力２０１を生成する。エッジ検出出力２０１が“Ｈ”になることをトリガとし、基本パターンＡ生成回路２０４、基本パターンＢ生成回路２０５を起動させる。基本パターンの周波数、デューティは基本パターンＡ設定レジスタ２０２および基本パターンＢ設定レジスタ２０３に格納されている。基本パターンＡ生成回路２０４は、クロック信号４と基本パターンＡ設定レジスタ２０２に格納されたデータに基づき、基本パターンＡ出力２０６を生成する。基本パターンＢ生成回路２０５は、クロック信号４と基本パターンＢ設定レジスタ２０３に格納されたデータに基づき、基本パターンＢ出力２０７を生成する。
【００４０】
比較器Ａ２０８には受信入力信号１と基本パターンＡ出力２０６が入力され、排他的論理和により比較され、比較器Ａ出力２１０が生成される。比較器Ｂ２０９には受信入力信号１と基本パターンＢ出力２０７が入力され、排他的論理和により比較され、比較器Ｂ出力２１１が生成される。
【００４１】
また、受信入力信号１と生成された基本パターンのわずかな誤差を無視するために、ノイズフィルタ２１２に比較器Ａ出力２１０と比較器Ｂ出力２１１が入力され、ノイズフィルタＡ出力２１３、ノイズフィルタＢ出力２１４を生成する。
【００４２】
データ判定回路２１５はノイズフィルタＡ出力２１３と、ノイズフィルタＢ出力２１４から受信したデータが正しいデータか否かを判別し、正しいデータであれば受信レジスタ２１７に受信データとして格納し、また、正しくないデータで有れば、エラー出力１０を“Ｈ”にする。
【００４３】
受信完了検知回路２１９はエッジ検出出力２０１をカウントする機能を有し、受信ビット数設定レジスタ２１８にあらかじめ格納された正規のビット数と前記カウンタによりカウントされたビット数とを比較し、一致した場合は次のカウントエッジで割込要求信号８を“Ｈ”にする。
【００４４】
また、１ビットデータの区切りをエッジ検出出力２０１で検知し、基本パターンＡ生成回路２０４および基本パターンＢ生成回路２０５に入力することにより、基本パターンＡ生成回路２０４および基本パターンＢ生成回路２０５はリセットされ、再度連続的に受信される受信入力信号１と比較される基本パターン生成を開始する。
【００４５】
次に、上記構成の受信回路の動作を図４、図５、図６のタイミングチャートに基づいて説明する。
【００４６】
図４は正常動作を示すタイミングチャートである。図４において、タイミングＴ３００からタイミングＴ３０１までの期間、タイミングＴ３０１からタイミングＴ３０２までの期間、タイミングＴ３０２からタイミングＴ３０３までの期間、タイミングＴ３０３からタイミングＴ３０４までの期間はそれぞれ単位期間であり、タイミングＴ３０４からタイミングＴ３０５までは単位期間の２倍である。
【００４７】
基本パターンは、基本パターンＡと基本パターンＢの二通りである。基本パターンＡは、１単位期間の“Ｈ”区間とそれに引き続く３単位期間の“Ｌ”区間とからなる４単位期間を１周期とするパターンである。また、基本パターンＢは、１単位期間の“Ｈ”区間とそれに引き続く１単位期間の“Ｌ”区間とからなる２単位期間を１周期とするパターンである。基本パターンＡのデータを“１”とし、基本パターンＢのデータを“０”とする。
【００４８】
受信入力信号１が“Ｌ”から“Ｈ”に変化すると、データ受信が開始され、エッジ検出出力２０１が“Ｌ”から“Ｈ”になる。
【００４９】
エッジ検出出力２０１が“Ｈ”になったことにより、基本パターンＡ生成回路２０４および基本パターンＢ生成回路２０５が動作を開始し、基本パターンＡ生成回路２０４は、タイミングＴ３００からタイミングＴ３０１までの区間が“Ｈ”、タイミングＴ３０１からタイミングＴ３０２までの区間が“Ｌ”である信号を生成する。また、基本パターンＢ生成回路２０５は、同様に、タイミングＴ３００からタイミングＴ３０１までの区間が“Ｈ”、タイミングＴ３０１からタイミングＴ３０２までの区間が“Ｌ”である信号を生成する。ここで両者ともタイミングＴ３００〜Ｔ３０２で考察するのは、タイミングＴ３０２で再度のエッジ検出出力２０１によりリセットされるからである。
【００５０】
まず、受信入力信号１はタイミングＴ３００のタイミングで立ち上がり、受信が開始される。タイミングＴ３０２のタイミングで再度、受信入力信号１が立ち上がることにより、データ１個分の受信が完了したと見なされ、ノイズフィルタＡ出力２１３とノイズフィルタＢ出力２１４が共に“Ｌ”であることから、データ判定回路２１５は受信入力信号１が“０”で有ることを判定し、受信レジスタ２１７に格納すべきデータが“０”で有ることが確定され、その結果に従ってデータ出力２１６として“Ｌ”を受信レジスタ２１７に出力し、受信データの“０”が正しく格納される。受信完了検知回路２１９における受信ビットカウンタは、“００”からインクリメントされ、“０１”となる。そして、エッジ検出出力２０１の立ち上がりによって、基本パターンＡ生成回路２０４および基本パターンＢ生成回路２０５はリセットされ、最初から基本パターンの生成を始める。
【００５１】
次に、受信入力信号１はタイミングＴ３０２からタイミングＴ３０５までの区間を１個のデータであるとし、基本パターンＢ生成回路２０５は、短い周期の基本パターンＢ出力２０７を生成することから、タイミングＴ３０４のタイミングで受信入力信号１との不一致を生じさせ、ノイズフィルタＢ出力２１４は“Ｈ”を出力する。一方、基本パターンＡ生成回路２０４が生成する基本パターンＡは、タイミングＴ３０５まで受信入力信号１と一致するため、ノイズフィルタＡ出力２１３は“Ｌ”を維持する。
【００５２】
タイミングＴ３０５で受信入力信号１が立ち上がることからデータが確定し、ノイズフィルタＢ出力２１４が“Ｈ”、ノイズフィルタＡ出力２１３が“Ｌ”であるため、すなわち、両者がともには“Ｈ”になってはいないので、データ判定回路２１５は受信入力信号１は正常であると判定した上で、データ出力２１６に“Ｈ”を出力し、データ“１”を受信レジスタ２１７に格納する。受信完了検知回路２１９における受信ビットカウンタは、“０１”からインクリメントされ、“０２”となる。
【００５３】
次に、ノイズ等により受信入力信号１の波形が乱れた場合の処理を図５を用いて説明する。
【００５４】
タイミングＴ３０６からタイミングＴ３０９までの区間は本来では“１”のデータが入力された場合であるが、タイミングＴ３０７からタイミングＴ３０８の区間にノイズが重畳されている。タイミングＴ３０７で受信入力信号１が立ち上がることにより、データ区間が完了したと見なし、基本パターンＡ生成回路２０４と基本パターンＢ生成回路２０５はリセットされ、再度、基本パターンの生成を開始する。
【００５５】
しかし、前記受信入力信号１の立ち上がりはノイズであるため、タイミングＴ３０８ですぐさま立ち下がり、基本パターンＡ出力２０６と、基本パターンＢ出力２０７の両方に対して不一致を生じさせる。そのため、ノイズフィルタＡ出力２１３とノイズフィルタＢ出力２１４の両信号が“Ｈ”になることにより、データ判定回路２１５はエラーを検知し、エラー出力１０を“Ｈ”にし、受信したデータがエラーであることを知らせる。この場合は、データ判定回路２１５からクロック停止論理和回路１５にエラー出力１０が出力され、クロック停止信号１６がクロック発生回路５に入力されるため、クロック発生回路５はクロック信号起動９００を立ち下げ、クロック信号４およびクロック信号６０〜６ｎの発生を停止する。
【００５６】
次に、受信終了時の動作について図６を用いて説明する。
【００５７】
タイミングＴ３１２で受信入力信号１から受信データの最後のビットが受信されたとする。このとき、受信完了検知回路２１９の受信ビットカウンタのカウント数は“ｎ−１”から“ｎ”にインクリメントされる。この“ｎ”は、あらかじめ受信ビット数設定レジスタ２１８に設定されていた値である。すなわち、タイミングＴ３１２で受信完了検知回路２１９の受信ビットカウンタのカウント数と受信ビット数設定レジスタ２１８の値が一致する。このときの受信入力信号１は、タイミングＴ３１５で入力完了となる信号である。したがって、タイミングＴ３１５で受信完了検知回路２１９は割込要求信号８を“Ｈ”にし、内部バス１１を介してＣＰＵ１２に受信が完了したことを知らせる。ＣＰＵ１２は割込要求信号８を受けて動作開始する。
【００５８】
（実施の形態３）
次に、発明の実施の形態３について図７を基に説明する。図７は受信データ比較部の構成を示すブロック図である。
【００５９】
上記の実施の形態２におけるノイズフィルタ２１２を削除し、代わりに、受信誤差設定レジスタ２２０と誤差検出器２２１とを設けている。すなわち、受信入力信号１にノイズが含まれている場合、および、受信入力信号１の周期、デュティーに誤差が含まれている場合に、正常データと見なされる許容誤差を格納した受信誤差設定レジスタ２２０と、比較器Ａ出力２１０、比較器Ｂ出力２１１を受信誤差設定レジスタ２２０の値と比較し、許容範囲を超えているかを検出する誤差検出器２２１を備えている。
【００６０】
次に、図８、図９を用いて、誤差検出の詳細について説明する。
【００６１】
図８は受信データが基本パターンと比較して、両者の誤差が許容誤差内にある場合のタイミングチャートである。
【００６２】
基本パターンは基本パターンＡ出力２０６のようにタイミングＴ３２０からタイミングＴ３２３までが“Ｈ”区間、タイミングＴ３２３からタイミングＴ３２５までが“Ｌ”区間である波形とする。また、あらかじめ許容される誤差範囲をタイミングＴ３２１からタイミングＴ３２４までの区間とする。
【００６３】
今、受信入力信号１がタイミングＴ３２２で立ち下がったとすると、タイミングＴ３２２からタイミングＴ３２３までは基本パターンＡ出力２０６と不一致であるので、比較器Ａ出力２１０として不一致検知を示す“Ｈ”が生成される。しかし、この場合、タイミングＴ３２１からタイミングＴ３２４までの期間の誤差はあらかじめ許容されているので、比較器Ａ出力２１０は許容誤差として認識され、誤差検出Ａ出力２２３として“Ｌ”が出力される。
【００６４】
図示していないが、比較器Ｂ出力２１１についても、誤差検出器２２１により、前記誤差検出Ａ出力２２３と同様の生成方法により、誤差検出Ｂ出力２２４が生成される。この場合、比較器Ｂ出力２１１は許容誤差として認識され、誤差検出Ｂ出力２２４として“Ｌ”が出力される。誤差検出Ａ出力２２３も誤差検出Ｂ出力２２４も“Ｌ”であるので、データ判定回路２１５は、データが正常に受信できたと判定し、受信データを受信レジスタ２１７に格納する。
【００６５】
図９は受信データが基本パターンと比較して、許容誤差以上に誤差がある場合のタイミングチャートである。誤差がタイミングＴ３３２からタイミングＴ３３４までの期間に発生しているが、タイミングＴ３３１からタイミングＴ３３３までの期間は許容誤差範囲として認識されるので、誤差検出Ａ出力２２３は“Ｌ”レベルを生成する。しかし、タイミングＴ３３３からタイミングＴ３３４までの期間では許容誤差以上の不一致が比較器Ａ出力２１０から出力されているため、誤差検出Ａ出力２２３として“Ｈ”を出力し、データに異常があったこと、すなわちエラーであることを示す。もし、比較器Ａ出力２１０で許容範囲に収まっていても、比較器Ｂ出力２１１について許容誤差以上の不一致があれば、誤差検出Ｂ出力２２４として“Ｈ”が出力される。
【００６６】
誤差検出Ａ出力２２３と誤差検出Ｂ出力２２４の少なくともいずれか一方が“Ｈ”であれば、データ判定回路２１５は、エラー出力１０を行う。これにより、クロック発生回路５は停止される。
【００６７】
（実施の形態４）
次に、本発明の実施の形態４を説明する。これは、受信回路における検波回路に工夫を与えたものである。
【００６８】
図１０は検波回路２の構成を示すブロック図である。図１０において、２は検波回路、１００はデータサンプリング回路、１０１は受信開始信号判定回路、１０２はデータレジスタ、１０３は論理積回路、１０４はエッジ検出回路である。論理積回路１０３からは検波回路２の外部へ検波出力３が出力され、検波回路２の外部にある図１のクロック発生回路５へ入力される。クロック発生回路５からは、クロック信号４がデータサンプリング回路１００へ入力され、クロック信号６１がデータレジスタ１０２へ入力される。
【００６９】
図１１は本発明の実施の形態４における検波回路２の構成を実現する１実施例を示すものである。図１１において、１００はデータサンプリング回路であり、１０５，１０６，１０７の３つのＦＦ回路によって構成されている。ＦＦ回路１０５には図１の受信入力信号１が入力される。１０１は受信開始信号判定回路であり、１０８，１０９，１１０の３つのＥｘＮＯＲ回路と、セレクタ１１１により構成されている。１０２はデータレジスタ回路であり、ＦＦ回路１１２で構成されている。検波回路２を構成するそれぞれの回路は図１１に示す接続がなされている。
【００７０】
図１２は受信入力信号１が正常の場合の検波回路２の動作を示すタイミングチャートである。図１３は検波回路２が受信入力信号１のノイズを除去し、動作する場合のタイミングチャートである。図１４は検波回路２が受信入力信号１の異常波形を検知して動作する場合のタイミングチャートである。
【００７１】
以上のように構成された本実施例の検波回路２について、以下、まず正常時の動作を図１２のタイミングチャートを用いて説明する。
【００７２】
検波回路２に受信入力信号１が図１２に示すタイミングで入力される。この時の受信入力信号１のリーダーである“Ｈ”状態がＦＦ回路１０５のＤ入力端子と、エッジ検出回路１０４に入力される。エッジ検出回路１０４は受信入力信号１の“Ｈ”の立ち上がりエッジを検出し、論理積回路１０３に“Ｈ”を伝える。ここで、データレジスタ１０２内のＦＦ回路１１２はシステム初期化により初期値“Ｈ”をＱ出力端子から出力しているため、論理積回路１０３の検波出力３はリーダーの“Ｈ”エッジに同期して“Ｈ”を出力する。検波出力３の“Ｈ”がクロック発生回路５に入力されると、クロック発生回路５からは、クロック信号４およびクロック信号６１が図１２のタイミングで出力される。クロック信号４がＦＦ回路１０５，１０６，１０７のクロック入力端子ＣＫに入力されると、それぞれのＦＦ回路１０５，１０６，１０７からは図１２に示すタイミングでＱ出力端子よりＦＦ１０５出力、ＦＦ１０６出力、ＦＦ１０７出力が順次出力する。これら出力がＥｘＮＯＲ回路１０８，１０９，１１０に入力されると、ＥｘＮＯＲ回路１０８，１０９，１１０からは図１２に示すタイミングでそれぞれ順次出力する。これらの出力がセレクタ１１１に入力される。ここで、セレクタ１１１はデコード回路になっている。そのデコード内容を表１に示す。セレクタ１１１の出力は、ＥｘＮＯＲ回路１０８，１０９，１１０からの出力の組み合わせで、表１に示すセレクトを行う。
【００７３】
【表１】
【００７４】
図１２のタイミングチャートでは受信入力信号１が正常なリーダーであり、検波回路２からは正常なリモコン受信が開始したことを判定し、検波出力３を“Ｈ”に固定している。検波出力３が“Ｈ”の場合、図１のクロック発生回路５はクロック発生を継続し、リモコン受信を継続することができる。
【００７５】
次に、受信入力信号１のリーダーの一部にノイズが重畳された場合の動作を図１３に基づいて説明する。
【００７６】
受信入力信号１のリーダーの一部にノイズが重畳され、リーダーが一瞬“Ｌ”になった場合、ＦＦ１０５出力は“Ｌ”をラッチし、ＦＦ１０５出力、ＦＦ１０６出力にノイズである“Ｌ”が伝搬する。しかし、本実施の形態の回路構成によって、セレクタ１１１の出力に“Ｌ”が伝搬することはなく、検波出力３は図１３に示す“Ｈ”が得られ、結果としてクロック発生回路５はノイズに影響されることなく、正常動作を維持することができる。
【００７７】
次に、受信入力信号１のリーダー部が異常信号であった場合の動作を図１４に基づいて説明する。
【００７８】
受信入力信号１のリーダー部の立ち上がりエッジを検出して検波出力３からは“Ｈ”を出力し、クロック発生回路５が動作開始する。しかし、受信入力信号１が図１４に示すような短い、異常なリーダーであった場合、クロック信号６１のタイミングで検波出力３からは直ちに“Ｌ”を出力することで、クロック発生回路５が動作停止する。これにより、リモコン受信はリーダー部の異常を検知し、直ちに停止することができる。
【００７９】
従来、検波回路がエッジ検出のみであるため、受信入力信号にノイズが乗るだけでクロック発生回路が動作し、誤ったリモコン受信を継続動作し、ソフトウエアによる誤り訂正が必要であった。
【００８０】
これに対して、本実施の形態によれば、３ビットのサンプリングを実施し、その内２ビット分で一致したデータを有効にする本構成の多数決方式を用いることで、リーダーがノイズかデータかを判定し、ノイズの場合は直ちにクロックを停止することができ、低消費電力化を実現すると共に、ノイズに影響されることなく正しいリーダー信号を受信することができる。
【００８１】
（実施の形態５）
図１５は本発明の実施の形態５における検波回路の構成を実現する別の実施例を示すものである。図１５において、１１４はデータレジスタ１０２を構成する論理積回路であり、セレクタ１１１の出力と受信入力信号１を入力し、ＦＦ回路１１２へ出力するように接続される。その他の構成は、図１１と同様の構成を用いる。
【００８２】
以上のように構成された本実施例の検波回路について、以下、その動作を図１６のタイミングチャートを用いて説明する。
【００８３】
受信入力信号１に図１６に示すようなサンプリングクロックに同期したノイズが重畳された場合、最初のノイズのＨエッジで検波出力３がＨ出力する。続いて、ノイズがクロック信号４に同期して入力された場合、ＦＦ出力１０５，ＦＦ出力１０６，ＦＦ出力１０７にＨが伝搬する。さらに、ノイズがクロック信号６１に同期して入力された場合、セレクタ１１１の出力にも“Ｈ”が伝搬する。しかしながら、前記論理積回路１１４を接続した構成のため、検波出力３が直ちに“Ｌ”出力され、クロック発生回路５は動作を停止することができる。
【００８４】
図１６では受信入力信号１にクロック信号４、クロック信号６１に同期したノイズが重畳された特殊な場合を示してあるが、前記例で使用した図１２の正常な受信入力信号１が入力された場合には、図１２の検波出力３に示す正常な動作を行うことができるのは、言うまでもない。
【００８５】
以上のように本実施形態によれば、図１１の検波回路のデータレジスタ１０２内に論理積回路１１４を設けることで、従来のデジタルノイズフィルタを用いたノイズ除去器でも除去しきれなかった、サンプリングクロックに同期するノイズに対してもノイズ除去を実現でき、受信回路の耐ノイズ性を向上することができる。
【００８６】
（実施の形態６）
次に、本発明の実施の形態６における検波回路２をシリアルデータ受信回路に応用した１実施例を示す。
【００８７】
図１７は概略構成図、図１８は回路構成図である。図１７に示すように、本実施の形態は受信入力信号１を受信する検波回路２と検波回路２にｎ本のクロック６１〜６ｎを供給するクロック発生回路５で構成される。
【００８８】
図１８の１０２はデータレジスタであり、ｎ個のＦＦ回路１１２１〜１１２ｎにより構成されている。ｎ個のＦＦ回路１１２１〜１１２ｎのＤ入力端子は、セレクタ１１１の出力端子がそれぞれに入力され、それぞれのＱ出力はｎ本のバス構成で受信データを出力できる。また、それぞれのクロック入力端子ＣＫにはクロック発生回路５からｎ本のクロック信号６１〜６ｎが入力される。データサンプリング回路１００、受信開始信号判定回路１０１は図１１と同様の構成であるが、受信開始信号判定回路１０１内のセレクタ１１１は表２に示すデコードを行う。
【００８９】
【表２】
【００９０】
受信入力信号１に図１９に示すノイズが重畳された場合、ＦＦ回路１０５，１０６，１０７にノイズの“Ｌ”が伝搬する。ノイズの“Ｌ”が伝搬したＦＦ１０５出力、ＦＦ１０６出力、ＦＦ１０７出力がＥｘＮＯＲ回路１０８，１０９，１１０に入力され、ＥｘＮＯＲ回路１０８，１０９，１１０の各出力は図１９に示す波形となる。しかしながら、セレクタ信号１１１が表２に示すデコードを実施することで図１９に示すセレクタ１１１出力となる。ここでは既に、ノイズの伝搬が遮断されている。
【００９１】
次に、クロック発生回路５からクロック信号６１〜６ｎが図１９に示すタイミングで出力される。その結果、データレジスタ回路１０２からは、図１９に示すＦＦ１１２１からＦＦ１１２ｎまでの出力の組み合わせが受信データとして出力される。これにより、受信入力信号１に図１９に示すようなノイズが重畳された場合でも、多数決による簡易的なデータ補正を行うことで、より正確に受信入力データを受信することができる。
【００９２】
以上のように本実施形態によれば、従来の単一クロックでデータを格納していくだけのシリアルデータ受信方式に比べ、図１８に示す構成を用いることで、受信入力信号にノイズが乗った場合でも正常受信できる確率が高くなり、結果として受信回路の耐ノイズ性を飛躍的に向上させることができる。
【００９３】
【発明の効果】
以上、説明したように、本発明は受信開始から受信完了まですべてハードウェアで行うため、ソフトウェア処理を少なくでき、ＣＰＵの性能の低下を招くことなく受信入力信号の受信を行うことができる。
【００９４】
また、受信入力信号の周波数、デューティーに誤差がある場合でも、プログラム設定により許容される誤差範囲を設定できるので、受信入力信号の特性のばらつきがあっても、誤りなく正確に、かつハードウェア処理のみで受信することができる。
【００９５】
また、受信入力信号をサンプリングするクロックを内部で生成し、かつ、非同期に入力される受信信号により発振を制御できるため、ＣＰＵが発振クロックを要しないスタンバイモードにおいても、受信入力信号を受信することできる。
【００９６】
また、受信入力信号の受信完了を待ってから、ＣＰＵに割込処理をかけるため、外来ノイズや、受信エラーが発生した際も不用意にＣＰＵを動作させることなく、とりわけ、スタンバイモード時の無駄な復帰動作が発生しなくなるため、低消費電力化を図るシステム構成にすることができる。
【００９７】
また、受信入力信号に対して複数ビットのサンプリングを実施し、前記サンプリングデータを多数決したデータを有効にすることで、ノイズかデータかを判定し、ノイズに影響されることなく正しい受信入力信号を認識することができ、ノイズ耐量を向上することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の受信回路を備えたマイクロコンピュータの構成を示すブロック図
【図２】 本発明の実施の形態１の受信回路の動作を示すタイミングチャート
【図３】 本発明の実施の形態２の受信回路における受信データ比較部の構成を示すブロック図
【図４】 本発明の実施の形態２の受信回路における正常動作時のタイミングチャート
【図５】 本発明の実施の形態２の受信回路におけるエラー受信時のタイミングチャート
【図６】 本発明の実施の形態２の受信回路における受信完了時のタイミングチャート
【図７】 本発明の実施の形態３の受信回路における受信データ比較部の構成を示すブロック図
【図８】 本発明の実施の形態３の受信回路における正常受信時のタイミングチャート
【図９】 本発明の実施の形態３の受信回路における誤差受信時のタイミングチャート
【図１０】 本発明の実施の形態４の受信回路における検波回路の構成を示すブロック図
【図１１】 本発明の実施の形態４の受信回路における検波回路の詳細な構成を示すブロック図
【図１２】 本発明の実施の形態４の受信回路における正常動作時のタイミングチャート
【図１３】 本発明の実施の形態４の受信回路におけるノイズが重畳するが正常動作する時のタイミングチャート
【図１４】 本発明の実施の形態４の受信回路における異常波形検知時のタイミングチャート
【図１５】 本発明の実施の形態５の受信回路における検波回路の詳細な構成を示すブロック図
【図１６】 本発明の実施の形態５の受信回路における異常波形検知時のタイミングチャート
【図１７】 本発明の実施の形態６のシリアルデータ受信回路の概略構成を示すブロック図
【図１８】 本発明の実施の形態６のシリアルデータ受信回路における検波回路の詳細な構成を示すブロック図
【図１９】 本発明の実施の形態６のシリアルデータ受信回路におけるノイズが重畳するが正常に動作する時のタイミングチャート
【図２０】 ソフトウェア処理のみを行う従来技術の構成を示すブロック図
【図２１】 ソフトウェアとハードウェア処理を行う従来技術の構成を示すブロック図
【符号の説明】
１ 受信入力信号
２ 検波回路
３ 検波出力
４ クロック信号
５ クロック発生回路
６１〜６ｎ ｎビットのクロック信号
７ 受信データ比較部
８ 割込要求信号
９ 受信データ
１０ エラー出力
１１ 内部バス
１２ ＣＰＵ
１３ マイクロコンピュータ
１００ データサンプリング回路
１０１ 受信開始信号判定回路
１０２ データレジスタ
１０３ 論理積回路
１０４ エッジ検出回路
１０５，１０６，１０７ ＦＦ回路
１０８，１０９，１１０ ＥｘＮＯＲ回路
１１１ セレクタ回路
１１２１〜１１２ｎ ＦＦ回路
１１３ エッジ検出回路出力
２００ エッジ検出回路
２０１ エッジ検出出力
２０２ 基本パターンＡ設定レジスタ
２０３ 基本パターンＢ設定レジスタ
２０４ 基本パターンＡ生成回路
２０５ 基本パターンＢ生成回路
２０６ 基本パターンＡ出力
２０７ 基本パターンＢ出力
２０８ 比較器Ａ
２０９ 比較器Ｂ
２１０ 比較器Ａ出力
２１１ 比較器Ｂ出力
２１２ ノイズフィルタ
２１３ ノイズフィルタＡ出力
２１４ ノイズフィルタＢ出力
２１５ データ判定回路
２１６ データ出力
２１７ 受信レジスタ
２１８ 受信ビット数設定レジスタ
２１９ 受信完了検知回路
２２０ 受信誤差設定レジスタ
２２１ 誤差検出器
Claims (1)
- 受信入力信号からエッジを検出する検波回路と、前記検波回路による検波出力により制御されるクロック発生回路と、前記クロック発生回路で生成されたクロック信号をサンプリングクロックとし前記受信入力信号のデータを判定およびデータ処理した上で判定正常時には割込要求信号および受信データを、判定異常時にはエラー出力をそれぞれＣＰＵに送出する受信データ比較部とを備え、前記検波回路による検波出力によって前記クロック発生回路を起動し、前記割込要求信号、又は前記エラー出力により前記クロック発生回路を停止する受信回路であって、
前記検波回路は、前記受信入力信号からエッジを検出するエッジ検出回路と、前記受信入力信号をサンプリングするデータサンプリング回路と、前記データサンプリング回路の出力値が、一旦ハイレベルになった後、所定の期間内において半数以上ハイレベルである場合は前記受信入力信号が受信開始信号であると判定する受信開始信号判定回路とを備え、前記エッジ検出回路により受信入力信号を検出するとクロック発生の検波出力を前記クロック発生回路に出力し、前記受信開始信号判定回路により前記受信入力信号が受信開始信号と判定すると前記検波出力を継続出力し、受信開始信号でないと判定すると前記検波出力を停止することを特徴とする受信回路。
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