JP2601154B2 - 受信回路 - Google Patents
受信回路Info
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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- Noise Elimination (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
データとクロックを同時に伝送するバースト伝送に用い
られる受信回路に関するものである。
おいてバースト・データを受信するために用いられてい
る。
ック図である。この例において,受信回路は,データ検
出部102,受信バッファ部,出力部110,及び制御
部106とを備えている。データ検出部102は受信信
号のバースト・データの有無を検出する。受信バッファ
部107は,受信した受信信号を一時蓄積する。出力部
110は,受信が終了すると受信バッファ部107に蓄
積されていた受信信号を受信回路出力112として外部
に出力する。制御部106は,これらデータ検出部10
2,受信バッファ部107,出力部110の動作を一連
のシーケンスに従って制御する。
す状態遷移図である。受信待ち状態301において,デ
ータ検出部102が受信信号からバースト・データを検
出し,バースト・データが存在することを示すデータ有
り信号105を出力するとすると,制御部106は受信
中状態302となる。受信中状態302では,制御部1
06は受信バッファ部107の入力を開き,受信した受
信信号を受信バッファ部107に蓄積する。受信バッフ
ァ部107は受信信号が蓄積されると出力データ有り信
号114を制御部106に出力する。受信中状態302
において,バースト・データが終了し,データ検出部1
02からデータ有り信号105が出力されなくなると,
制御部106は受信データ出力状態303となる。受信
データ出力状態303では,制御部106は受信バッフ
ァ部107の入力を閉じ,出力部110の出力を開き,
受信バッファ部107に蓄積された受信信号の出力を行
う。受信データ出力状態303において,受信信号の出
力が終了し,受信バッファ部107からの出力データ有
り信号114が出力されなくなると,制御部106は受
信待ち状態301となり,出力部110の出力112を
閉じる。
ロック図である。制御部106は状態遷移回路で構成さ
れており,所定周波数のクロック信号にしたがって状態
を記憶する状態レジスタ402と現在の状態と外部から
の入力に従い,次の状態と外部への出力を行う組合せ回
路401とを備えている。
来の受信回路において,伝送路に雑音が加わる等の場合
に,クロック信号の波形が乱れ,等価的に高速のクロッ
ク信号が受信回路に入力される。受信回路の正常動作範
囲より短いパルス幅のクロック信号が入力された場合,
制御部106の組合せ回路401と状態レジスタ402
で構成された状態遷移回路は異常な状態に遷移し,動作
不良となる。この結果,制御部106の動作が不良とな
り,受信回路自体が動作しなくなる。この場合,順序回
路に用いられているフリップ・フロップをリセットしな
い限り,受信回路は正常動作に復帰しないという欠点が
ある。
信号の波形が乱れても,受信信号が入力されるごとに,
受信回路の制御部がリセットされるので,動作不良の受
信回路を正常に復帰できる受信回路を提供することにあ
る。
ために,本発明の受信回路は、データ信号とクロックと
を同時に伝送するバースト伝送に用いられる受信回路に
おいて,受信信号のうちバースト・データの開始タイミ
ングを検出するデータ検出部と,前記バースト・データ
を入力として,該バースト・データの開始タイミングに
おいてリセット信号を出力するリセット部と,前記バー
スト・データを第1の所定時間だけ遅延させる第1遅延
部と,前記第1遅延部の出力を遅延データとして受信す
る受信部と,前記バースト・データの開始タイミングか
ら第2の所定時間の経過後に,遅延タイミング信号を出
力する第2遅延部と,前記リセット信号でリセットさ
れ,前記遅延タイミング信号に応じて,前記受信部の動
作を制御する制御部とを備え,前記データ検出部は,前
記受信信号に応じレジスタ出力を得るシフトレジスタ
と,前記受信信号及び前記レジスタの出力のうちの少な
くとも1つを反転させる反転回路と,前記反転回路の出
力と前記レジスタ出力との論理積を演算する論理積回路
とを備え,前記第1及び第2の所定時間は前記制御部の
リセットに要する時間にしたがって定められていること
を特徴としている。
前記遅延データ信号を蓄積する受信バッファ部と前記受
信バッファ部に蓄積された遅延データ信号を出力する出
力部とを備え,前記制御部は,前記遅延タイミング信号
と,前記受信バッファ部の蓄積信号の有無を示す信号を
入力して,前記受信バッファ部の入力部の入力と,前記
出力部の出力を制御することが好ましい。
クロックとを含む受信信号を取り込みバースト・データ
の有無を検出し,バースト・データが存在することを示
すデータ有り信号を出力するデータ検出部と,前記デー
タ有り信号に基づいて入力開信号を出力する制御部と,
前記入力開信号により前記受信信号を取り込む受信バッ
ファ部とを備えた受信回路において,前記受信信号を所
定時間だけ遅延させる第1遅延部と,前記データ有り信
号を前記所定時間だけ遅延させ,前記制御部に出力する
第2遅延部と,前記受信信号に基づいて前記制御部をリ
セットするリセット信号を出力するリセット部とを備
え,前記受信バッファ部は,前記受信信号を蓄積してい
るとき出力データ有り信号を前記制御部に出力し,前記
制御部は前記出力データ有り信号が無い場合に,前記受
信バッファ部に蓄積された前記受信信号を出力させるこ
とを特徴としている。
受信信号のうちバースト・データの開始タイミングを検
出する。リセット部は,前記バースト・データを入力と
して,このバースト・データの開始タイミングにおいて
リセット信号を出力する。第1遅延部は,前記バースト
・データを第1の所定時間だけ遅延させる。受信部は,
前記第1遅延部の出力を遅延データとして受信する。第
2遅延部は,前記バースト・データの開始タイミングか
ら第2の所定時間の経過後に,遅延タイミング信号を出
力する。制御部は,前記リセット信号でリセットされ,
前記遅延タイミング信号に応じて,前記受信部の動作を
制御する。ここで,前記第1及び第2の所定時間は前記
制御部のリセットに要する時間にしたがって定められて
いる。
て説明する。
を示すブロック図である。図1において,受信回路はデ
ータ検出部102,第2遅延部108,リセット部10
3,制御部106,第1遅延部104,受信バッファ部
107及び出力部110を備えている。データ検出部1
02は,バースト・データの有無を検出する。データ検
出部102は,受信信号101が入力されており,その
出力は第2遅延部108に接続されている。受信信号1
01のバースト・データがデータ検出部102に入力さ
れるとデータ検出部102はデータ有り信号105を出
力する。リセット部103は受信信号101を入力とし
てバースト・データからデータ開始のタイミングを検出
し,制御部106をリセットするリセット信号113を
出力する。第1遅延部104は入力されたデータを制御
部106のリセットが完了する期間データを遅延させ
る。この第1遅延部104の出力である遅延データ信号
101´は受信バッファ部107に入力される。同様
に,前記データ検出部102の出力であるデータ有り信
号105は第2遅延部108に入力される。第2遅延部
108は入力されたデータ有り信号105を制御部10
6のリセットが完了する期間遅延させた遅延タイミング
信号105´を出力する。受信バッファ部107は前記
第1遅延部104からの遅延データ信号101´を前記
制御部106の入力制御信号109に従って,バッファ
を備えた受信バッファ部107に蓄積する。この受信バ
ッファ部107は,バッファに遅延データ信号が蓄積さ
れると,出力データ有り信号114を制御部106に出
力する。
力信号をリセット信号113として入力する。また,制
御部は,第2遅延部108の出力である遅延タイミング
信号105´を遅延されたデータ有り信号として,受信
バッファ部107の出力を出力データ有り信号114と
して入力し,前述の図8に示すシーケンスに従い,受信
バッファ部107と出力部110とを制御する。ここ
で,出力部110は制御部106からの出力制御信号1
11に従い,前記受信バッファ部107に蓄積された遅
延データ信号101´を出力する。この受信バッファ部
107と出力部110とにより受信部が構成される。
する。受信信号101がデータ検出部102に入力され
るとデータ検出部102は受信信号101のうちのバー
スト・データを検出し,バースト・データが存在するこ
とを示すデータ有り信号105を出力する。リセット部
103はデータ有り信号105の立ち上がりを検出し
て,リセット信号113を発生する。リセット信号11
3は制御部106をリセットし,初期状態にする。一
方,受信信号101は第1遅延部104により制御部1
06のリセット期間だけ遅延した遅延データ信号101
´として,受信バッファ部107に入力される。また,
データ検出部102の出力であるデータ有り信号105
は第2遅延部108により第1遅延部104と同じ期間
遅延した遅延タイミング信号として,制御部106に入
力される。初期状態である受信待ち状態にリセットされ
ている制御部106は,第2遅延部108からの遅延タ
イミング信号105´を受けて,受信中状態になる。受
信中状態では,制御部106は,受信バッファ部107
に入力開信号109を出力する。入力開信号109を受
けた受信バッファ部は第1遅延部104からの遅延デー
タ信号101´を蓄積する。このとき,受信バッファ部
107に遅延データ信号101´が蓄積されていること
を示す出力データ有り信号114を出力する。受信信号
の入力が終了すると,データ検出部102はデータ有り
信号105の出力をやめる。第2遅延部108より,遅
延タイミング信号105´を受けなくなると制御部10
6は受信バッファ部107の入力を閉じ,出力部110
の出力を開き,受信バッファ部107の出力有り信号1
14が断となるまで出力する。受信バッファ部107の
遅延データ信号101´をすべて出力し,出力データ有
り信号114が断となると,制御部106は出力部11
0の出力112を閉じて,受信待ち状態になる。
的構成例を示すブロック図である。また,図3はこのと
きの受信信号と各部のタイミング図をに示す図である。
この例では,バースト・データの先頭にデータの先頭を
示す固定パターンを用いている。例えば,固定パターン
を「01111110」の8ビットとする。この固定パ
ターンはデータには用いられてはいないことが前提であ
る。データ検出部102に入力された受信信号は,8ビ
ットのシフトレジスタ102aに入力される。受信クロ
ック102bにより,受信信号は1ビットづつシフトさ
れる。8ビットの各シフトレジスタ102aの出力は,
固定パターンの「0」の部分が反転回路102cにより
反転されて,論理積回路102dによって論理積がとら
れる。この論理積回路102dの出力が,データ検出部
102の出力であり,「1」のときにデータの先頭を検
出したことを示す。
構成例を示すブロック図である。また,図5はこのとき
の受信信号と各部のタイミングを示す図である。この例
では,送信回路からバーストデータの有無を示すフレー
ム信号を受信信号として,受信クロックと一緒に送る。
ここではフレーム信号がデータのないときに「0」ある
ときに「1」となるものとすると,データ検出部102
´は受信クロックをクロック信号とする1ビットのシフ
トレジスタ102a´を用いて,フレーム信号の立ち上
がりのタイミングを検出する回路で実現できる。シフト
レジスタの入力を反転し,シフトレジスタの出力との論
理積をとった結果が,データ検出部102´の出力とな
る。
ータと各部のタイミング図である。この例では,送信回
路からバースト・データの有無を示すフレーム信号を受
信データ,受信クロックと一緒に送る。ここでは,フレ
ーム信号がバースト・データの先頭を示す。従って,受
信信号の先頭ビットで「1」それ以外の場合に「0」と
なる。この場合は,受信回路にデータ検出部は不要であ
り,フレーム信号がデータ検出部の出力と等価な信号で
ある。
回路は,受信回路に入力するバースト・データの開始す
るタイミングを検出するデータ検出部,バースト・デー
タを入力としてデータの開始タイミングにおいて制御部
にリセット信号を出力するリセット信号出力部,前記制
御部のリセットが終了するまで受信信号を遅延させる第
1遅延部,前記第1遅延部の出力をデータとして受信信
号を蓄積する受信バッファ部,前記データ開始タイミン
グを前記制御部のリセットが終了するまで遅延させる第
2遅延部,前記リセット信号でリセットされ,前記第2
遅延部の出力と前記受信バッファ部の蓄積信号の有無を
示す信号を入力して,受信バッファ部の入力とこの受信
バッファ部に蓄積された受信信号の出力を制御する制御
部を設けているという構成としたため,クロック信号の
波形が乱れても,受信信号をが入力される毎に,受信回
路の制御部がリセットされるので,動作不良の受信回路
を正常に復帰できるという効果がある。
である。
ック図である。
ブロック図である。
グ図である。
Claims (2)
- 【請求項1】 データ信号とクロックとを同時に伝送す
るバースト伝送に用いられる受信回路において,受信信
号のうちバースト・データの開始タイミングを検出する
データ検出部と,前記バースト・データを入力として,
該バースト・データの開始タイミングにおいてリセット
信号を出力するリセット部と,前記バースト・データを
第1の所定時間だけ遅延させる第1遅延部と,前記第1
遅延部の出力を遅延データとして受信する受信部と,前
記バースト・データの開始タイミングから第2の所定時
間の経過後に,遅延タイミング信号を出力する第2遅延
部と,前記リセット信号でリセットされ,前記遅延タイ
ミング信号に応じて,前記受信部の動作を制御する制御
部とを備え,前記データ検出部は,前記受信信号に応じレジスタ出力
を得るシフトレジスタと,前記受信信号及び前記レジス
タの出力のうちの少なくとも1つを反転させる反転回路
と,前記反転回路の出力と前記レジスタ出力との論理積
を演算する論理積回路とを備え, 前記第1及び第2の所定時間は前記制御部のリセットに
要する時間にしたがって定められていることを特徴とす
る受信回路。 - 【請求項2】 データ信号とクロックとを含む受信信号
を取り込みバースト・データの有無を検出し,バースト
・データが存在することを示すデータ有り信号を出力す
るデータ検出部と,前記データ有り信号に基づいて入力
開信号を出力する制御部と,前記入力開信号により前記
受信信号を取り込む受信バッファ部とを備えた受信回路
において,前記受信信号を所定時間だけ遅延させる第1
遅延部と,前記データ有り信号を前記所定時間だけ遅延
させ,前記制御部に出力する第2遅延部と,前記受信信
号に基づいて前記制御部をリセットするリセット信号を
出力するリセット部とを備え, 前記受信バッファ部は,前記受信信号を蓄積していると
き出力データ有り信号を前記制御部に出力し,前記制御
部は前記出力データ有り信号が無い場合に,前記受信バ
ッファ部に蓄積された前記受信信号を出力させる ことを
特徴とする受信回路。
Priority Applications (2)
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---|---|---|---|
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US08/315,108 US5617562A (en) | 1993-10-01 | 1994-09-29 | Receiving circuit reset upon reception of burst data and transmission/reception system utilizing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5246748A JP2601154B2 (ja) | 1993-10-01 | 1993-10-01 | 受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07106992A JPH07106992A (ja) | 1995-04-21 |
JP2601154B2 true JP2601154B2 (ja) | 1997-04-16 |
Family
ID=17153074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5246748A Expired - Fee Related JP2601154B2 (ja) | 1993-10-01 | 1993-10-01 | 受信回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5617562A (ja) |
JP (1) | JP2601154B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4426685A (en) * | 1978-03-20 | 1984-01-17 | The United States Of America As Represented By The Secretary Of The Navy | Solid state delay device |
US4884286A (en) * | 1985-12-12 | 1989-11-28 | Texas Instruments Inc. | Elastic buffer for local area networks |
JPH03214842A (ja) * | 1990-01-19 | 1991-09-20 | Toshiba Corp | データ伝送装置 |
US5287025A (en) * | 1991-04-23 | 1994-02-15 | Matsushita Electric Industrial Co., Ltd. | Timing control circuit |
JP2732962B2 (ja) * | 1991-07-29 | 1998-03-30 | 大阪瓦斯株式会社 | デジタル無線網を用いるデータ伝送装置 |
JPH05244144A (ja) * | 1992-02-28 | 1993-09-21 | Casio Comput Co Ltd | タイミング抽出方法及びバースト信号処理回路 |
-
1993
- 1993-10-01 JP JP5246748A patent/JP2601154B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-29 US US08/315,108 patent/US5617562A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH07106992A (ja) | 1995-04-21 |
US5617562A (en) | 1997-04-01 |
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