JP2601154B2 - 受信回路 - Google Patents
受信回路Info
- Publication number
- JP2601154B2 JP2601154B2 JP5246748A JP24674893A JP2601154B2 JP 2601154 B2 JP2601154 B2 JP 2601154B2 JP 5246748 A JP5246748 A JP 5246748A JP 24674893 A JP24674893 A JP 24674893A JP 2601154 B2 JP2601154 B2 JP 2601154B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- unit
- output
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Noise Elimination (AREA)
- Circuits Of Receivers In General (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は，受信回路に関し，特に
データとクロックを同時に伝送するバースト伝送に用い
られる受信回路に関するものである。
データとクロックを同時に伝送するバースト伝送に用い
られる受信回路に関するものである。
【０００２】
【従来の技術】従来，この種の受信回路は，伝送装置に
おいてバースト・データを受信するために用いられてい
る。
おいてバースト・データを受信するために用いられてい
る。
【０００３】図７は，従来の受信回路の一例を示すブロ
ック図である。この例において，受信回路は，データ検
出部１０２，受信バッファ部，出力部１１０，及び制御
部１０６とを備えている。データ検出部１０２は受信信
号のバースト・データの有無を検出する。受信バッファ
部１０７は，受信した受信信号を一時蓄積する。出力部
１１０は，受信が終了すると受信バッファ部１０７に蓄
積されていた受信信号を受信回路出力１１２として外部
に出力する。制御部１０６は，これらデータ検出部１０
２，受信バッファ部１０７，出力部１１０の動作を一連
のシーケンスに従って制御する。
ック図である。この例において，受信回路は，データ検
出部１０２，受信バッファ部，出力部１１０，及び制御
部１０６とを備えている。データ検出部１０２は受信信
号のバースト・データの有無を検出する。受信バッファ
部１０７は，受信した受信信号を一時蓄積する。出力部
１１０は，受信が終了すると受信バッファ部１０７に蓄
積されていた受信信号を受信回路出力１１２として外部
に出力する。制御部１０６は，これらデータ検出部１０
２，受信バッファ部１０７，出力部１１０の動作を一連
のシーケンスに従って制御する。
【０００４】図８は，図７の受信回路の動作の一例を示
す状態遷移図である。受信待ち状態３０１において，デ
ータ検出部１０２が受信信号からバースト・データを検
出し，バースト・データが存在することを示すデータ有
り信号１０５を出力するとすると，制御部１０６は受信
中状態３０２となる。受信中状態３０２では，制御部１
０６は受信バッファ部１０７の入力を開き，受信した受
信信号を受信バッファ部１０７に蓄積する。受信バッフ
ァ部１０７は受信信号が蓄積されると出力データ有り信
号１１４を制御部１０６に出力する。受信中状態３０２
において，バースト・データが終了し，データ検出部１
０２からデータ有り信号１０５が出力されなくなると，
制御部１０６は受信データ出力状態３０３となる。受信
データ出力状態３０３では，制御部１０６は受信バッフ
ァ部１０７の入力を閉じ，出力部１１０の出力を開き，
受信バッファ部１０７に蓄積された受信信号の出力を行
う。受信データ出力状態３０３において，受信信号の出
力が終了し，受信バッファ部１０７からの出力データ有
り信号１１４が出力されなくなると，制御部１０６は受
信待ち状態３０１となり，出力部１１０の出力１１２を
閉じる。
す状態遷移図である。受信待ち状態３０１において，デ
ータ検出部１０２が受信信号からバースト・データを検
出し，バースト・データが存在することを示すデータ有
り信号１０５を出力するとすると，制御部１０６は受信
中状態３０２となる。受信中状態３０２では，制御部１
０６は受信バッファ部１０７の入力を開き，受信した受
信信号を受信バッファ部１０７に蓄積する。受信バッフ
ァ部１０７は受信信号が蓄積されると出力データ有り信
号１１４を制御部１０６に出力する。受信中状態３０２
において，バースト・データが終了し，データ検出部１
０２からデータ有り信号１０５が出力されなくなると，
制御部１０６は受信データ出力状態３０３となる。受信
データ出力状態３０３では，制御部１０６は受信バッフ
ァ部１０７の入力を閉じ，出力部１１０の出力を開き，
受信バッファ部１０７に蓄積された受信信号の出力を行
う。受信データ出力状態３０３において，受信信号の出
力が終了し，受信バッファ部１０７からの出力データ有
り信号１１４が出力されなくなると，制御部１０６は受
信待ち状態３０１となり，出力部１１０の出力１１２を
閉じる。
【０００５】図９は図７の制御部１０６の構成を示すブ
ロック図である。制御部１０６は状態遷移回路で構成さ
れており，所定周波数のクロック信号にしたがって状態
を記憶する状態レジスタ４０２と現在の状態と外部から
の入力に従い，次の状態と外部への出力を行う組合せ回
路４０１とを備えている。
ロック図である。制御部１０６は状態遷移回路で構成さ
れており，所定周波数のクロック信号にしたがって状態
を記憶する状態レジスタ４０２と現在の状態と外部から
の入力に従い，次の状態と外部への出力を行う組合せ回
路４０１とを備えている。
【０００６】
【発明が解決しようとする課題】しかしながら，この従
来の受信回路において，伝送路に雑音が加わる等の場合
に，クロック信号の波形が乱れ，等価的に高速のクロッ
ク信号が受信回路に入力される。受信回路の正常動作範
囲より短いパルス幅のクロック信号が入力された場合，
制御部１０６の組合せ回路４０１と状態レジスタ４０２
で構成された状態遷移回路は異常な状態に遷移し，動作
不良となる。この結果，制御部１０６の動作が不良とな
り，受信回路自体が動作しなくなる。この場合，順序回
路に用いられているフリップ・フロップをリセットしな
い限り，受信回路は正常動作に復帰しないという欠点が
ある。
来の受信回路において，伝送路に雑音が加わる等の場合
に，クロック信号の波形が乱れ，等価的に高速のクロッ
ク信号が受信回路に入力される。受信回路の正常動作範
囲より短いパルス幅のクロック信号が入力された場合，
制御部１０６の組合せ回路４０１と状態レジスタ４０２
で構成された状態遷移回路は異常な状態に遷移し，動作
不良となる。この結果，制御部１０６の動作が不良とな
り，受信回路自体が動作しなくなる。この場合，順序回
路に用いられているフリップ・フロップをリセットしな
い限り，受信回路は正常動作に復帰しないという欠点が
ある。
【０００７】そこで，本発明の技術的課題は，クロック
信号の波形が乱れても，受信信号が入力されるごとに，
受信回路の制御部がリセットされるので，動作不良の受
信回路を正常に復帰できる受信回路を提供することにあ
る。
信号の波形が乱れても，受信信号が入力されるごとに，
受信回路の制御部がリセットされるので，動作不良の受
信回路を正常に復帰できる受信回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために，本発明の受信回路は、データ信号とクロックと
を同時に伝送するバースト伝送に用いられる受信回路に
おいて，受信信号のうちバースト・データの開始タイミ
ングを検出するデータ検出部と，前記バースト・データ
を入力として，該バースト・データの開始タイミングに
おいてリセット信号を出力するリセット部と，前記バー
スト・データを第１の所定時間だけ遅延させる第１遅延
部と，前記第１遅延部の出力を遅延データとして受信す
る受信部と，前記バースト・データの開始タイミングか
ら第２の所定時間の経過後に，遅延タイミング信号を出
力する第２遅延部と，前記リセット信号でリセットさ
れ，前記遅延タイミング信号に応じて，前記受信部の動
作を制御する制御部とを備え，前記データ検出部は，前
記受信信号に応じレジスタ出力を得るシフトレジスタ
と，前記受信信号及び前記レジスタの出力のうちの少な
くとも１つを反転させる反転回路と，前記反転回路の出
力と前記レジスタ出力との論理積を演算する論理積回路
とを備え，前記第１及び第２の所定時間は前記制御部の
リセットに要する時間にしたがって定められていること
を特徴としている。
ために，本発明の受信回路は、データ信号とクロックと
を同時に伝送するバースト伝送に用いられる受信回路に
おいて，受信信号のうちバースト・データの開始タイミ
ングを検出するデータ検出部と，前記バースト・データ
を入力として，該バースト・データの開始タイミングに
おいてリセット信号を出力するリセット部と，前記バー
スト・データを第１の所定時間だけ遅延させる第１遅延
部と，前記第１遅延部の出力を遅延データとして受信す
る受信部と，前記バースト・データの開始タイミングか
ら第２の所定時間の経過後に，遅延タイミング信号を出
力する第２遅延部と，前記リセット信号でリセットさ
れ，前記遅延タイミング信号に応じて，前記受信部の動
作を制御する制御部とを備え，前記データ検出部は，前
記受信信号に応じレジスタ出力を得るシフトレジスタ
と，前記受信信号及び前記レジスタの出力のうちの少な
くとも１つを反転させる反転回路と，前記反転回路の出
力と前記レジスタ出力との論理積を演算する論理積回路
とを備え，前記第１及び第２の所定時間は前記制御部の
リセットに要する時間にしたがって定められていること
を特徴としている。
【０００９】
【００１０】また，本発明の受信回路は，前記受信部は
前記遅延データ信号を蓄積する受信バッファ部と前記受
信バッファ部に蓄積された遅延データ信号を出力する出
力部とを備え，前記制御部は，前記遅延タイミング信号
と，前記受信バッファ部の蓄積信号の有無を示す信号を
入力して，前記受信バッファ部の入力部の入力と，前記
出力部の出力を制御することが好ましい。
前記遅延データ信号を蓄積する受信バッファ部と前記受
信バッファ部に蓄積された遅延データ信号を出力する出
力部とを備え，前記制御部は，前記遅延タイミング信号
と，前記受信バッファ部の蓄積信号の有無を示す信号を
入力して，前記受信バッファ部の入力部の入力と，前記
出力部の出力を制御することが好ましい。
【００１１】また、本発明の受信回路は、データ信号と
クロックとを含む受信信号を取り込みバースト・データ
の有無を検出し，バースト・データが存在することを示
すデータ有り信号を出力するデータ検出部と，前記デー
タ有り信号に基づいて入力開信号を出力する制御部と，
前記入力開信号により前記受信信号を取り込む受信バッ
ファ部とを備えた受信回路において，前記受信信号を所
定時間だけ遅延させる第１遅延部と，前記データ有り信
号を前記所定時間だけ遅延させ，前記制御部に出力する
第２遅延部と，前記受信信号に基づいて前記制御部をリ
セットするリセット信号を出力するリセット部とを備
え，前記受信バッファ部は，前記受信信号を蓄積してい
るとき出力データ有り信号を前記制御部に出力し，前記
制御部は前記出力データ有り信号が無い場合に，前記受
信バッファ部に蓄積された前記受信信号を出力させるこ
とを特徴としている。
クロックとを含む受信信号を取り込みバースト・データ
の有無を検出し，バースト・データが存在することを示
すデータ有り信号を出力するデータ検出部と，前記デー
タ有り信号に基づいて入力開信号を出力する制御部と，
前記入力開信号により前記受信信号を取り込む受信バッ
ファ部とを備えた受信回路において，前記受信信号を所
定時間だけ遅延させる第１遅延部と，前記データ有り信
号を前記所定時間だけ遅延させ，前記制御部に出力する
第２遅延部と，前記受信信号に基づいて前記制御部をリ
セットするリセット信号を出力するリセット部とを備
え，前記受信バッファ部は，前記受信信号を蓄積してい
るとき出力データ有り信号を前記制御部に出力し，前記
制御部は前記出力データ有り信号が無い場合に，前記受
信バッファ部に蓄積された前記受信信号を出力させるこ
とを特徴としている。
【００１２】
【００１３】
【作用】本発明の受信回路において，データ検出部は，
受信信号のうちバースト・データの開始タイミングを検
出する。リセット部は，前記バースト・データを入力と
して，このバースト・データの開始タイミングにおいて
リセット信号を出力する。第１遅延部は，前記バースト
・データを第１の所定時間だけ遅延させる。受信部は，
前記第１遅延部の出力を遅延データとして受信する。第
２遅延部は，前記バースト・データの開始タイミングか
ら第２の所定時間の経過後に，遅延タイミング信号を出
力する。制御部は，前記リセット信号でリセットされ，
前記遅延タイミング信号に応じて，前記受信部の動作を
制御する。ここで，前記第１及び第２の所定時間は前記
制御部のリセットに要する時間にしたがって定められて
いる。
受信信号のうちバースト・データの開始タイミングを検
出する。リセット部は，前記バースト・データを入力と
して，このバースト・データの開始タイミングにおいて
リセット信号を出力する。第１遅延部は，前記バースト
・データを第１の所定時間だけ遅延させる。受信部は，
前記第１遅延部の出力を遅延データとして受信する。第
２遅延部は，前記バースト・データの開始タイミングか
ら第２の所定時間の経過後に，遅延タイミング信号を出
力する。制御部は，前記リセット信号でリセットされ，
前記遅延タイミング信号に応じて，前記受信部の動作を
制御する。ここで，前記第１及び第２の所定時間は前記
制御部のリセットに要する時間にしたがって定められて
いる。
【００１４】
【実施例】次に，本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は，本発明の一実施例に係る受信回路
を示すブロック図である。図１において，受信回路はデ
ータ検出部１０２，第２遅延部１０８，リセット部１０
３，制御部１０６，第１遅延部１０４，受信バッファ部
１０７及び出力部１１０を備えている。データ検出部１
０２は，バースト・データの有無を検出する。データ検
出部１０２は，受信信号１０１が入力されており，その
出力は第２遅延部１０８に接続されている。受信信号１
０１のバースト・データがデータ検出部１０２に入力さ
れるとデータ検出部１０２はデータ有り信号１０５を出
力する。リセット部１０３は受信信号１０１を入力とし
てバースト・データからデータ開始のタイミングを検出
し，制御部１０６をリセットするリセット信号１１３を
出力する。第１遅延部１０４は入力されたデータを制御
部１０６のリセットが完了する期間データを遅延させ
る。この第１遅延部１０４の出力である遅延データ信号
１０１´は受信バッファ部１０７に入力される。同様
に，前記データ検出部１０２の出力であるデータ有り信
号１０５は第２遅延部１０８に入力される。第２遅延部
１０８は入力されたデータ有り信号１０５を制御部１０
６のリセットが完了する期間遅延させた遅延タイミング
信号１０５´を出力する。受信バッファ部１０７は前記
第１遅延部１０４からの遅延データ信号１０１´を前記
制御部１０６の入力制御信号１０９に従って，バッファ
を備えた受信バッファ部１０７に蓄積する。この受信バ
ッファ部１０７は，バッファに遅延データ信号が蓄積さ
れると，出力データ有り信号１１４を制御部１０６に出
力する。
を示すブロック図である。図１において，受信回路はデ
ータ検出部１０２，第２遅延部１０８，リセット部１０
３，制御部１０６，第１遅延部１０４，受信バッファ部
１０７及び出力部１１０を備えている。データ検出部１
０２は，バースト・データの有無を検出する。データ検
出部１０２は，受信信号１０１が入力されており，その
出力は第２遅延部１０８に接続されている。受信信号１
０１のバースト・データがデータ検出部１０２に入力さ
れるとデータ検出部１０２はデータ有り信号１０５を出
力する。リセット部１０３は受信信号１０１を入力とし
てバースト・データからデータ開始のタイミングを検出
し，制御部１０６をリセットするリセット信号１１３を
出力する。第１遅延部１０４は入力されたデータを制御
部１０６のリセットが完了する期間データを遅延させ
る。この第１遅延部１０４の出力である遅延データ信号
１０１´は受信バッファ部１０７に入力される。同様
に，前記データ検出部１０２の出力であるデータ有り信
号１０５は第２遅延部１０８に入力される。第２遅延部
１０８は入力されたデータ有り信号１０５を制御部１０
６のリセットが完了する期間遅延させた遅延タイミング
信号１０５´を出力する。受信バッファ部１０７は前記
第１遅延部１０４からの遅延データ信号１０１´を前記
制御部１０６の入力制御信号１０９に従って，バッファ
を備えた受信バッファ部１０７に蓄積する。この受信バ
ッファ部１０７は，バッファに遅延データ信号が蓄積さ
れると，出力データ有り信号１１４を制御部１０６に出
力する。
【００１６】制御部１０６は前記リセット部１０３の出
力信号をリセット信号１１３として入力する。また，制
御部は，第２遅延部１０８の出力である遅延タイミング
信号１０５´を遅延されたデータ有り信号として，受信
バッファ部１０７の出力を出力データ有り信号１１４と
して入力し，前述の図８に示すシーケンスに従い，受信
バッファ部１０７と出力部１１０とを制御する。ここ
で，出力部１１０は制御部１０６からの出力制御信号１
１１に従い，前記受信バッファ部１０７に蓄積された遅
延データ信号１０１´を出力する。この受信バッファ部
１０７と出力部１１０とにより受信部が構成される。
力信号をリセット信号１１３として入力する。また，制
御部は，第２遅延部１０８の出力である遅延タイミング
信号１０５´を遅延されたデータ有り信号として，受信
バッファ部１０７の出力を出力データ有り信号１１４と
して入力し，前述の図８に示すシーケンスに従い，受信
バッファ部１０７と出力部１１０とを制御する。ここ
で，出力部１１０は制御部１０６からの出力制御信号１
１１に従い，前記受信バッファ部１０７に蓄積された遅
延データ信号１０１´を出力する。この受信バッファ部
１０７と出力部１１０とにより受信部が構成される。
【００１７】次に，図１の受信回路の動作について説明
する。受信信号１０１がデータ検出部１０２に入力され
るとデータ検出部１０２は受信信号１０１のうちのバー
スト・データを検出し，バースト・データが存在するこ
とを示すデータ有り信号１０５を出力する。リセット部
１０３はデータ有り信号１０５の立ち上がりを検出し
て，リセット信号１１３を発生する。リセット信号１１
３は制御部１０６をリセットし，初期状態にする。一
方，受信信号１０１は第１遅延部１０４により制御部１
０６のリセット期間だけ遅延した遅延データ信号１０１
´として，受信バッファ部１０７に入力される。また，
データ検出部１０２の出力であるデータ有り信号１０５
は第２遅延部１０８により第１遅延部１０４と同じ期間
遅延した遅延タイミング信号として，制御部１０６に入
力される。初期状態である受信待ち状態にリセットされ
ている制御部１０６は，第２遅延部１０８からの遅延タ
イミング信号１０５´を受けて，受信中状態になる。受
信中状態では，制御部１０６は，受信バッファ部１０７
に入力開信号１０９を出力する。入力開信号１０９を受
けた受信バッファ部は第１遅延部１０４からの遅延デー
タ信号１０１´を蓄積する。このとき，受信バッファ部
１０７に遅延データ信号１０１´が蓄積されていること
を示す出力データ有り信号１１４を出力する。受信信号
の入力が終了すると，データ検出部１０２はデータ有り
信号１０５の出力をやめる。第２遅延部１０８より，遅
延タイミング信号１０５´を受けなくなると制御部１０
６は受信バッファ部１０７の入力を閉じ，出力部１１０
の出力を開き，受信バッファ部１０７の出力有り信号１
１４が断となるまで出力する。受信バッファ部１０７の
遅延データ信号１０１´をすべて出力し，出力データ有
り信号１１４が断となると，制御部１０６は出力部１１
０の出力１１２を閉じて，受信待ち状態になる。
する。受信信号１０１がデータ検出部１０２に入力され
るとデータ検出部１０２は受信信号１０１のうちのバー
スト・データを検出し，バースト・データが存在するこ
とを示すデータ有り信号１０５を出力する。リセット部
１０３はデータ有り信号１０５の立ち上がりを検出し
て，リセット信号１１３を発生する。リセット信号１１
３は制御部１０６をリセットし，初期状態にする。一
方，受信信号１０１は第１遅延部１０４により制御部１
０６のリセット期間だけ遅延した遅延データ信号１０１
´として，受信バッファ部１０７に入力される。また，
データ検出部１０２の出力であるデータ有り信号１０５
は第２遅延部１０８により第１遅延部１０４と同じ期間
遅延した遅延タイミング信号として，制御部１０６に入
力される。初期状態である受信待ち状態にリセットされ
ている制御部１０６は，第２遅延部１０８からの遅延タ
イミング信号１０５´を受けて，受信中状態になる。受
信中状態では，制御部１０６は，受信バッファ部１０７
に入力開信号１０９を出力する。入力開信号１０９を受
けた受信バッファ部は第１遅延部１０４からの遅延デー
タ信号１０１´を蓄積する。このとき，受信バッファ部
１０７に遅延データ信号１０１´が蓄積されていること
を示す出力データ有り信号１１４を出力する。受信信号
の入力が終了すると，データ検出部１０２はデータ有り
信号１０５の出力をやめる。第２遅延部１０８より，遅
延タイミング信号１０５´を受けなくなると制御部１０
６は受信バッファ部１０７の入力を閉じ，出力部１１０
の出力を開き，受信バッファ部１０７の出力有り信号１
１４が断となるまで出力する。受信バッファ部１０７の
遅延データ信号１０１´をすべて出力し，出力データ有
り信号１１４が断となると，制御部１０６は出力部１１
０の出力１１２を閉じて，受信待ち状態になる。
【００１８】図２は，図１のデータ検出部１０２の具体
的構成例を示すブロック図である。また，図３はこのと
きの受信信号と各部のタイミング図をに示す図である。
この例では，バースト・データの先頭にデータの先頭を
示す固定パターンを用いている。例えば，固定パターン
を「０１１１１１１０」の８ビットとする。この固定パ
ターンはデータには用いられてはいないことが前提であ
る。データ検出部１０２に入力された受信信号は，８ビ
ットのシフトレジスタ１０２ａに入力される。受信クロ
ック１０２ｂにより，受信信号は１ビットづつシフトさ
れる。８ビットの各シフトレジスタ１０２ａの出力は，
固定パターンの「０」の部分が反転回路１０２ｃにより
反転されて，論理積回路１０２ｄによって論理積がとら
れる。この論理積回路１０２ｄの出力が，データ検出部
１０２の出力であり，「１」のときにデータの先頭を検
出したことを示す。
的構成例を示すブロック図である。また，図３はこのと
きの受信信号と各部のタイミング図をに示す図である。
この例では，バースト・データの先頭にデータの先頭を
示す固定パターンを用いている。例えば，固定パターン
を「０１１１１１１０」の８ビットとする。この固定パ
ターンはデータには用いられてはいないことが前提であ
る。データ検出部１０２に入力された受信信号は，８ビ
ットのシフトレジスタ１０２ａに入力される。受信クロ
ック１０２ｂにより，受信信号は１ビットづつシフトさ
れる。８ビットの各シフトレジスタ１０２ａの出力は，
固定パターンの「０」の部分が反転回路１０２ｃにより
反転されて，論理積回路１０２ｄによって論理積がとら
れる。この論理積回路１０２ｄの出力が，データ検出部
１０２の出力であり，「１」のときにデータの先頭を検
出したことを示す。
【００１９】図４は，図１のデータ検出部の他の具体的
構成例を示すブロック図である。また，図５はこのとき
の受信信号と各部のタイミングを示す図である。この例
では，送信回路からバーストデータの有無を示すフレー
ム信号を受信信号として，受信クロックと一緒に送る。
ここではフレーム信号がデータのないときに「０」ある
ときに「１」となるものとすると，データ検出部１０２
´は受信クロックをクロック信号とする１ビットのシフ
トレジスタ１０２ａ´を用いて，フレーム信号の立ち上
がりのタイミングを検出する回路で実現できる。シフト
レジスタの入力を反転し，シフトレジスタの出力との論
理積をとった結果が，データ検出部１０２´の出力とな
る。
構成例を示すブロック図である。また，図５はこのとき
の受信信号と各部のタイミングを示す図である。この例
では，送信回路からバーストデータの有無を示すフレー
ム信号を受信信号として，受信クロックと一緒に送る。
ここではフレーム信号がデータのないときに「０」ある
ときに「１」となるものとすると，データ検出部１０２
´は受信クロックをクロック信号とする１ビットのシフ
トレジスタ１０２ａ´を用いて，フレーム信号の立ち上
がりのタイミングを検出する回路で実現できる。シフト
レジスタの入力を反転し，シフトレジスタの出力との論
理積をとった結果が，データ検出部１０２´の出力とな
る。
【００２０】図６は，本発明の別の実施例を示す受信デ
ータと各部のタイミング図である。この例では，送信回
路からバースト・データの有無を示すフレーム信号を受
信データ，受信クロックと一緒に送る。ここでは，フレ
ーム信号がバースト・データの先頭を示す。従って，受
信信号の先頭ビットで「１」それ以外の場合に「０」と
なる。この場合は，受信回路にデータ検出部は不要であ
り，フレーム信号がデータ検出部の出力と等価な信号で
ある。
ータと各部のタイミング図である。この例では，送信回
路からバースト・データの有無を示すフレーム信号を受
信データ，受信クロックと一緒に送る。ここでは，フレ
ーム信号がバースト・データの先頭を示す。従って，受
信信号の先頭ビットで「１」それ以外の場合に「０」と
なる。この場合は，受信回路にデータ検出部は不要であ
り，フレーム信号がデータ検出部の出力と等価な信号で
ある。
【００２１】
【発明の効果】以上説明したように，本発明による受信
回路は，受信回路に入力するバースト・データの開始す
るタイミングを検出するデータ検出部，バースト・デー
タを入力としてデータの開始タイミングにおいて制御部
にリセット信号を出力するリセット信号出力部，前記制
御部のリセットが終了するまで受信信号を遅延させる第
１遅延部，前記第１遅延部の出力をデータとして受信信
号を蓄積する受信バッファ部，前記データ開始タイミン
グを前記制御部のリセットが終了するまで遅延させる第
２遅延部，前記リセット信号でリセットされ，前記第２
遅延部の出力と前記受信バッファ部の蓄積信号の有無を
示す信号を入力して，受信バッファ部の入力とこの受信
バッファ部に蓄積された受信信号の出力を制御する制御
部を設けているという構成としたため，クロック信号の
波形が乱れても，受信信号をが入力される毎に，受信回
路の制御部がリセットされるので，動作不良の受信回路
を正常に復帰できるという効果がある。
回路は，受信回路に入力するバースト・データの開始す
るタイミングを検出するデータ検出部，バースト・デー
タを入力としてデータの開始タイミングにおいて制御部
にリセット信号を出力するリセット信号出力部，前記制
御部のリセットが終了するまで受信信号を遅延させる第
１遅延部，前記第１遅延部の出力をデータとして受信信
号を蓄積する受信バッファ部，前記データ開始タイミン
グを前記制御部のリセットが終了するまで遅延させる第
２遅延部，前記リセット信号でリセットされ，前記第２
遅延部の出力と前記受信バッファ部の蓄積信号の有無を
示す信号を入力して，受信バッファ部の入力とこの受信
バッファ部に蓄積された受信信号の出力を制御する制御
部を設けているという構成としたため，クロック信号の
波形が乱れても，受信信号をが入力される毎に，受信回
路の制御部がリセットされるので，動作不良の受信回路
を正常に復帰できるという効果がある。
【図１】本発明の一実施例に係る受信回路のブロック図
である。
である。
【図２】図１のデータ検出部の具体的構成例を示すブロ
ック図である。
ック図である。
【図３】図２のブロック図のタイミング図である。
【図４】図１のデータ検出部の別の具体的構成例を示す
ブロック図である。
ブロック図である。
【図５】図４のブロック図のタイミング図である。
【図６】本発明の別の実施例に係る受信回路のタイミン
グ図である。
グ図である。
【図７】従来例に係る受信回路のブロック図である。
【図８】図７の制御部の状態遷移図である。
【図９】図７及び図８の制御部のブロック図である。
１０１ 受信信号 １０１´ 遅延データ信号 １０２ データ検出部 １０３ リセット部 １０４ 第１遅延部 １０５ データ有り信号 １０５´ 遅延タイミング信号 １０６ 制御部 １０７ 受信バッファ部 １０８ 第２遅延部 １０９ 入力開信号 １１０ 出力部 １１１ 出力制御信号 １１２ 出力信号 １１３ リセット信号 １１４ 出力データ有り信号 ３０１ 受信待ち状態 ３０２ 受信中状態 ３０３ 受信データ出力状態 ４０１ 組合わせ信号 ４０２ 状態レジスタ
Claims (2)
- 【請求項１】 データ信号とクロックとを同時に伝送す
るバースト伝送に用いられる受信回路において，受信信
号のうちバースト・データの開始タイミングを検出する
データ検出部と，前記バースト・データを入力として，
該バースト・データの開始タイミングにおいてリセット
信号を出力するリセット部と，前記バースト・データを
第１の所定時間だけ遅延させる第１遅延部と，前記第１
遅延部の出力を遅延データとして受信する受信部と，前
記バースト・データの開始タイミングから第２の所定時
間の経過後に，遅延タイミング信号を出力する第２遅延
部と，前記リセット信号でリセットされ，前記遅延タイ
ミング信号に応じて，前記受信部の動作を制御する制御
部とを備え，前記データ検出部は，前記受信信号に応じレジスタ出力
を得るシフトレジスタと，前記受信信号及び前記レジス
タの出力のうちの少なくとも１つを反転させる反転回路
と，前記反転回路の出力と前記レジスタ出力との論理積
を演算する論理積回路とを備え， 前記第１及び第２の所定時間は前記制御部のリセットに
要する時間にしたがって定められていることを特徴とす
る受信回路。 - 【請求項２】 データ信号とクロックとを含む受信信号
を取り込みバースト・データの有無を検出し，バースト
・データが存在することを示すデータ有り信号を出力す
るデータ検出部と，前記データ有り信号に基づいて入力
開信号を出力する制御部と，前記入力開信号により前記
受信信号を取り込む受信バッファ部とを備えた受信回路
において，前記受信信号を所定時間だけ遅延させる第１
遅延部と，前記データ有り信号を前記所定時間だけ遅延
させ，前記制御部に出力する第２遅延部と，前記受信信
号に基づいて前記制御部をリセットするリセット信号を
出力するリセット部とを備え， 前記受信バッファ部は，前記受信信号を蓄積していると
き出力データ有り信号を前記制御部に出力し，前記制御
部は前記出力データ有り信号が無い場合に，前記受信バ
ッファ部に蓄積された前記受信信号を出力させる ことを
特徴とする受信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5246748A JP2601154B2 (ja) | 1993-10-01 | 1993-10-01 | 受信回路 |
| US08/315,108 US5617562A (en) | 1993-10-01 | 1994-09-29 | Receiving circuit reset upon reception of burst data and transmission/reception system utilizing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5246748A JP2601154B2 (ja) | 1993-10-01 | 1993-10-01 | 受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106992A JPH07106992A (ja) | 1995-04-21 |
| JP2601154B2 true JP2601154B2 (ja) | 1997-04-16 |
Family
ID=17153074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5246748A Expired - Fee Related JP2601154B2 (ja) | 1993-10-01 | 1993-10-01 | 受信回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5617562A (ja) |
| JP (1) | JP2601154B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6618452B1 (en) * | 1998-06-08 | 2003-09-09 | Telefonaktiebolaget Lm Ericsson (Publ) | Burst carrier frequency synchronization and iterative frequency-domain frame synchronization for OFDM |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4426685A (en) * | 1978-03-20 | 1984-01-17 | The United States Of America As Represented By The Secretary Of The Navy | Solid state delay device |
| US4884286A (en) * | 1985-12-12 | 1989-11-28 | Texas Instruments Inc. | Elastic buffer for local area networks |
| JPH03214842A (ja) * | 1990-01-19 | 1991-09-20 | Toshiba Corp | データ伝送装置 |
| US5287025A (en) * | 1991-04-23 | 1994-02-15 | Matsushita Electric Industrial Co., Ltd. | Timing control circuit |
| JP2732962B2 (ja) * | 1991-07-29 | 1998-03-30 | 大阪瓦斯株式会社 | デジタル無線網を用いるデータ伝送装置 |
| JPH05244144A (ja) * | 1992-02-28 | 1993-09-21 | Casio Comput Co Ltd | タイミング抽出方法及びバースト信号処理回路 |
-
1993
- 1993-10-01 JP JP5246748A patent/JP2601154B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-29 US US08/315,108 patent/US5617562A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07106992A (ja) | 1995-04-21 |
| US5617562A (en) | 1997-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6476643B2 (en) | Asynchronous circuit for detecting and correcting soft error and implementation method thereof | |
| US20080209252A1 (en) | Pipelined clock stretching circuitry and method for i2c logic system | |
| KR100543229B1 (ko) | 제 1 클록 펄스로 작동되는 시스템으로부터 제 2 클록펄스로 작동되는 시스템으로 데이터를 전송하기 위한 방법및 회로 | |
| JP3080341B2 (ja) | データ一致検出回路 | |
| JP2601154B2 (ja) | 受信回路 | |
| EP0530030B1 (en) | Circuit for detecting a synchronizing signal in frame synchronized data transmission | |
| JP2752912B2 (ja) | バースト信号検出回路 | |
| JP2950012B2 (ja) | マイクロコンピュータ | |
| EP0839424B1 (en) | Extended chip select reset apparatus and method | |
| US20070130395A1 (en) | Bus processing apparatus | |
| JPS63115438A (ja) | 中継器 | |
| JP3894787B2 (ja) | 受信回路 | |
| US6925111B2 (en) | Data communication method and communication control apparatus | |
| JP3001414B2 (ja) | 符号誤り訂正装置 | |
| US6363132B1 (en) | Asynchronous data conversion system for enabling error to be prevented | |
| JPH08139711A (ja) | 非同期データの受信回路 | |
| JPH07212413A (ja) | 非同期データの受信回路 | |
| KR940008244Y1 (ko) | 비식스제트에스(b6zs) 코딩 에러 검출회로 | |
| US6983299B1 (en) | Programmable digital filter implementation for loss-of-signal detection for serial communications applications | |
| US20020097754A1 (en) | Elastic store circuit | |
| JP2864779B2 (ja) | パルス入力回路 | |
| JPH05191236A (ja) | クロック断検出回路 | |
| JP3168089B2 (ja) | チャタリング除去回路 | |
| JPH0922395A (ja) | Ｓｃｓｉバス中継装置 | |
| JPH10200393A (ja) | 信号監視回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961126 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100129 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120129 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |