JPS63115438A - 中継器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、主としてデジタル伝送路を介してパケット単
位で伝送されるデータを中継する中継器に関する。

（ロ）従来技術とその問題点 一般に、デジタル伝送路ではその伝送距離が長くなると
、伝送されるデータがその途中で減衰してデータ判別が
できなくなるので、これを元の信号レベルに修復する中
継器が必要となる。

この中継器を使用したデータ伝送において、ＣＳＭＡ／
ＣＤ方式のローカルエリアネットワーク（ＬＡＮ）のよ
うに、そのシステム全体の伝送遅延時間に制約がある場
合には、リアルタイムでの中継が要求される。そのため
、従来のこの種の中継器には、復調器と変調器との間に
ファーストイン・ファーストアウト回路（以下、ＦＩＦ
Ｏ回路という）を設け、復調器で復調されたパケットデ
ータを直接ＦＩＦＯ回路に入力し、ＦＩＦＯ回路に一時
的にバッファリングされたパケットデータを所望のタイ
ミングで取り出せるようにして、中継遅延時間の短縮化
を図ったものが提案されている。

ところで、ＬＡＮで伝送されるパケットデータには、受
信回路でクロック同期をとるために一定長のプリアンブ
ル部と呼ばれるビットパターンがヘッダ一部分に付加さ
れているが、パケットデータを伝送する途中には、送信
から受信までの間に設けられている各種の電子回路によ
ってこのプリアンブル部の一部が欠落する現象が生じる
。

ところが、従来の上記構成の中継器は、かかる点につい
て十分に考慮されておらず、受信したパケットデータを
同等加工せずにそのままリアルタイムで再送信する構成
が採られている。したがって、このプリアンブル部が欠
落したパケットデータを何台もの中継器を介して伝送し
た場合には、プリアンブル部の頭欠けが増幅され、最後
にはプリアンブル部が短くなってその機能を果さなくな
り、受信回路でクロック同期がとれなくなるといった問
題を生じていた。

そのため、本発明の第１の目的は、パケットデータを中
継する間に正規のデータ長をもつプリアンブル部をその
都度新たに再生するようにして、伝送途中でのプリアン
ブル部の欠落を最小限に少なくし、確実にデータ伝送が
行なえるようにすることである。

ところで、パケットデータの中継を完了した後も変調器
をそのままオン状態を維持していると、余分な信号まで
変調されて出力され、これがエラ中継が完了した時点で
は、直ちに変調器の動作を停止させる必要がある。この
場合、従来の中継器では、上述したように、受信したパ
ケットデータを同等加工せずにそのままリアルタイムで
再送信するので、入力されるパケットデータと出力され
るパケットデータのデータ長は一致している。したがっ
て、入出力されるパケットデータのデータ長を共にカウ
ントしておき、両者のカウント数が一致した時に中継を
停止することができる。ところが、プリアンブル部を新
たに再生するようにすると、入力されるパケットデータ
よりも出力されるパケットデータの方がデータ長が長く
なり、しかも、入力されるパケットデータにおいてプリ
アンブル部のデータ長が何ビット欠落しているのか不明
なため、従来装置のように単純に入出力されるパケット
データのデータ長を比較するといったことができない。

そこで、本発明の第２の目的は、プリアンブル部を新た
に再生する場合においても、バケツトデ止できるように
することである。

（ハ）問題点を解決するための手段 本発明は、上記の目的を達成するために、パケットデー
タを中継する間に、このパケットデータに含まれている
プリアンブル部を正規のデータ長だけ新たに再生する一
方、データ部は、所定のビット長単位で構成されている
ので、その前提のもとにプリアンブル部の欠落長を検出
することで、再生後のパケットデータの中継完了時点の
予測を可能としたものである。

すなわち、本発明は、デジタル伝送路から送信されてく
るクロック同期用のプリアンブル部を含むパケットデー
タを復調する復調器と、この復調器で復調されたパケッ
トデータを変調して出力する変調器とを備えるとともに
、前記復調器と変調器との間に中継遅延時間誤差補正用
のＦＩＦＯ回路を設けた中継器において、 前記復調器で復調されたパケットデータに含まれるプリ
アンブル部の先頭を検出するプリアンブル部先頭検出回
路と、 前記復調器で復調されたパケットデータに含まれるデー
タ部の先頭を検出するデータ部先頭検出回路と、 前記復調器で復調されたパケットデータに含まれるデー
タ部の末尾を検出するデータ部末尾検出回路と、 前記プリアンブル部先頭検出回路とデータ部先頭検出回
路からの両検出信号に基づいて前記復調器で復調された
パケットデータからプリアンブル部を除くプリアンブル
部除去回路と、 予め定められたプリアンブル部のビットパターンを発生
するプリアンブル部発生回路と、前記プリアンブル部除
去回路でプリアンブル部が除かれて前記ファーストイン
・ファーストアウト回路を通過したパケットデータに対
して、前記プリアンブル部先頭検出回路からの検出信号
に基づいて前記プリアンブル部発生回路から発生された
プリアンブル部を正規のデータ長だけ付加するプリアン
ブル付加回路と、 このプリアンブル部付加回路からプリアンブル部が付加
されて出力されるパケットデータの中継完了を示す中継
完了信号を出力する中継完了信号出力回路とを備え、 前記プリアンブル部除去回路は、前記プリアンブル部先
頭検出回路とデータ部先頭検出回路からそれぞれ出力さ
れる両検出信号に基づいて復調器で復調されたパケット
データのプリアンブル部のデータ欠落長を検出する欠落
長検出手段を有し、前記中継完了信号出力回路は、中継
遅延時間経過後を基準として所定のビット長ごとにフラ
グ信号を出力するフラグ信号出力回路と、前記データ末
尾検出信号に応答して前記欠落長検出手段で検出された
プリアンブル部のデータ欠落長に対応する時間経過後に
ゲート信号を出力するゲート信号出力回路と、このゲー
ト信号出力回路からのゲート信号に応答して前記フラグ
信号を中継完了信号として出力するゲート回路とを有し
ている。

（ニ）作用 本発明の中継器では、復調器で復調されたパケットデー
タに含まれるプリアンブル部の先頭がプリアンブル部先
頭検出回路で、また、復調器で復調されたパケットデー
タに含まれるプリアンブル部の末尾がプリアンブル末尾
検出回路でそれぞれ検出される。

プリアンブル部除去回路は、プリアンブル部先頭検出回
路とプリアンブル部末尾検出回路からの両検出信号に基
づいて復調器で復調されたパケットデータからプリアン
ブル部を除去する。

また、プリアンブル部付加回路は、プリアンブル部除去
回路でプリアンブル部が除かれてＦＩＦＯ回路を通過し
たパケットデータに対して、プリアンブル部先頭検出回
路からの検出信号に基づいてプリアンブル部発生回路か
ら発生されたプリアンブル部を正規のデータ長だけ付加
する。

したがって、受信したパケットデータに含まれるプリア
ンブル部の一部に欠落が生じていても、それが除かれて
新たに正規のデータ長をもつプリアンブル部が再生され
るので、パケットデータを中継する間でのプリアンブル
部の欠落が最小限に抑えられることになる。

また、プリアンブル部除去回路に設けられた欠落長検出
回路は、プリアンブル部先頭検出回路とデータ部先頭検
出回路からそれぞれ出力される両検出信号に基づいて復
調器で復調されたパケットデータのプリアンブル部のデ
ータ欠落長を検出する。

一方、中継完了信号出力回路に設けられたフラグ信号出
力回路からは、中継遅延時間経過後を基準として所定の
ビット長（たとえば８ビツト長）ごとにフラグ信号が出
力される。この場合、パケットデータのデータ長は、所
定のビット長を単位として構成されているので、パケッ
トデータの中継完了時点には、フラグ信号も出力される
ことになる。

そして、ゲート信号出力回路は、前記データ末尾検出信
号に応答して欠落長検出手段で検出されたプリアンブル
部のデータ欠落長に対応する時間経過後にゲート信号を
ゲート回路に出力するので、このゲート信号によってゲ
ート回路が解放される。

そのゲート回路の解放時点は、プリアンブル部が正規の
データ長に等しい場合の入力パケットデータの終了時間
であるので、その時点から所定のビット長経過後が出力
パケットデータの中継完了となる。したがって、ゲート
回路が解放されている状態で、次にフラグ信号出力回路
からフラグ信号が出力された場合には、これはパケット
データの中継完了時点と一致するので、このフラグ信号
がゲート回路を介して中継完了信号として変調器に出力
される。

（ホ）実施例 以下、本発明を図面に示す実施例に基づいて詳細に説明
する。

第１図は、本発明の実施例に係る中継器のブロック図で
ある。同図において、符号ｌは中継器の全体を示し、２
はデジタル伝送路から送信されてくるクロック同期用の
プリアンブル部を含むパケットデータを復調する復調器
、４は復調器２で復調されたパケットデータを変調して
出力する変調器、６は復調器２と変調器４との間に設け
られた中継遅延時間誤差補正用のＦＩＦＯ回路である。

また、８は復調器２で復調されたパケットデータに含ま
れるプリアンブル部の先頭を検出するプリアンブル部先
頭検出回路、９はこのプリアンブル部先頭検出回路８か
らの検出信号を一定時間ｔａだけ遅延する遅延回路であ
り、その遅延時間ｔａは、上記のＦＩＦＯ回路６で補正
される中継遅延時間に合致させて設定されている。ＩＯ
は復調器２で復調されたパケットデータに含まれるデー
タ部の先頭を検出するデータ部先頭検出回路、１１は復
調器２で復調されたパケットデータに含まれるデータ部
の末尾を検出するデータ部末尾検出回路である。

１２はプリアンブル部先頭検出回路８とデータ部先頭検
出回路１０とからの両検出信号に基づいて復調器２で復
調されたパケットデータからプリアンブル部を除くプリ
アンブル部除去回路である。

このプリアンブル部除去回路１２は、シリアルイン／パ
ラレルアウト方式のシフトレジスタ１４と、データ部先
頭検出回路１０から検出信号が出力された後、後述する
制御回路２４から予報信号が出力されるまでの間に復調
器２から与えられる受信クロックをカウントするアップ
カウンタ１６と、このアップカウンタ１６出力をシフト
レジスタ１４の出力選択信号として入力するマルチプレ
クサ１８七から構成される。そして、上記のアップカウ
ンタ１６が、復調器２で復調されたパケットデータのプ
リアンブル部の欠落長を検出する欠落長検出手段とされ
る。

２０は予め定められたプリアンブル部のビットパターン
を発生するプリアンブル部発生回路としてのメモリ（Ｒ
ＯＭ）である。また、２２はプリアンブル部除去回路Ｉ
２でプリアンブル部が除かれてＦ’ｌＦＯ回路６を通過
したパケットデータに対して、前記プリアンブル部先頭
検出回路８から遅延回路９を介して出力される検出信号
に基づいてメモリ２０に記憶されているプリアンブル部
を付加するプリアンブル付加回路であって、制御回路２
４、カウンタ２５および切換回路２６から構成される。

上記のカウンタ２５は、変調器４からの送信クロックを
カウントし、そのカウント値を制御回路２４、ＦＩＦＯ
回路６およびメモリ２０にそれぞれ出力する。また、制
御回路２４は、プリアンブル部先頭検出回路８から遅延
回路９を介して入力される検出信号によりカウンタ２５
を起動するとともに、このカウンタ２５から与えられる
カウント値に基づき正規のプリアンブル部のデータ長に
対応する時間ｔｐから前記の中継遅延時間ｔａ分だけ差
し引いた時間（ｔｐ−ｔａ）後にアップカウンタ１６停
止用の予報信号を出力し、さらに、遅延回路９から検出
信号が与えられた時点から正規のプリアンブル部のデー
タ長に対応する時間ｔｐの経過後にデータ出力切換信号
を出力する。また、切換回路２６は、制御回路２４から
データ出力切換信号が与えられると、メモリ２０出力か
らＦＩＦＯ回路６の出力に接続を切り換える。

２８はプリアンブル部付加回路２２からプリアンブル部
が付加されて出力されるパケットデータの中継完了を示
す中継完了信号を出力する中継完了信号出力回路である
。この中継完了信号出力回路２８は、中継遅延時間経過
後を基準として所定のビット長ごとにフラグ信号を出力
するフラグ信号出力回路３０と、データ部末尾検出回路
１１から出力されるデータ末尾検出信号に応答してアッ
プカウンタ１６で検出されたデータ欠落長に対応する時
間経過後にゲート信号を出力するゲート信号出力回路３
２と、このゲート信号出力回路３２からのゲート信号に
応答してフラグ信号出力回路３０から与えられるフラグ
信号を中継完了信号として出力するアンドゲート回路３
４とを有する。

そして、上記のフラグ信号出力回路３０には、カウンタ
２５の下位３ビツトの出力端子が接続されており、した
がって、フラグ信号出力回路３０からは下位３ビツトが
すべて“０”になるとき、すなわち８ビツトごとにフラ
グ信号が出力される。また、上記のゲート信号出力回路
３２は、データ部末尾検出回路１１からの検出信号によ
り起動されるクロック発生器３４と、アップカウンタ１
６のカウント値であるプリアンブル部の欠落長のデータ
をラッチするラッチ回路３６と、ラッチ回路３６でラッ
チされたデータをプリセット値として入力するとともに
、クロック発生器３４から与えられるクロックパルスを
カウントするダウンカウンタ３８とから構成される。

次に、上記構成を有する本発明の中継器！の動作につい
て、第２図に示すタイムチャートを参照して説明する。

デジタル伝送路からパケットデータが伝送されてくると
、復調器２からは、第２図（ａ）に示すようなパケット
データと受信クロックとがそれぞれ出力される。このパ
ケットデータは、第２図（ａ）に示すように、データ部
のヘッダ一部分にプリアンブル部（斜線部分）が付加さ
れて構成されている。

この受信されたプリアンブル部のデータ長ｔｂは、その
伝送途中の欠落によって正規のプリアンブル部のデータ
長ｔｐよりも符号ｔａ分だけ短かくなっている。なお、
正規のプリアンブル部のデータ長ｔｐは固定した時間で
あるが、受信されるプリアンブル部のデータ長ｔｂは、
欠落ｔｃの程度に依存するので不定である。また、同図
中の符号ｔａは中継遅延時間であり、この遅延時間ｔａ
も一定している。

復調器２から復調されて出力されるパケットデータは、
シフトレジスタ１４とプリアンブル部先頭検出回路８に
それぞれ与えられる。プリアンブル部先頭検出回路８は
、復調器２からパケットデータが出力されると、直ちに
プリアンブル部の先頭位置を検出して検出信号を出力す
る。この検出信号は、遅延回路９で所定時間ｔａだけ遅
延された後、制御回路２４に入力される（第２図中の時
刻ｔｏ）。制御回路２４は、この検出信号を入力すると
、それに応答してカウンタ２５を起動するので、カウン
タ２５が変調器４からの送信クロックのカウントを開始
し、そのカウント値をＦＩＦＯ回路６、メモリ２０およ
び制御回路２４にそれぞれ与える。

これにより、メモリ２０に予め記憶されているプリアン
ブル部のビットパターンのデータが読み出される。その
際、切換回路２６は、制御回路２４によってメモリ２０
側に接続されているので、メモリ２０から読み出された
データは、切換回路２６を介して変調器４に与えられる
。したがって、復調器２にパケットデータが入力されて
から中継遅延時間ｔａ（７）経過後に、変調器４から再
生されたプリアンブル部が出力され始める。

一方、復調器２からシフトレジスタ１４に入力されたパ
ケットデータは、受信クロックに同期して図中右側に向
けて順次シフトされていくが、データ部先頭検出回路Ｉ
Ｏでデータ部の先頭が検出されない間は、アップカウン
タ１６は動作せず、そのため、マルチプレクサ１８も停
止している。

しかも、その時点で切換回路２６はメモリ２ｏ側に接続
されているので、入力データはシフトレジスタ１４から
押し出されて捨てられていく。したがって、その間は、
受信されたプリアンブル部に代わってメモリ２０から読
み出されたプリアンブル部のデータが変調器４から出力
され続ける。

次に、データ部先頭検出回路１０によって受信されたパ
ケットデータのプリアンブル部の末尾が検出されると（
第２図中の時刻１＋）、同回路１０から検出信号が出力
され、その検出信号がアップカウンタ１６のクリア端子
ＣＬＨに与えられる。これにより、アップカウンタ１６
がクリアされるとともに、復調器２からの受信クロック
のカウントを開始する。そして、そのカウント出力がマ
ルチプレクサ１８に対してシフトレジスタ１４の出力選
択信号として与えられる。したがって、パケットデータ
のデータ部がシフトレジスタ１４に入力されると、この
データ部は受信クロック−に同期して順次右側に向けて
シフトされていくが、これに追従するかたちでマルチプ
レクサ１８がアップカウンタ１６のカウント出力に応答
して切り換えられていくので、マルチプレクサＩ８から
は、常にデータ部の第１ビツト目のみが出力されること
になる。

一方、制御回路２４は、プリアンブル部先頭検出回路８
からの検出信号を遅延回路９を介して入力してから（第
２図中の時刻１＋）、正規のプリアンブル部のデータ長
ｔｐから中継遅延時間ｔａ分だけ差し引いた時間（ｔｐ
　−ｔａ）だけ経過後（第２図中の時刻ｔｙ）に、予報
信号をアップカウンタ１６のセット端子ＳＥＴとラッチ
回路３６とにそれぞれ出力する。これにより、アップカ
ウンタ１６は、プリアンブル部のデータ欠落長ｔｃに対
応するカウント値に固定される。そして、このカウント
値がマルチプレクサ１８に与えられるとともに、ラッチ
回路３６でラッチされる。したがって、以降はパケット
データのデータ部がその先頭から順次マルチプレクサ１
８を介してＦＩＦＯ回路６に与えられることになる。そ
して、ＦＩＦＯ回路６に入力されたデータ部は、ここで
中継遅延時間ｔａ分だけ遅延されてクロック位相誤差が
補正された後、切換回路２６に出力される。

次に、制御回路２４は、遅延回路９を通った検出信号を
人力してから正規のプリアンブル部のデータ長ｔｐの時
間経過後（第２図中の時刻ｔｓ）にデータ出力切換信号
を切換回路２６に出力する。このデータ出力切換信号に
応答して、切換回路２６は、その接続をメモリ２０出力
からＦＩＦＯ回路６出力に切り換える。これにより、Ｆ
ＩＦＯ回路６の出力タイミングと切換回路２６の切り換
えタイミングとが一致するので、変調器４からは、第２
図（ｂ）に示すように、正規のデータ長ｔｐをもつプリ
アンブル部にデータ部を連らねたパケットデータが出力
されることになる。

このように、受信したパケットデータに含まれるプリア
ンブル部を除いて新たにプリアンブル部を再生するので
、受信したプリアンブル部が何ビット欠落していようと
も、これに関係なく正規のデータ長ｔｐをもつプリアン
ブル部がデータ部に付加される。

次に、復調器２で復調されたパケットデータのデータ部
が末尾になると（第２図中の時刻１．）、これがデータ
部末尾検出回路１１で検出されて検出信号が出力され、
この検出信号がクロック発生器３４に加えられる。クロ
ック発生器３４は、この検出信号により起動されてクロ
ックパルスを発生し、このクロックパルスを次段のダウ
ンカウンタ３８に与える。さらに、ダウンカウンタ３８
には、ラッチ回路３６でラッチされたプリアンブル部の
データ欠落長ｔｃに対応するカウント値がプリセットさ
れているので、ダウンカウンタ３８は、このプリセット
値からダウンカウントを開始する。そして、カウント値
が次第に小さくなって最後に“０”になると、ダウンカ
ウンタ３８からハイレベルの信号が出力され、この信号
がアンドゲート回路３４の一方に加わる。

一方、カウンタ２５のカウント値が８ビツトの整数倍と
なるときには、そのカウント出力の下位３ビツトがすべ
て“０“となる。したがって、フラグ信号出力回路３０
からは、中継遅延時間ｔａｌｌ過後（第２図中の時刻ｔ
。）を基準として８ビツト長ごとにハイレベルの信号が
フラグ信号として出力される。この場合、データ部と新
たに再生されるプリアンブル部の各データ長は、本例の
場合、共に８ビット単位で構成されているので、パケッ
トデータの中継完了時点（第２図中の時刻ｔｏ）には必
ずフラグ信号も出力される。また、上記のダウンカウン
タ３８の出力時点（第２図中の時刻ｔｓ）は、プリアン
ブル部が正規のデータ長ｔｐに等しい場合の入力パケッ
トデータの終了時間であるので、その時点から８ビツト
相当の時間経過後が中継完了となる。

したがって、ダウンカウンタ３８の出力か成立している
状態で、次に、フラグ信号出力回路３０・からフラグ信
号が出力されると、これはパケットデータの中継完了時
刻ｔ。と一致するので、このフラグ信号が中継完了信号
としてアンドゲート回路３４を解放し、その出力が変調
器４に与えられる。

そして、変調器４は、この中継完了信号を入力すると、
直ちにその動作を停止するので、余分な信号までが変調
器４で変調されて出力されるといったことが確実に防止
される。

（へ）効果 以上のように本発明によれば、パケットデータを中継す
る間にこのパケットデータに含まれているプリアンブル
部が正規のデータ長だけその都度新たに再生されるので
、伝送途中でのプリアンブル部の欠落が最小限に少なく
なり、したがって、確実にデータ伝送が行なえるように
なる。しかも、その際に、パケットデータの中継完了と
同時に変調器の動作を確実に停止できるようになり、伝
送エラーの発生も防止できるようになる等の優れた効果
が発揮される。

【図面の簡単な説明】

図面は本発明の実施例を示すもので、第１図は中継器の
ブロック図、第２図は中継器の動作の説明に供するタイ
ムチャートである。 ｌ・・・中継器、２・・・復調器、４・・・変調器、６
・・・ＦＩＦＯ回路、８・・・プリアンブル部先頭検出
回路、１０・・・プリアンブル部末尾検出回路、１１・
・・データ部末尾検出回路、１２・・・プリアンブル部
除去回路、１６・・・欠落長検出手段、２０・・・プリ
アンブル部発生回路（メモリ）、２２・・・プリアンブ
ル部付加回路、２８・・・中継完了信号出力回路、３０
・・・フラグ信号出力回路、３２・・・ゲート信号出力
回路、３４・・・ゲート回路。

Claims (1)

【特許請求の範囲】
1. （１）デジタル伝送路から送信されてくるクロック同期
   用のプリアンブル部を含むパケットデータを復調する復
   調器と、この復調器で復調されたパケットデータを変調
   して出力する変調器とを備えるとともに、前記復調器と
   変調器との間に中継遅延時間誤差補正用のファーストイ
   ン・ファーストアウト回路を設けた中継器において、 前記復調器で復調されたパケットデータに含まれるプリ
   アンブル部の先頭を検出するプリアンブル部先頭検出回
   路と、 前記復調器で復調されたパケットデータに含まれるデー
   タ部の先頭を検出するデータ部先頭検出回路と、 前記復調器で復調されたパケットデータに含まれるデー
   タ部の末尾を検出するデータ部末尾検出回路と、 前記プリアンブル部先頭検出回路とデータ部先頭検出回
   路からの両検出信号に基づいて前記復調器で復調された
   パケットデータからプリアンブル部を除くプリアンブル
   部除去回路と、 予め定められたプリアンブル部のビットパターンを発生
   するプリアンブル部発生回路と、 前記プリアンブル部除去回路でプリアンブル部が除かれ
   て前記ファーストイン・ファーストアウト回路を通過し
   たパケットデータに対して、前記プリアンブル部先頭検
   出回路からの検出信号に基づいて前記プリアンブル部発
   生回路から発生されたプリアンブル部を正規のデータ長
   だけ付加するプリアンブル付加回路と、 このプリアンブル部付加回路からプリアンブル部が付加
   されて出力されるパケットデータの中継完了を示す中継
   完了信号を出力する中継完了信号出力回路とを備え、 前記プリアンブル部除去回路は、前記プリアンブル部先
   頭検出回路とデータ部先頭検出回路からそれぞれ出力さ
   れる両検出信号に基づいて復調器で復調されたパケット
   データのプリアンブル部のデータ欠落長を検出する欠落
   長検出手段を有し、前記中継完了信号出力回路は、中継
   遅延時間経過後を基準として所定のビット長ごとにフラ
   グ信号を出力するフラグ信号出力回路と、前記データ末
   尾検出信号に応答して前記欠落長検出手段で検出された
   データ欠落長に対応する時間経過後にゲート信号を出力
   するゲート信号出力回路と、このゲート信号出力回路か
   らのゲート信号に応答して前記フラグ信号を中継完了信
   号として出力するゲート回路とを有することを特徴とす
   る中継器。