JP2736820B2 - データ通信機インタフェース回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ受信機インタフェース回路に関するも
のである。より詳細には、あらかじめ定められた基準で
正しくフレーム付けされたデータを受信機に送出する回
路に関するものである。

［従来の技術］ 多くのデータ伝送装置はフレーム付けされたシリアル
データを送受信する。データの各フレームはフレームパ
ルスによって前のデータと区別される。このフレームの
境界は送信されるデータの配列に用いられる。例えば、
ビット列が各チャネルが10ビットである多重チャネル配
列で送信されると、第１ビットはチャネル１の第１ビッ
トを表わし、第２ビットはチャネル１の第２ビットを表
わし、以下同様に、第10ビットはチャネル１の第10ビッ
トを表わし、第11ビットはチャネル２の第１ビットを表
わす。各チャネルの第１ビットはフレームパルスで第２
ビットから第10ビットは一般にデータビットである。

しかしながら、あるシステムではパリティのような検
査ビット用として各チャネルに２ビットを用いている。
シリアルビットストリームを受信する受信機はデータビ
ットを各チャネルに配列するためにフレームパルスを用
いる。フレームパルスはデータクラスタの境界を区切る
ために用いられ、受信機に参照フレームを与える。

フレーム付けされたデータを伝送することは従来の技
術に示されている。例えば、電話交換システムに用いら
れるエラスチック記憶回路が米国特許No.4,323,790にSt
ephen C.Dunning et alによって開示されている。

この回路はファーストイン・ファーストアウト（FIF
O）タイプ記憶回路がデータ周波数レートの長期の増加
または減少によりメモリオーバーフローまたはアンダー
フローを検出する原理を用いている。記憶回路はフレー
ムパルスによってフレーム付けされたシリアルストリー
ムのデータ部分を一時的にストアする。この回路はデー
タ破壊を監視する手段は有しない。

クロックサイクル数が連続した１対のフレームパルス
間であらかじめ定められた数に等しい時はデータは正し
くフレーム付けされたと言える。

［発明が解決しようとする課題］ しかしながら、上記の記載は伝送システムのノードで
受信される破壊されたデータに対しては一般的でない。
データ破壊の原因としては不安定なクロック発生源、シ
ステムのノイズ、接続不良、その他いろいろな原因があ
る。しばしば余分のクロックサイクルまたは不足のクロ
ックサイクルがシステム中の２つの連続フレームパルス
間で生じることがある。しかし、そこではフレームパル
ス列は周期的であるべきであり、それらのフレームパル
ス間であらかじめ定められた数のクロックサイクルを持
つべきである。もしこの状態が検出されなければ、エラ
ー制御機構がこの問題を検出しエラー訂正を開始する前
に多くの破壊データが受信機によって受信されるであろ
う。

多くの既知のデータ受信機は通常FIFOで構成されるエ
ラスチックバッファを有する入力段を用いる。現在では
入手できる商用のFIFO記憶回路はリードライトポインタ
ーと同様にオーバーフローまたはアンダーフローを示す
ための充満FIFOまたは空きFIFO表示をする。しかしなが
ら、記憶回路の内容をモニタするためにリードライトポ
インターを使用することは不可能である。というのはリ
ードライトポインターは装置の内部にあるからである。

発明はこのような従来の問題点を解決するものであ
り、２つの連続するフレーム間のクロックサイクルの数
があらかじめ定められた数に等しいかどうか、またはク
ロックサイクルの数があらかじめ定められた数に等しい
かどうかを検出することによって、正しくフレーム付け
されたデータを受信機に送出する新しいデータ受信機イ
ンタフェース回路を提供するものである。

［課題を解決するための手段］ 本発明は、フレーム付けされた入力シリアルデータか
らクロックとフレーム情報を再生し、リンククロック信
号、リンクフレーム信号を供給するリンクインタフェー
ス回路と、 少なくとも正しくフレーム付けされた受信データの１
フレーム分のデータを記憶できる、ファーストイン・フ
ァーストアウトタイプの記憶回路と、 カウント回路からのカウント値とあらかじめ定められ
た数とを比較し、データビットが記憶される記憶回路を
制御する制御回路と、 前記の制御回路からのクロック信号とフレーム信号を
受信し、受信した各１対のフレームビット間のクロック
ビット数に応じたカウント値を制御回路に供給するカウ
ント回路とを備え、 シリアルデータからクロック信号とフレーム情報とを
抽出し、あらかじめ定められた数と等しいクロック数の
ときにのみ前記記憶手段に記憶されたデータをデータ受
信機に送出することを特徴とするデータ受信機インタフ
ェース回路である。

［作用］ 本発明においては、リンクインタフェース回路でリン
ククロック信号、リンクフレーム信号を再生し、記憶回
路に受信データの１フレーム分のデータを記憶し、カウ
ント回路がフレームビット間のクロックビットのカウン
ト値を計数し、制御回路がこのカウント値とあらかじめ
定められた数とを比較し、この比較値が等しいときに記
憶回路に記憶されたデータを読み出しデータ受信機に送
出し、比較値が等しくないときは記憶回路に記憶された
データを廃棄することによって、正しくフレーム付けさ
れたデータのみを受信し、不正確なフレーム付けによっ
て破壊されたデータの受信を排除する。

［実施例］ 第１図、第２図は本発明の一実施例を示す図である。

このうち、第１図は本発明の一実施例のデータ受信機
インタフェース回路を示すブロック図である。

第2A図、第2B図はそれぞれ第１図のリードライト部
（R/W−FSM）とリセット部（Ｒ−FSM）の状態遷移を示
す図である。

上記のような構成を有するデータ受信機インタフェー
ス回路の動作について第１図、第２図を用いて以下説明
する。

第１図において、リンクインタフェース回路１はデー
タリンクからの入力信号を受信するデータ入力端子２を
有している。入力信号は連続フレームパルス内で周期的
にフレーム付けされたデータを有する２相符号信号であ
る。

よく知られているように、２相符号信号はデータ、フ
レーム情報、クロック情報を符号化し、これらの情報を
元の状態に回復することができる信号である。

２相符号信号の符号化は次のように行われる。論理数
１は0,1として符号化される。論理数０は1,0として符号
化される。フレームパルスを表わす２相バイオレーショ
ンは３つの連続する１または０として符号化される。リ
ンク入力信号は一般にシリアルに結合したデータビット
とフレームビットを有するシリアルストリームビットで
あるから、データビットとフレームビットとを分離する
必要がある。

第１図に示されるリンクインタフェース回路１はリン
クデータ入力信号を受信し、データ、クロック、フレー
ム情報を分離する。リンクインタフェース回路１はリン
クデータ信号を出力する第１の出力端子３、リンククロ
ック信号を出力する第２の出力端子４、リンクフレーム
信号を出力する第３の出力端子５を有する。これらの３
つの信号は合成リンク入力信号から分離される。

データ受信機40はデータを準同期的に読み出す。準同
期構成においてはその中の受信機と送信機は同一周波数
のクロック信号を用いるが、送信機と受信機との間の通
信は非同期で行われる。

記憶回路10はリンクインタフェース回路１の第１の出
力端子３の接続された入力端子６を有する。リンクデー
タ信号は一時記憶部に供給され、その後そのリンクデー
タ信号は出力端子７からデータ受信機40に出力される。
記憶回路10はFIFO充満端子８、FIFO空き端子９、リセッ
ト端子11、読み出し端子Ｒおよび書き込み端子Ｗを有す
る。

制御回路30はリンクインタフェース回路１、カウンタ
回路20からの信号に応答して記憶回路10の動作を制御す
る。制御回路30はリンクインタフェース回路１の第２の
出力端子４、第３の出力端子５に接続され、それぞれリ
ンククロック信号、リンクフレーム信号を受信する。

制御回路30は基本的にはあらかじめ定められた入力信
号が現われたとき、あらかじめ定められた制御信号を出
力する論理ゲート網である。したがって、制御回路30は
有限の状態を有するものと考えられる。実際、制御回路
30は論理上、リンクインタフェース回路１に示すように
読み出し／書き込み状態（R/W−FSM）とリセット状態
（Ｒ−FSM）に分けられる。

カウンタ回路20は第１のカウンタ25と第２のカウンタ
26を有し、与えられたデータのフレーム内でクロックサ
イクルをカウントする。第１のカウンタ25はライン21上
のリンククロック信号および第１のクリアライン22上の
遅延リンクフレーム信号に応答して、リンク入力信号中
のフレームパルス間のクロックサイクルの数を表示する
リンクフレームカウントを発生する。

同様に第２のカウンタ26は入力ライン23上のシステム
クロック信号および入力ライン24上の遅延システムフレ
ーム信号に応答して、システムフレーム信号中のシステ
ムフレームパルス間に存在するシステムクロック信号の
数を表示するシステムフレームカウントを発生する。

遅延リンクフレーム信号と遅延システムフレーム信号
はそれぞれリンクフレーム信号とシステムフレーム信号
から制御回路30で作られる。遅延リンクフレーム信号と
遅延システムフレーム信号はそれぞれ原信号に追随し、
１クロックサイクルだけ原信号からシフトされる。

第１のカウンタ25、第２のカウンタ26の出力信号はそ
れぞれ制御回路30に供給される。第２のカウンタ26とそ
れの関連回路はデータ受信機40が記憶回路10の内容を正
確に読み取ることができたことを確認することによっ
て、データ受信機40と記憶回路10間の動作関係を監視す
る。

データ受信機40は、制御回路30からの指令によって記
憶回路10の記憶データを受信する。データ受信機40が動
作するために制御回路30にリンククロック信号と同じ周
波数を持ったシステムクロック信号と、リンクフレーム
信号と同じ周波数を持ったシステムフレーム信号を供給
する。

リンクインタフェース回路１はデータビット、フレー
ムビットおよびクロック情報ビットがシリアルに合成さ
れたリンク入力信号を受信する。リンクインタフェース
回路１は受信信号をリンクデータ信号、リンククロック
信号、リンクフレーム信号に復号する。制御回路30はリ
ンククロック信号、リンクフレーム信号、シリアルクロ
ック信号、システムフレーム信号、FIFC充満信号、FIFO
空き信号、リンクフレームカウント、システムフレーム
カウントを受信し、受信信号の状態に応じて書き込み信
号、読み出し信号、リセット信号を発生し記憶回路10に
送出する。

書き込み信号が発生すると、記憶回路10はリンクデー
タ信号を受信し、読み出し信号またはリセット信号が発
生するまでデータビットを連続して記憶する。読み出し
信号が発生すると、データビットは記憶回路10からデー
タ受信機40に読み出される。記憶回路10は一時バッファ
として用いられ、制御回路30がデータが正確にフレーム
付けされたことを決定する間、データを記憶する。リセ
ット信号が発生すると、記憶回路10は全てのデータを放
出する。この放出過程は実際に記憶されたデータを消去
する代わりに、記憶回路10内の読み出しポインタと書き
込みポインタをリセットすることによって達成される。

第１のカウンタ25と第２のカウンタ26は同様の動作を
するが、入出力がそれぞれ異なる。第１のカウンタ25の
カウントはリンククロック信号によって増加し、制御回
路30によって発生される第１のクリアライン22上の遅延
リンクフレーム信号の発生によってリセットされる。

制御回路30はリンクフレーム信号に応答してリンクフ
レームカウントによって表わされるカウント値とあらか
じめ定められた数とを比較する。もしカウント値とあら
かじめ定められた数が同じ場合は、発生したシステムク
ロック信号とシステムフレーム信号に応答して、制御回
路30で読み出し信号が発生され、記憶回路10に記憶され
たデータは読み出され、データ受信機40に送出される。
第２のカウンタ26のカウントはシステムクロック信号に
よって増加し、ライン24上の遅延システムフレーム信号
の発生によってリセットされる。読み出し信号を発生す
る前に、システムフレーム信号が連続するフレームパル
ス間で正確なクロックサイクル数を有するかを決定する
ことによって、システムフレーム信号の完全さが確認さ
れる。もしフレームパルス間のクロックウサイクル数が
正確でない時は、制御回路30はリセット信号を発生して
記憶回路10の内容を消去する。

次に、本発明の実施例の動作を理解するために第2A図
にR/W−FSMの状態遷移図を示す。

状態0: ・読み出し信号は発生しない ・書き込み信号は発生しない ・読み出しは偽 ・リセット信号がない場合、リンクフレーム信号が現わ
れると状態１の行き、その他の時は状態０に行く。

状態1: ・読み出し信号は発生しない ・書き込み信号が発生 ・読み出しは偽 ・リセット信号がない場合、システムフレーム信号が現
われると状態２の行く。

・その他の時はシステムフレーム信号のアイドル待また
は状態０に行く。

状態2: ・読み出し信号が発生 ・書き込み信号が発生 ・読み出しは真 ・リセット信号が現れない場合、状態２の行く。

・その他の時は状態０に行く。

R/W−FSMはリセット信号が発生した後リンクフレーム
信号が現われるまで状態０で待機する。第１のリンクフ
レーム信号が現われると、R/W−FSMは書き込み信号を発
生し、データは記憶回路10に書き込まれる。もしシステ
ムフレーム信号が発生すると状態１から状態２が実行さ
れ記憶回路10からデータが読み出される。

次に、本発明の実施例の動作を理解するために第2B図
にＲ−FSMの状態遷移図を示す。

状態0: ・読み出しが真でFIFO空きが発生すると状態３に行く。

・FIFO充満の時は状態３に行く。

・リンクフレーム信号が現われると状態１に行く。

・システムフレーム信号が現われると状態２に行く。

状態1:・リンクフレームカウントがあらかじめ定められ
た値と等しくない場合は状態３に行く。

・その他の時は状態０に行く。

状態2:・リンクフレームカウントがあらかじめ定められ
た値と等しくない場合は状態３に行く。

・その他の時は状態０に行く。

状態3:・（R/W−FSM）＝真をリセットし、状態４に行く 状態4:・信号＝真をリセットし、状態５に行く 状態5:・信号＝偽をリセットし状態６に行く 状態6:・（R/W−FSM）＝真をリセットし、状態７に行く 状態7:・リンクフレーム信号が現われれば状態８に行
く。

・その他の時は状態７に行く。

状態8:・システムフレーム信号が現われれば状態０に行
く。

・その他の時は状態８に行く。

状態０はアイドル状態であり、そこでＲ−FSMが充満
か空きかの条件を監視する。

状態１と状態２はリンクフレームカウントがあらかじ
め定められた値に等しくない場合は状態３に行く。

状態３と状態６はエラー状態である。最初にR/W−FSM
信号をリセットし、リセット信号の発生により記憶装置
をリセットする。

状態７と状態８はアイドル状態０に帰る前に、次のフ
レームの開始まで待機する。

制御回路30は、１またはそれ以上のR/W−FSMとＲ−FS
Mとして機能するために適切に配置されているプログラ
マブル論理配列を用いることによって実現される。同様
に第１のカウンタ25、26は同一のまたは他のプログラマ
ブル論理配列を用いることによって実現される。

［発明の効果］ 以上説明したように、本発明によれば、商用のモノリ
シックのFIFO記憶装置を用い、これに最少限の回路を付
加することによって、正確にフレーム付けされたデータ
のみを受信し、不正確なフレーム付けによって破壊され
たデータを排除できる経済的で効果的なデータ受信機イ
ンタフェース回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ受信機インタフェー
ス回路を示すブロック図、第2A図、第2B図はそれぞれ第
１図のリードライト部（R/W−FSM）とリセット部（Ｒ−
FSM）の状態遷移を示す図である。 １……リンクインタフェース回路、２……データ入力端
子、３……第１の出力端子、４……第２の出力端子、５
……第３の出力端子、６……FIFO充満端子、９……FIFO
空き端子、10……記憶回路、11……リセット端子、20…
…カウンタ路、25……第１のカウンタ、26……第２のカ
ウンタ、30……制御回路、40……データ受信機。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】フレーム付けされた入力シリアルデータを
   受信し、リンククロック信号、リンクレーム信号及びデ
   ータ信号を再生するリンクインタフェース回路と、 前記リンクインタフェース回路から受けた少なくとも正
   しくフレーム付けされた１フレーム分のデータ信号を記
   憶できる、ファーストイン・ファーストアウトタイプの
   記憶回路と、 前記記憶回路に記憶されたデータ信号を受信するデータ
   受信機と、 前記リンクインタフェース回路からリンククロック信号
   およびリンクフレーム信号を受け、その受けたリンクフ
   レーム信号を遅延させた遅延リンクフレーム信号を出力
   し、カウント回路から受けたカウント値とあらかじめ定
   められた数とを比較し、前記カウント値があらかじめ定
   められた数と等しいときに前記記憶回路に記憶されたデ
   ータ信号をデータ受信機に送出するように制御する制御
   回路と、 リンククロック信号と前記制御回路からの遅延リンクフ
   レーム信号を受け、受けた遅延リンクフレーム間に存在
   するリンククロック数をカウントし、そのカウント値を
   制御回路に供給するカウント回路と、 を備えたことを特徴とするデータ受信機インタフェース
   回路。