JPS61146030A - データ流れ同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１九り艷 本発明は、一般に伝送のために通信データ流れをエンコ
ードして直列化するためと受信された通信データ流れを
ローカルエリアネットワークにおける使用に適するよう
に並列変換してデコーディングするためのコード変換シ
ステム構造に関し、特にローカルエリアネットワークシ
ステム通信ノードの対応する主な機能を実行するために
必要とされるエンコーディングとデコーディングを含む
必要なデータ変換を与えるコード変換回路システム構造
に関する。

１旦１０１し たとえばローカルエリアネットワークにおけるような高
速データ通信は、実際に作用するためには、少な（とも
送られる最小データグループまたはパケットの長さに関
してデータトランスミッタとレシーバの間で同期されな
ければならない。従来の非同期通信システムは、参加し
ているデータのトランスミッタとレシーバが各データパ
ケットを開始させてその始めをＷ１識することを可能に
している。したがって、それらはデータパケット間の伝
送期間の間の可変時間を取扱うことができ、ざらに現在
伝送されているデータパケットに関して相互に同期する
能力をも有している。実際、従来の非同期と同期の通信
システムは、とららもデータパケット内のデータの伝送
と受信に関して同期していなければならない。すなわち
、伝送の全長さに関して相互に同期したデータ転送速度
が存在しなければならない。同期の維持の失敗は必ず通
信ミスの結果となり、したがってデータのロスとなる。

データトランスミッタとデータレシーバの転送速度にお
ける差は種々の理由によって生じ得る。

トランスミッタまたはレシーバのいずれかの基本周波数
オシレータ回路における温度ドリフトとともに相互の基
本周波数の甲純な調節ミスは、周波数差の２つの一般的
な原因である。

従来の弾性バッファは一般にデータ流れのデータ速度を
調節覆るために用いられ、そのデータ速度をもう１つの
必要なデータ速度に同期させる。

弾性バッファは従来の先入れ先出しくＦＩＦＯ）バッフ
ァの変形である。弾性バッファは、互いに独立で異なっ
た速度のデータの読出と書込を可能にするという点にお
いて著しく異なる。弾性バッファ内のデータの管理は通
常はアドレスポインタを維持することによって行なわれ
、それらのポインタは一般にバッファ内のメモリ位置を
指し示し、それらのメモリ位置はそのバッファ内の現在
最も古く書込まれているがまだ読出されていないデータ
と現在最も古く読出されているがまだ書込まれていない
データを含む。これらのポインタはそのバッファ内に順
次メモリ位置を確立し、それらのメモリ位置はデータ流
れがそこを通るときにそれぞれ次に読出し書込されるべ
きものである。現在の読出と書込のメモリ位置は互いに
関して固定されていないので、バッファはそのバッファ
にデータが書込まれるトランスミッタ速度とデータが読
出されるレシーバ速度における任意の差を弾性的に補償
することができる。したがって、弾性バッファはデータ
流れの転送速度を動的に調節することができ、データト
ランスミッタをデータレシーバに効果的に同期させる。

しかし、弾性バッファの使用に関して多くの問題が存在
する。１つの問題は、データがバッファに書込まれたの
と同じ順序でそのバッファから読出されることを確実に
する必要性に関する。書込まれていないデータの読出ま
たはまだ読出されていないデータ上へのデータの書込は
、少なくとも転送されているデータパケットの完全性を
破壊する。これは一般にデータのオーバフロー／アンダ
ーフロー欠陥状態として知られており、当然排除される
べきものである。

密接に関連する問題は準安定論理ステートの発生に関係
する。準安定ステートは、通常は書込まれたデータを表
わす電圧電位が適切に伝播して定着する前にデータがメ
モリ位置に書込されそしてそこから読出されるときに起
こる。有効に読出された電圧電位は書込まれたデータを
適切に表わさないかもしれず、また読出動作中の変更に
よって関連する読出回路を通って準安定論理ステートが
伝播するかもしれない。メモリ位置が書込まれる前に読
出されなかったならば、オーバフロー／アンダーフロー
または他の欠陥状態の表示は存在しない。すなわち、転
送されているデータの完全性は、少なくともデータの完
全性をチェックする何らかの他のシステムが与えられな
い限り、知られることなく起こり得る。

さらに困難なことは弾性バッフ？の適切な制御に関連す
る。トランスミッタとレシーバのクロック信号間に必要
な位相関係が存在しないとき、それらの信号は互いに１
８０度まで位相がずれるかもしれない。したがって、デ
ータ転送の開始の検知による初期設定のような弾性バッ
ファの動作に重要なイベントは、トランスミッタとレシ
ーバのデータ速度およびそれらの間の任意の現在の位相
差の両方に関して調和的に働かされなければならない。

したがって、従来の弾性バッフ？の制御回路全体にわた
る準安定論理ステートの発生と伝播は、一般に認識され
ている問題である。

［ したがって、本発明の目的はデータ流れ同期装置を提供
することであり、それは先行技術による弾性バッファ同
期装置の問題のすべてではないにしてもほとんど特に上
述のものを克服する。

これは本発明において第１の所定のデータ速度で与えら
れる第１のデータ流れを第２の所定のデータ速度で与え
られる第２のデータ流れに変換する同期装置を設けるこ
とによって達成され、その同期装置は第１のデータ流れ
を受取って第２のデータ流れを与える弾性バッファ手段
と、準安定論理ステートの発生と伝播を防ぐために弾性
バッフ？の制御を第１と第２のデータ速度に同期させる
手段を備えている。

したがって、本発明の長所は受信されたデータ流れのデ
ータ速度をレシーバのデータ読出速度に適切に同期させ
る調節を与えることである。

本発明のもう１つの特徴は、データの転送の間に起こる
かもしれないオーバフロー／アンダーフロー状態の信頼
し得る検知を与えることである。

本発明のさらにもう１つの長所は、データ流れバッファ
内の１つのメモリ位置のほぼ同時の書込と読出によって
起こる準安定論理ステートの発生を効果的に防止づるこ
とである。

本発明のさらにもう１つの長所は、データ流れ同期装置
の制御回路における準安定ステートの発生を防ぐｌζめ
に、トランスミッタとレシーバの両方のクロック信号に
関して制御信号の完全な同期を与えることである。

本発明のさらにもう１つの長所は、広範な種々の高速デ
ータ通信の応用、特に高バンド幅の直列データ流れロー
カルエリアネットワークシステムに特に適用し得ること
である。

実　　の１　な８ ｒ、＞２」ＬムＩＬＬ 本発明は、ローカルエリアネットワークノードのエンコ
ーダ／デコーダの一体化された部分またはＥＮＤＥＣシ
ステムコンポーネントとしてのその好ましい実施例で例
示される。当業者達に容易に明らかになるであろうよう
に、その好ましい実施例は本発明の教示が適用され得る
多くの応用の単なる代表にすぎない。したがって、ここ
で述べられる本発明の詳細な説明的実施例は、本発明を
実施する現在考えられる最良の方法として特定的に与え
られている。

第１図は、ホストコンピュータシステム１６を物理的ネ
ットワーク媒体３４．３６と相互接続するために、〇−
カルエリアネットワークノード１０を利用する典型的な
方法を図解している。通常は、ノード１０はノードコン
トローラ１４．エンコーダ／デコーダまたはＥＮＤＥＣ
ｌ　２．およびインターフェイスユニット１８を一体的
なシステムコンポーネントとして含む。ホストコンピュ
ータ１６は、通常は両方向データバス２８によってノー
ド１０のノードコントローラ１４と通信する。

次に、ノードコントローラ１４は、それぞれデータバス
２４．２６によってデータをＥＮＤＥＣｌ２へかつそこ
から転送する。さらに、ノードコントローラ１４は、制
御バス２２によってＥＮＤＥＣｌ２のステータスを１．
ＩＩ御して決定する。システムクロックφＳＹＳは、シ
ステムコンポーネントが適切に同期されることを確実に
するために、クロックライン２０によってＥＮＤＥＣｌ
　２に与えられる。

ＥＮＤＥＣｌ２は、ノードコントローラ１４によって与
えられる生のトランスミッタデータを直列データバス３
０によってインターフェイスシステムコンポーネント１
８に伝送し、続いてネットワーク媒体３４上に伝送する
ように働く。ＥＮＤＥＣｌ　２はさらに、インターフェ
イスシステムコンポーネント１８と直列データバス３２
を介してネットワーク媒体３６から受取られたデータを
再生ずるように働く。この受信されたデータは次にリタ
ーンデータバス２６によってノードロントローラ１４に
転送される。

インターフェイスシステムコンポーネント１８は、ノー
ド１０とネットワーク媒体３４．３６間の物理的相互接
続を与えるように働く。すなわち、インターフェイス１
８は、たとえば単に同軸の゛Ｔ″コネクタであり冑る。

しかし、ネットワーク媒体３４．３６の性質に依存して
、そのインターフェイスはさらに？！雑な機能を実行し
得る。媒体３４．３６が光フアイバ通信ケーブルの場合
、インターフェイス１８は好ましくは充電トランスミッ
タとレシーバをも含む。

最後に、ネットワーク媒体３４．３６自身は単に受動的
な単一の高速直列データバスであって、ノード１０の各
々を物理的に相互接続する。したがって、ネットワーク
の形態すなわちリング、冗長ループ、または直線状の形
態は、物理的ネットワーク媒体によって最近接関係にお
いてどのようにノードが相互接続されるかによって決定
される。

■、　ットワークプロトコル 多数の幾分具なったネットワークプロトコルまたは動作
の系統的な手順が存在し、それはネットワークの全体的
な動作を制御するように実現され得る。ネットワークの
組立における設計の選択は、実施のためにこれらのプロ
トコルの１つを選択することである。１つの例示的なプ
ロトコルであって本発明を利用するネットワークにおい
て好まし〈実施されるものはトークンパッシングのリン
グ形態のネットワークプロトコルであり、ノード間の通
信はデータパケットによる。このプロトコルの一般的な
説明と議論およびその動作の原理は、他の従来のプロト
コルとともにＳ、Ｊｏｓｈｉ達による°゛光波データに
関する限界を押し上げるローカルネットワークのための
新しい標準”、ＱａｔａＣｏｍｍｕｎｉｃａｔｉｏｎｓ
　、　　６月、１９８４．１）１１．１２３−１３８を
参照することによって得られる。

簡単に言えば、典型的なプロトコルは全ネットワークに
対する各ノードの順序だったアクセスを求める。ネット
ワークをアクセスする権利を有するノードすなわち現在
の“トークン°′保持者は、ネットワーク通信シーケン
スを開始することができ、多数のデータパケットが１ま
たはそれ以上の他のネットワークノードと交換される。

通信シーケンスの結果、゛′トークン′°はネットワー
クの次に続くノードにわたされる。そして、もう１つの
通信シーケンスがその“トークン”保持者によって開始
され得る。

通常、データパケット自体はネットワークを通る通信デ
ータ流れの一部にすぎない。以下に詳細に述べられるよ
うに、各パケットはヘッダ部分。

データボディ部分、およびトレーラ部分を含む。

それらのパケットはデータ流れ内においてフィラーコー
ドによって互いに区分けされ得る。そのフィラーコード
はデータパケットが転送されていなくてもネットワーク
のラインステートを反映することによってすべてのノー
ド間のステータス通信を維持するように働く。１つのノ
ードによって実行される最も基本的なまたはベーシック
なプロトコルの機能は、ネットワークの現在のラインス
テートを認識することを含むとともにそのラインステー
トに関するリクエストを主張することを含む。

１［［、ＥＮＤＥＣコンボ−ントシステム１、構造とデ
ータ流れ機構 本発明は、ローカルエリアネットワークノードにおいて
ＥＮＤＥＣＩ　２のすべての必要な機能を実行す、る能
力を十分に有するエンコーダ／デコーダコンポーネント
システムを提供する。したがって、第２図は本発明によ
るＥＮＤＥＣｌ　２の好ましい実施例のブロック図を示
す。

ＥＮＤＥＣｌ　２は、２つの主要なサブセクション１２
Ｔ、１２Ｒを含む。第１のものは、マルチプレクサ４６
．レジスタ６０とエンコーダ６２゜選択器６４．直列シ
フトレジスタ６６、非ゼロ復９ｍ　”　１　”　反転＜
ＮＲＺ　Ｉ　＞　コンバータ６８’、ｃ１５Ｊ：びＡＮ
Ｄゲート４２を含むトランスミッタサブセクション１２
ｙである。レシーバサブセクション１２、は、マルチプ
レクサ４０．バッファ５０゜デコーダ５２．マルチプレ
クサ４４．およびレジスタ４８を含む。これら２つのサ
ブセクションは、コマンド管理（ｃＭ　Ｔ　）ユニット
５６とクロックユニット５４によって統合して制御され
る。

より詳しくは、ＥＮＤＥＣｌ　２は、それぞれトランス
ミッタ入力ライン２４Ａ、２４ａによって、２つの個別
の並列データ流れＴＡ、Ｔａを受取ることができる。ノ
ードコントローラ１４によって与えられるこの並列デー
タは、好ましくは単一データバイト、高次と低次のニブ
ル制ｍ／データビット、およびパリティビットを含む。

マルチプレクサ４６はそのＡとＢの入力に２つのトラン
スミッタ並列データ流れを受取り、さらにバス７４を介
して、レシーバサブセクションによって与えられるマル
チプレクサ４６０入力において、等価にフォーマット化
されて受信されたデータワード流れを受取る。３つの入
力並列データ流れの１つの選択は、ＣＭＴ５６によって
制御ライン８２上に与えられる制御信号に応答して行な
われる。選択されたデータは並列データバス８４を介し
てマルチプレクサ４６によってレジスタ６０に転送され
、そこでそれはクロックユニット５４によってライン８
６上に与えられるクロック信号に応答してラッチされる
。すなわち、各並列データワードは工ンコーディングの
ためのエンコーダ回路６２にレジスタ６０を介してシー
ケンシャルに与えられる。

本発明の好ましい実施例によれば、エンコーダ６２は４
Ｂ１５８工ンコーデイング機構を実現し、データバイト
の各高次と低次のニブルは２つの５ビツトコードシンボ
ルを与えるためにそれぞれの制御Ｉ／データビットと組
合わされてエンコードされる。表■は、各エンコードさ
れていないデータニブルとともに、その好ましい対応す
るエンコードされたビットグループとコードシンボル割
当を説明している。好ましくは、各データパケットヘッ
ダは、スタート区切り文字としてＪＫコードシンボルベ
アを含み、データコードシンボルのデータボディがそれ
に続き、さらにターミネータコードシンボルで始まるト
レーラが続き、さらにオプショナルな続く制御シンボル
を含む。データパケット間のデータ流れのフィラ一部分
自体は単にラインステートシンボルのシーケンスであっ
て、それはネットワーク媒体の現在のステータスを適切
に表示する。

また、各データバイトをエンコードするプロセスにおい
て、エンコーダ６２は１つのパリティどットを再発生し
、それは次に元の並列データワードが与えられたパリテ
ィビットと比較され、少なくともノードコントローラ１
４からＥＮＤＥＣｌ２への並列ワードの転送においてエ
ラーが起こったか否かを判断する。もしエラーが存在す
れば、パリティエラーが制御パスライン２２４を介して
ノードコントローラ１４に報告し戻される。

エンコードされたデータはエンコードデータワードバス
８８を介して選択器回路６４に送られ、そこでそれはさ
らに並列バス９２を介して直列シフトレジスタ６６に送
られる。以下に詳細に述べられるように、ＣＭＴユニッ
ト５６は、続く伝送のためのラインステートと起り得る
エラーコードのシンボルを選択器６４が発生して選択す
るように選択器制御ライン９０を介して指図し得る。い
ずれの場合にも、直列シフトレジスタ６６によって受取
られるコードシンボルは、クロックライン９４を介して
クロックユニット５４によって与えられるトランスミッ
タクロック信号ＣＴＸに応答して並直列変換される。直
列シフトレジスタ６６によって与えられる直列化された
データは、ざらに従来の非ゼロ復帰“１″反転（ＮＲＺ
Ｉ）コンバータ６８によって対応する好ましい直列フォ
ーマットに変換される。結果として生じるＮＲＺＩデー
タは、次に直列データライン９６を介してＡＮＤゲート
４２に与えられる。直列データ流れは好ましくはざらに
ＡＮＤゲート４２によって従来の微分信号に変換されて
、伝送のためにインターフェイスシステムコンポーネン
ト１８への直列データラインベア３０上に与えられる。

ＥＮＤＥＣｌ　２のレシーバサブセクション１２、は、
微分信号直列データラインペア３２を介してインターフ
ェイスシステムコンポーネント１８からと、ライン９６
を介してトランスミッタサブセクション１２ｒから選択
的に直列データ流れを受取る。マルチプレクサ４０は、
好ましくはインターフェイス１８から受取られた入力直
列データ流れを標準的な非微分信号に変換するために従
来の微分信号レシーバを含んでいる。接続制御パスライ
ン２２．を介してノードコントローラ１４によって直接
制御されるマルチプレクサ４０は、その２つの利用可能
な入力データ流れ間で選択し、選択されて受信された直
列データ流れを直列データライン７０によってバッファ
５０へ与える。

バッファ５０は、好ましくは弾性バッファとして一般的
に知られているタイプのものである。そのようなバッフ
ァは通常はバッファメモリを含み、そこに含まれている
データの非同期読出と書込を与える。すなわら、データ
がバッファ内に書込まれて受取られそして続いて読出さ
れる速度における変動が許容され得る。

また、バッファ５０は、好ましくはデータと、受信され
たＮＲＺＩデータ流れから受取られたデータクロック信
号ＣＲＸとを個別に再構成するために、フェーズロック
ループとデータセパレータの回路を含む。受信されたデ
ータクロック信号ＣＲＸは現在受信されているデータを
伝送しているノード１ｏのトランスミッタクロック信号
に対応し、バッファ５０のバッファメモリ内への受信さ
れたデータの書込を同期させるために用いられる。

また、バッファ５０はライン８０を介してクロックユニ
ット５４からトランスミッタクロック信号ＣＴｘを受取
り、バッファＩ５０からのデータの読出をＥＮＤＥＣＩ
　２のレシーバサブセクションの残りと同期させる。

受信されたデータがバッファ５０から読出されるとき、
それは直列データライン７２を介してデコードユニット
５２に与えられる。さらに詳しく以下で議論されるよう
に、この直列データは現在のラインステートをモニタす
るためにＣＭＴユニット５６へも送られる。バッファ５
０から読出されたデータと同期したデコードユニット５
２は直列データ流れから並列エンコードデータワードを
再構成する。次に、デコードユニット５２は続いてそれ
らのデータの各々をデコードし、デコードされた１１ビ
ット幅の並列データワードの流れを並列受信データバス
７４上に与える。

並列デコードデータ流れは、次に１つの入力としてマル
チプレクサ４４に与えられる。マルチプレクサ４４への
２つの付加的な並列データワード入力が、それぞれ２つ
のトランスミツタライン２４Ａ、２４ａから得られる。

マルチプレクサ４４は、その３つの入力間で選択するた
めに、ＣＭＴユニットによって制御される。選択された
受信データワード流れは並列データバス４６を介してマ
ルチプレクサ４４によってレジスタ４８に与えられ、そ
こでそれは並列受信データバス２６を介してノードコン
トローラ１４に転送される前にバッファされる。

ＥＮＤＥＣｌ　２のＣＭＴユニット５６自体は、ＣＭＴ
ＩＮライン２３１．バイパス／ループ制御ライン２２６
．およびトランスミッタＡ／Ｂソース選択ライン２２．
を介してノードコントローラ１４によッテ直接制ａｌｌ
さｔＬ６゜ＣＭＴＩＮｉｌＪｔｌｌｌライン２２．はＣ
ＭＴユニット５６がＥＮＤＥＣｌ２の選択器６４を操作
すべきことをノードコントローラ１４がそのＣＭＴユニ
ット５６に示すことを可能にし、たとえば同等、マスク
、または従属のユニットとしてノード１０を確立するた
めに特定の基本的なローカルエリアネットワークプロト
コルを実行する。ＣＭＴユニット５６によって認識され
るネットワークのラインステートとともに、ＣＭＴユニ
ット５６のステータスはＣＭＴＯＵＴライン２２□を介
してノードコントローラ１４に報告し戻される。ＣＭＴ
ＩＮ制御ライン２２．はまた、ノードコントローラ１４
が機能的にＣＭＴユニット５６を不能化させることを可
能にし、基本的なプロトコルはいずれも実行されない。

好ましい基本的なプロトコルの性質と目的は、ＣＭＴユ
ニット５６の働きとともに以下に詳細に述べられる。

バイパス／ループｔＩ１１＠ライン２２５．トランスミ
ッタＡ／Ｂソース選択ライン２２７．およびコネクタ制
御ライン２２．は、ノードコントローラ１４がＥＮＤＥ
Ｃｌ２の送信と受信のサブセクション１２Ｔ、１２Ｒの
両方を通るデータ流れ経路を選択することを可能にする
。嗜要なことに、これによってノードコントローラ１４
がノード１０内の高い度合の自己診断能力を実現するた
めにＥＮＤＥＣｌ　２を通るデータ経路を構成し得る。

すなわ、ち、ノードコントローラ１４はＥＮＤＥＣｌ２
の大部分をバイパスすることができ、それはマルチプレ
クサ４４とレジスタ４８を介してトランスミッタ入力ラ
イン２４Ａ、２４ａのいずれかからのトランスミッタ並
列データ流れを直接ノードコントローラ１４に戻す経路
指定することによって行なわれ、それによって、ノード
コントローラ１４とＥＮＤＥＣｌ　２間の並列データ経
路の直接テストを可能にする。また、ＥＮＤＥＣｌ　２
のほぼすべての内部回路はノードコントローラ１４によ
ってテストすることができ、それは直列データライン９
６を介してマルチプレクサ４０に至りそしてＥＮＤＥＣ
ｌ　２のほぼ全体の受信サブセクションに戻るループバ
ック経路を適当に選択することによってなされる。

さらに、ノードコントローラ１４は、ローカルエリアネ
ットワークのもう１つのノードがＥＮＤＥＣＩ　２とネ
ットワークの介在するすべてのコンポーネントの動作を
評価することを可能にするように選び得る。すなわち、
ノードコントローラ１４はバイパス／ループバックＩＩ
Ｉ　ｍライン２２．を介してマルチプレクサ４６を構成
するように選択することができ、デコードユニット５２
からのデコードされた受信並列データがマルチプレクサ
４６によって送られるように選択し、その並列データは
エンコードされて直列化され、そして続いてネットワー
ク媒体上に再伝送される。こうして、ネットワークの大
部分を評価することができ、たとえばそのネットワーク
の対応する部分にデータが通されるときにそのデータの
劣化に寄与するそれらのエレメントを判断する。

２、バッファとデコード部分の詳細 ここで第３図を参照して、バッファ５０とデコードユニ
ット５２の好ましい実施例が示されている。本発明の好
ましい実施例によれば、マルチプレクサ４０によってラ
イン７０上に与えられる直列受信データ流れは非ゼロ復
帰１１１　ＩＩ反転エンコードデータを含む非微分直列
信号である。すなわち、直列データ流れから与えられた
データを再生するために、従来のデータセパレータ１０
０とレシーバフェーズロックループ１０２が採用されて
いる。Ｉｆ周波数φｔｃｒはクロックユニット５４のフ
ェーズロックループ１０４によって与えられる。この、
ｌ　ｔ％ｅ周波周波基づいて、データセパレータ１００
と受信フェーズロックループ１０２はそれぞれライン１
３２と１３６上に受信データクロック信号ＣＲｘとエン
コード直列データ流れを個別にロックして生じる。

全体として上述されたように、データパケットを含むデ
ータ流れは、システムクロックφ、Ｙｓ信号から直接ド
ライブされる送信クロック信号ＣＴｘから、少量である
が意味を有する量だけ異なる速度でＥＮＤＥＣｌ　２に
よって受信され得る。

本発明において、直列データ流れバッファリングと再同
期化の機能は、２連ボ一ト非同期または弾Ｍ・ソファの
使用によって得られる。好ましくは、弾性のバッファは
個別の書込と読出のカウンタ／ポインタ１０８．１１２
を備えたバッファアレイ１１０内のリニアメモリアレイ
を含む。バッファアレイ１１０のリニアメモリアレイへ
のデータの非同期読出と１込は、リニアメモリアレイの
次の使用可能なメモリセルをシーケンシャルに指し示す
ためにＣＲｘ信号と同期した書込カウンタ／ポインタ１
０日を用いることによって達成される。

これによって、直列データビットはそれらが受信される
速度でバッファアレイに書込まれ得る。読出カウンタ／
ポインタ１１２はまた、バッファされた直列データビッ
トのＣＴｘ信号同期読出を可能にするためにリニアメモ
リアレイのメモリセルをシーケンシャルに指し示す。す
なわち、バッファ５０からの直列データの読出はデコー
ドユニット５２とノードコントローラ１４の動作に関し
て同期している。

バッファアレイ１１０のリニアメモリアレイの長さは、
■込ポインタ１０２と読出ポインタ１１２のカウンタが
バッファアレイの最後のメモリセルを指し示した後にそ
れぞれクロックされるときにそれらのカウンタがゼロに
リセットされるようにすることによって事実上無限に形
成される。しかし、バッファアレイ１１０からおよびそ
こへのデータの読出と書込の速度に大きすぎる差異が存
在すれば、オーバフロー／アンダー７０−状態が生じる
。すなわち、書込ポインタ１０２と読出ポインタ１１２
は実質的にバッファアレイ１１０の同じメモリセルを指
し示し、データの完全性を落す結果となる。オーバフロ
ー／アンダーフロー状態の差迫った発生を検知する特に
好ましい方法が以下に述べられるが、弾性バッファ１０
８．１１０．１１２がこの状態を検知してデコーダ５２
へのライン１５０上に適当なオーバフロー／アンダーフ
ロー（Ｏｖ　Ｕｄ　）信号を与えれば本発明の目的のた
めに十分である。

バッファアレイ１１０によってＥＮＤＥＣトランスミッ
タクロック信号ＣＴｘに同期された直列データ流れは、
ライン７２によってデコーダユニット５２へ与えられる
。好ましくは、デコーダユニット５２は、コンパレータ
１１４．直並列シフトレジスタ１１６．レシーバ制御ユ
ニット１１８゜レジスタ１２０．、ｆｌよび最後にデコ
ーダ１２２を含む。さらに詳細には、データパケットを
含む直列データ流れは、ライン８０上に与えられるトラ
ンスミッタクロック信号ＣＴｘパルスに応答して、バッ
ファアレイ１１０からシフトレジスタ１１６内に直列に
クロックされる。データ流れのエンコードされたデータ
ワードが本発明の好ましい実施例に従って１０ビツト艮
ざであるとき、シフトレジスタ１１６はそれに対応して
１０ビット幅である。コンパレータ１１４は、それへの
１つの入力として、トランスミッタクロック信＠ＣＴｘ
の各サイクルの間に直列データ、ライン７２上に存在す
る単一のデータビットを有する。また、シフトレジスタ
１１６内に同時に存在する９つの低次のビットが、部分
的並列シフトレジスタ出力コンパレータ入力バス１５２
によってコンパレータ１１４に与えられる。すなわら、
コンパレータ１１４は各トランスミッタクロックサイク
ル１なわち等価なワードがシフトレジスタ１１６内に十
分にシフトされるのに先立つ１クロツクサイクルの間に
完金な１０ビット幅データワードをサンプルする。

すなわち、コンパレータ１１４は、好ましくはそれに与
えられたエンコード可能データワードをスタート区切り
文字ＪＫコードシンボルベアに等価なコードと比較する
。コンパレータ１１４によるＪＫシンボルコードペアの
検知は重要であり、それはシフトレジスタ１１６内に適
切に整列された既知のデータワードの差迫った存在を信
号で知らせる。ＪＫコードシンボルペアを検知して、コ
ンパレータ１１４はライン１５４を介してレシーバ１１
１１１ユニツト１１８に検知信号を与える。

レシーバ制御ユニット１１８自体は好ましくはビットカ
ウンタを含んでおり、そのカウンタの容量はエンコード
されたデータワードのビット長さに対応し、ライン８０
上に与えられるトランスミッタクロック信号ＣＴｘの各
サイクルに応答してカウントする。コンパレータ１１４
からのＪＫ検知信号の受取によって、受信制御ユニット
１１８はそのビットカウンタを再び初期設定して、次の
トランスミッタクロックサイクルの間にライン１６０を
介してレジスタ１２０にラッチ能動化信号を送る。これ
は、並列データバス１５８によって与えられるように、
シフトレジスタ１１６内に存在する適切に整列された完
全な１０ビット幅データワードをレジスタ１２０内にラ
ッチする必要な効果を有している。続く直列データワー
ドは、レシーバ制御ユニット１１８によって先のＪＫコ
ードシンボルデータワードと整列して区切られる。

すなわち、受信制御ユニット１１８のビットカウンタは
、各データワードがシフトレジスタ１１６内に直列にシ
フトされて先行するＪＫコードシンボルベアと整列する
ときに、その完全な容量カウントにサイクルする。次に
、ビットカウンタは好ましくは自己リセットし、そして
受信制御ユニット１１８がライン１６０上にそのラッチ
能動化信号を生じるようにする。すなわち、直列データ
流れは続いてエンコードされた並列データワードに区切
られて、さらに続いてレジスタ１２０とデコーダ１２２
へ送られる。

ローカルエリアネットワークに特有のエラー状態は、デ
ータパケットが互いに並行するようなネットワーク上に
それらが伝送されるときに生じる。

この状態は一般に衝突状態として言及される。本発明に
よれば、ＪＫコードシンボルペア検知信号がコンパレー
タ１１４から受信されたが受信制御コニット１１８のビ
ットカウンタがまだその容量カウントにないときは、起
こり得る衝突状態がレシーバ制御ユニット１１８によっ
て検知される。

これは、コードユニット５２を介して前に処理されたｊ
Ｉ後のＪＫコードシンボルベアとそのとき検知されたＪ
Ｋコードシンボルベアが整列していないことを示す。そ
れに応答して、受信制御ユニット１１８はライン１５６
によってレジスタ１２０へ衝突状態検知信号を送り、デ
ータワードの区分をそのとき検知されたＪＫコードシン
ボルペアに整列するように調節するためにそのビットカ
ウンタを再び初期設定し、そしてＪＫコードシンボルベ
アとともにレジスタ１２０内の個別のビットとして衝突
状態をラッチするようにレジスタ１２０を能動化する。

ライン１５０上に与えられるオーバフロー／アンダーフ
ロー（Ｏｖ　Ｕｄ　）信号のステートも、レジスタ１２
０内のもう１つの並列なビットとしてそのレジスタ内に
ラッチされる。

レジスタ１２０は、コード、データ、またはラインステ
ートのシンボルのそのラッチされたデータワードを並列
データワードバス１５８′によってデコーダ１２２へ与
える。同様に、オーバフロー／アンダーフローと衝突状
態のエラービットはそれぞれビットライン１５０＝、１
５６＝を介してデコーダ１２２に送られる。

次に、デコーダ１２２は、好ましくは人工に従ってその
入力をデコードする。すなわち、エンコードされたデー
タワードの高次と低次の５つのビットは、それぞれそれ
らのエンコードされていないバイナリニブルにデコード
されて、並列データバス１６０上に与えられる。それぞ
れイれらのデコードされた制御／データのインジケータ
は、それぞれそれらの高次と低次の制御／データビット
ライン１６４，１６６上に与えられる１、最後に、デコ
ーダ１２２はさらに、デコードされたデータバイトの値
に対応するパリティビットを生じ、それをパリティビッ
トライン１６２上に与える。したがって、必要な並列デ
ータ流れがデコーダ１２２によって再構成されて並列受
信データバス７４上に与えられ、そして前述されたよう
に第２図に示されたマルチプレクサ４４へ与えられる。

さらに、デコーダ１２２は、究極的にオーバフロー／ア
ンダーフローと衝突の両方のエラー状態の発生の直接的
な表示をノードコントローラ１４に与えるように都合良
く働く。すなわち、エラーデータビットがエラービット
ライン１５０−．１６０′上に与えられるときに、デコ
ーダ１２２は並列データバス１５８′上に与えられるエ
ンコードされたデータワードの通常のデコーディングを
変える。具体的には、オーバフロー／アンダーフローエ
ラービットが存在するとき、デコーダ１２２はエンコー
ドされたデータワードのデコーディングを実質的に放棄
する。その代わりに、デコーダ１２２は物理的無効エラ
ーシンボルのペアをデコードして、対応する並列デコー
ドデータワードを並列データバス７４上に与える。すな
わち、デコーダ１２２はどちらも１に等しい制御／デー
タビットを高次と底部のニブル゛’ｌ：”　、　　”ｆ
”’　ｈｅｘに与え、すなわち現在のデータパケット内
のデータの完全性が危くされ、結局ノードコントローラ
１４によって放棄されるべきことを示１゜同様に、衝突
状態ビットがエラービットライン１５６−上に与えられ
るとき、デコーダ１２２はエンコードされたＪＫコード
シンボルベアのデコーディングを変える。ＪＫコードシ
ンボルベアをどちらも１に等しい制御／データビットを
有するバイナリ高次と低次のニブル゛Ｃ″と“３　ＩＩ
にデコーディングする代わりに、デコーダ１２２は好ま
しくは衝突ＪＫまたはＪの物理的無効状態をどちらも１
に等しい制御ｌｌ／データビットを有する高次と低次の
ニブル゛′Ｅ″と“３”ｈｅｘとしてデコードする。し
たがって、デコードされたデータワードは究極的にノー
ドコントローラ１４に特定の情報を与え、その情報は衝
突状態が起こって新しいデータパケットが今受信されて
いるということである。これは重要であって、それによ
ってノードニ】ントローラは重複したすなわち不完全な
データパケットを効果的に放棄することができるとと５
に、新しいエラーのないデータパケットがＥＮＤＥ（，
１２から転送されていることを適切に知らされる。さら
に１１≧ことに、衝突状態を等価なデコードされたＪＫ
コードシンボルペアに効果的にエンロードすることは、
ＥＮＤＥＣｌ　２とノードコントローラ１４の間の付加
的な物理的相互制御ラインを不必要にし、すなわち機能
または柔軟性のロスなしに２つのシステムコンポーネン
ト間の物理的インターフェイスを簡略化する。

２、ａ、好ましい弾性バッファ設計 上記のように、従来の弾性バッファは、書込ポインタ１
０８．バッファアレイ１１０．および読出ポインタ１１
２の機能を実行するように利用され１５？る。しかし、
弾性バッファ１０８，１１０゜１１２の好ましい設計は
第４図ないし第７図において詳細に示されている。具体
的には、バッファアレイ１１０の主要なエレメントは第
４図に示されている。バッファアレイ１１０のセルアレ
イ２００は好ましくは個別にアドレス可能なセルユニッ
ト２００ｏのリニアアレイであって、例示的な１つが第
５図に示されている。セルアレイ２００は、バッファア
レイ１１０と関係づけられて第６図および第７図に示さ
れたＩ制御回路によって可能にされるように非同期的に
読出と書込されることを除ければ、先入れ先出しくＦＩ
ＦＯ）メモリに類似している。

本発明の好ましい実施例のために、セルアレイ２００は
データパケット全体を累積的にバッファするために十分
な最小長さを有し、そのパケットは同時にセルアレイ２
００へ書込まれかつそこから読出され、それは直列デー
タ流れの受信と送信のクロック速度ＣＲｘ、ＣＴｘ′間
で受入れ得る最大の不一致を許容する。すなわち、９，
０００のコードシンボル（または４５，０００良さの直
列ビット）、±０．００５％に特定された許容値を有す
る１２５ＭＨｚのトランスミッタクロック信号（ｃＴｘ
　）の基本周波数、そして０．０１％の最大のＣＴｘか
らＣＲＸの周波数変動からなる例示的なデータパケット
に関して、セルアレイ２００は最小で±４．５直列デー
タビットの弾性を与えなければならない。具体的には、
データのオーバフロー７／アンダー７０−のエラー状態
を起こす可能性なしにデータパケット全体をバッファす
ることを可能にするために最小の１０のセルユニット２
００ｏを有する弾性バッファセルアレイ２００と言い換
えることができる。しかし、以下で明らかにされる理由
のために、セルアレイ２００の好ましいセルユニット長
さは１６である。

動作において、第３図の書込ポインタ１０８は、第７図
の制御回路によって制御ライン１４６上に与えられるＩ
　Ｎ　Ｉ　ＴＷｐ信号によって初期設定される。その結
果、書込ポインタ１０８のバイナリカウンタがリセット
される。直列データがＤＩライン１３６でバッファアレ
イ１１０によって受信されるとき、書込ポインタ１０８
のバイナリカウンタはポインタライン１４４を介してバ
ッファアレイ１１０に与えられる書込ポインタカウント
をシーケンシャルにインクリメントする。すなわら、書
込ポインタ１０８のカウントはライン１４２上に与えら
れる受信クロック信号ＣＲｘの各サイクルでインクリメ
ントされ、そしてＤＩライン１３６でバッファアレイ１
１０に与えられる直列データと同Ｉ＃１する。

再び第４図を参照して、書込ポインタカウントは、■込
カウントライン１４４を介して書込セルユニット選択器
２０４に与えられる。好ましくは、この選択１２０４は
それぞれのセルユニット２００ｏに接続された１６の出
力ライン２１８の各々を有するバイナリの４対１６のラ
インデコーダである。第５図に示されているように、こ
れらのライン２１８ｏの各々は、データロード能動化信
号を与えるために、それぞれのヒルユニット２００゜内
のメモリセル２４０に接続されている。ＤＩライン１３
６からの直列データは好ましくはＣＲ×クロックライン
１３２からクロックされたＤフリップ７０ツブによって
バッファされ、そしてそれぞれのセルユニット２００　
、、の各メモリセル２４０へＤｒｘライン２１６によっ
て共通に与えられる。すなわち、セルユニット２００．
がそれらのロード選択ライン２１８ｏ上の適当な信号に
よって選択されるとき、対応するメモリセル２４０はＤ
ｌｘライン２１６上に存在する直列データビットをライ
ン１３２上に与えられる受信クロツシ信号ＣＲｘと同期
してメモリセル２４０内にロードする。すなわち、メモ
リセル２４０．内にストアされた信号データビットは、
それぞれの出カラインＤＯｘｎ２２４ｎ上で利用可能に
される。

再び第３図を考慮して、バッファアレイ１１０と読出ポ
インタ１１２は、セルアレイ２００からデータを読出す
ために同時に働く。読出ポインタ１１２のバイナリカウ
ンタは、第７図の制御回路によって制御ライン１４０上
に与えられる［ＮｒＴＲｐ信号に応答して、少なくとも
初期にリセットされる。続いて、バイナリカウントはク
ロックライン８０上にうえられるトランスミッタクロッ
ク信号ＣＴＸに応答してインクリメントする。再び第４
図を参照して、バイナリ読出ポインタカウントが読出カ
ウントライン１４２によってバッファアレイ１１０に与
えられる。具体的には、読出カウントは読出セルユニッ
ト選択器に与えられ、それは好ましくは従来の１６＝１
のマルチプレクサ回路を含む。メモリセル２４０　、、
からのそれぞれのＤ　Ｏｘ　ｎライン２２４　、、は、
読出選択器２１０へのそれぞれのデータ入力として与え
られる。

すなわち、１つのメモリセル２４０のデータは読出ポイ
ンタカウントに応答して選択され、そしてデータアウト
（ＤＯ）ライン７２に転送される。

２、ｂ、オーバフロー／アンダーフロー検知再び第５図
を参照して、バッファアレイ１１０の動作中におけるオ
ーバフロー／アンダーツ〔〕−状態の検知は、各それぞ
れのセルユニット２００゜内に設けられたフラグセル２
４２の使用によって達成される。メモリセル２４０と同
様に、フラグセル２４２は情報の単一ビットをストアす
ることができる。しかし、ストアされた特定の情報は、
読出または書込の動作がそれぞれのメモリセル２４０に
関して実行された最後のそのような動作であったか否か
に関係する。

成るユニットセル２００１１に関して、書込選択回路２
０４によるメモリセル２４０の選択は、対応するロード
信号ライン２１ａｌｌ上にロード信号を与える。このロ
ード信号はフラグセル２４２のデータセット入力へも与
えられる。すなわち、メモリセル２４０がライン１３２
上の受信クロック信号ＣＲＸの伝送によってＤｌｘライ
ン２１６からのデータで書込まれるとき、フラグセル２
４２が同時にセットされる。出力ライン２６４上のフラ
グセル２４２の出力はフラグセル２４２のデータ入力に
フィードバックされ、そして受信クロック信号ＣＲｘの
続く伝送によってフラグセル内にストアされた情報の現
在のステートを維持する。

書込オーバフロー状態は、対応するフラグセル２４２が
既にセットされているときにセルユニット２００ｏのメ
モリセル２４０が書込まれるときに生じる。これらの状
態の組合わせはＡＮＤ回路２４８によって検知され、そ
れはライン２１８゜上に与えられるロード信号が出力ラ
イン２６４上に与えられるフラグセル２４２の出力を入
力としてとることによってなされる。結果として生じる
信号はＡＮＤ２４８の出力ライン２６８によってＯＲゲ
ート２５２に与えられ、そして即座にセルユニット２０
０ｏのオーバフロー／アンダー７０−　（ｇ／Ｕｎ　）
ライン２２６ｏに与えられる。第４図に示されているよ
うに、セルユニット２００゜によってそれぞれのライン
２２６上に与えられる０／Ｕｏ信号はＯＲゲート２１２
によって一緒にＯＲされる。すなわち、もしセルユニッ
ト２００ｏの任意の１つが書込セルアレイオーバフロー
状態を検知すれば、対応するオーバフロー／アンダーフ
ロー状態信号（ｇ／Ｕ）がセルアレイオーパフＯ−／ア
ンダー７０−ライン３５２上に与えられよう。次に、こ
の信号は第７図の制御回路に与えられ、それは究極的に
オーバフロー／アンダーフロー状態検知（Ｏｖ　Ｕｄ　
）信号がバッファアレイ１１０によって発生されるか否
かを決定する。

読出アンダーフロー状態は同様に検知される。

まず第４図を参照して、ライン１４２上に与えられる読
出ポインタカウントは、読出セルユニット選択器２１０
に加えて、読出十選択器２０６と読出−選択器２０８に
与えられる。読出＋選択器２０６と読出−選択器２０８
は好ましくはどちらも４対１６のラインデコーダ回路を
も含む。

しかし、３つの読出選択器は、成る読出ポインタカウン
トに関して選択器２０６，２０８．２１０がセルアレイ
２００の３つの連続的なセルユニット２００ｏを選択す
る点において区別される。

具体的には、読出−選択器２０８はその出力ライン２２
２ｏによってセルユニット２００．を選択し、それは読
出ポインタカウントの次のインクリ°メントのときに読
出選択器２１０によって選択されよう。読出＋選択器２
０６は、同様に直列出力ライン２２０の１つによって、
直前の読出ポインタカウントに応答して読出選択器２１
０によって選択されたセルユニット２００ｏを選択する
。

再び第５図を参照して、Ｒ−、選択ライン２２２ｎ上の
信号によるセルユニット２００ｎの選択は、読出選択器
２１０によって選択されて睨在読出されている１つに先
立ってセルユニット２００゜のフラグセル２４２のステ
ータスを効果的にテストする。すなわら、他の出力とし
て出力ライン２６４を介するフラグセル２４２の出力を
有するＡＮＤゲート２５０へのＲ−、選択信号の付与は
、ライン２７０とＯＲゲート２５２を介してセルユニッ
ト２００．のオーバフロー／アンダー７０−（ｇ／１Ｊ
ｏ）ライン２２６、にフラグセル２４２の補完された現
在のステータスを転送することとなる。もしフラグセル
２４２の出力がセットされて書込動作がその関連（るメ
モリセル２４０上で最後に実行されたことを示せば、セ
ルユニットオーバフロー／アンダー７０−（ｇ／ｌＪ、
）信号は０　／　ｕ　ｎライン２２６ｏ上に与えられな
い。しかし、もしフラグセル２４２の出力がリレットさ
れれば、ＡＮＤゲート２５０とＯＲゲート２５２はセル
ユニットオーバフロー／アンダーフロー信号をライン２
２６ｏ上に与え、そして究極的にセルアレイオーバフロ
ー／アンダーフローライン３５２上に与えるように働く
。したがって、次に読出されるべきセルユニット２００
．のフラグセル２４２のステータスであって、それはオ
ーバフロー／アンダーフローの状態が存在すると考えら
れるか否かを決定する。

これに対して、読出＋選択器２０６は最侵に読出された
セルユニット２００ｏのフラグセル２４２のステータス
を調節す°る。ライン２２０ｎ上に与えられる読出＋選
択器２０６からのＲ＋、選択信号はＯＲゲート２４６に
よってライン２６２上にゲートされ、そして次のセルユ
ニット２０Ｏｎのメ［リセル２４０が読出されるときに
フラグセル２４２のステータスリセット入力に与えられ
る。

したがって、リニアアレイ２００内の次のセルユニット
２００ｎ上の読出動作の完了に先立ってセルユニット２
００．に向けられる書込動作は、オーバフロー／アンダ
ーフロー状態の有効な検知となろう。すなわち、本発明
の好ましい実施例によれば、読出と１込の動作がセルア
レイ２００の隣接（るセルユニット２００ｏ上にほぼ同
時に起こるときに、オーバフロー／アンダーフロー状態
が起こることが規定されている。

したがって、セルアレイ２００内のセルユニットの最小
数は、前に必要であると判断された数より２だけ増大さ
れねばならない。好ましい実施例の場合に関する上記の
例において、その最小数は１２となる。しかし、４ビツ
トの書込と読出のポインタカウントの使用を考慮して構
成の簡略のために、セルユニット２００ｎの好ましい数
は１６である。

上述の好ましいオーパフ０−／アンダーフロー検知機構
の重要な長所は、それが準安定の論理ステート状態を除
くことである。すなわち、従来の弾性バッファにおいて
は、オーバフロー／アンダーフロー状態は同じセルユニ
ットが読出と１込の両方のためにアドレスされるまで検
知され得ない。

しかし、すべての電子回路における信号に関連する有限
な伝送と定着の時間が存在する。すべての適切な信号が
伝送されて定着されるまで、影響される論理ゲートの組
合わせ出力はその回路の入力状態を適切に反映し得ない
。弾性バッファの機能に関して、準安定ステートは、オ
ーバフロー／アンダーフロー状態を検知し損うかまたは
不適切な検知を招くとともに、正しくないデータの読出
と書込の結果となり得る。この準安定ステートの問題は
本発明の好ましい実施例を用いることによって完全に除
去され、それはオーバフロー／アンダーフロー状態の実
際の発生に先立ってその検知を規定することによってな
される。

２、Ｃ９弾性バッファ制御回路 準安定ステートは、論理回路が非同期イベント入力を取
扱わなければならないときに関係するものである。第７
図に示された制御回路は、セルアレイ２００の初期設定
を起こす通常の動作条件とロードコントローラ１４によ
るライン２２．上へのリセット信号の付与とともに、第
４図のライン３５２上に与えられるセルアレイのオーバ
フロー／アンダーフロー信号の非同期した発生を取扱わ
なければならない。しｌζがって、第６図に示された同
期回路は、準安定ステートの伝送とその結果生じる不適
切な回路動作を防ぐために、第７図のｔｌｌｌｔ［１回
路において利用される。第６図の同期回路３００は八人
カライン３１０上に与えられる入力信号をラッチするた
めにＯＲゲート３０２とＡＮＤゲート３０４を用いる。

入力信号が入力ライン３１０上に与えられておらずかつ
ＡＮＤゲート３０４の出力をＯＲゲート３０２の入力に
接続するフィードバックライン３１４上に論理ゼロが存
在する初期ステートを考えれば、０Ｒ−ＡＮＤ３０２．
３０４相互接続ライン３１６上に論理ゼロが存在し、Ｏ
Ｒ，！：ＡＮＤ（７）’７’−ト３０２，３０４に関し
て安定論理状態になる。拡張クロック信号Ｃ×２４は、
２つのシリーズに接続されたＤフリップ７０ツブ３０６
，３０８へのクロック入力としてライン１３３上に与え
られる。本発明の目的のために、この拡張クロック信号
Ｃｘ　２４は好ましくは３倍長い期間を有するが、それ
が引出されるクロック信号ＣＫｘ　、ＣＲｘと同期して
いる。ＡＮＤゲート３０４の出力は入力としてＤフリッ
プ７０ツブ３０６に与えられ、次にそれは第２のＤフリ
ップ７０ツブ３０８の入力へのライン３１８上にその出
力を与える。少なくとも初期において、２つのフリップ
フロップ３０６，３０８のデータ内容は論理ゼロであっ
て、それは補数出力の第２のＤフリップ７０ツブ３０８
からＡＮＤゲート３０４の入力へライン３２０上に論理
１信号をフィードバックする結果となる。

ライン３１０上の入力信号の論理ゼロから論理１への遷
移は、少なくともライン３２０でＡＮＤゲート３０４に
与えられたフィードバック信号の論理ステートが変えら
れるまで、ＯＲゲート３０２とＡＮＤゲート３０４の間
における論理１のラッチングの結果となる。しかし、Ａ
ＮＤゲート３０４の出力は、次の遅延クロック信号Ｃ×
２４の開始まで第１のＤフリップフロップ３０６内にク
ロックされない。すなわち、同期装置３００のライン３
１０上の入力信号は、ＡＮＤゲート３０４の出力におけ
る準安定ステートの完全な減衰またはセツティングを可
能にするためにかなりの時間窓が与えられる。したがっ
て、同期装置３００は、０Ｒ−ＡＮＤラッチ３０２，３
０４の伝送と定着の遅延とともに受信と送信のクロック
ＣＲｘ　、　ＣＴｘ間のあり得る位相差と、先行する論
理段階による遅延とにかかわらずライン３１０上の入力
信号が定着することを可能にし、したがってライン１３
３上の拡張クロック信号ＣＸ２４がＤフリップ７０ツブ
３０６の入力に存在するデータ内にクロックするときに
ＡＮＤゲート３０４の出力に準安定状態が存在すること
は全くありそうにない。

さらに、フリップフロップ３０６の出力は定着するため
に拡張クロック信号ＣＸｚ４の十分な期間が許され、同
期回路３００の出力へ準安定ステートを伝送する可能性
を排除する。直後に続く拡張クロックサイクルにおいて
、Ｄフリップフロップ３０６のデータ出力は第２のＤフ
リップ７０ツブ３０８内にゲートされ、その出力ライン
３１２上で利用可能にされる。同時に、ライン３２０上
に与えられる相補的な出力信号は０Ｒ−ＡＮＤラッチ回
路３０２．３０４をリセットする。したがって、１つの
トランスミッタクロックサイクルよりわずかに大きな遅
延を導入し、同期回路３００はその入力と出力間におい
て準安定ステートの伝送を有効に阻止する。

ここで第７図を考慮して、図示された制御回路は、読出
と書込のポインタ１０８．１１２の初期設定、セルアレ
イ２００のフラグセル２４２のリセット、おにびデータ
パケットがバッファアレイ１７０を介して輸送中のとき
にのみライン１５０上に与えられるオーバフロー／アン
ダーフロー状態検知信号が発せられることを確実にする
ことを含む種々の機能を実行する。

第７図の制御回路のサブ回路３４０は、セルアレイ２０
０のメモリセル２４０のデータステータスに依存してラ
イン１５０上のオーバフロー／ファンダーフロー信号の
発生を制御する。２つの特定のステータス状態は重要な
ものである。その第１のものは、セルアレイ２００のメ
モリセル２４０のすべてが本発明の好ましい実施例にお
いてネットワーク媒体からの４以上のアイドルラインス
テートシンボルのストリングの受信に対応する論理１を
含む場合である。第２のステータス状態は、セルアレイ
２００のメモリセル２４０のすべてが好ましい実施例に
おいてネットワーク媒体からの４以上の静止ラインステ
ートシンボルの受信に対応して論理ゼロを含む場合であ
る。アイドルと静止のラインステートシンボルは人工に
定義されており、それらの利用は以下で詳細に述べられ
る。

サブ回路３４０は、セルアレイ２００のすべてのメモリ
セル２４０からのデータをそれぞれのデータ出力ライン
２２４上で受取る。これらのデータアウト信号とそれら
の補数はＯＲ回路３４２によって用いられ、データ出力
ライン２２４のすべてが論理１であるときにライン３４
６上に弾性バッファアイドル（ＥＢ　ＩＤＬＥ）信号を
生じ、すべてのデータ出力ライン２２４が論理ゼロであ
るときに弾性バッファ静止（ＥＢＱＵ　Ｉ　ＥＴ）信号
をライン３４８上に生じる。これら２つの１３月の反転
とライン３５２上のセルアレイオーバフロー／アンダー
フロー（ｇ／Ｕ）信号はＡＮＤ回路３４４によって組合
わされて、ライン３５０上の出力信号はセルアレイ２０
０のメモリヒル２４０内に存在するデータがアイドルま
たは静止のラインステートのいずれかの代表でないとき
に論理１であって、オーバフロー／アンダーフロー状態
が任意のセルユニット２０００内に一検知される。ライ
ン３５０上の信号は同期回路３００．に通されて、最終
的にトランスミッタクロック信号ＣＴｘに関して同期さ
れたオーバフロー／アンダーフロ−０νｌＪｄ信号をラ
イン１５０上に与える。

サブ回路３５４は、ＤＩライン１３６上に新しいデータ
パケットが直列に受信されるときに書込ポインタ１０８
とセルアレイ２００を初期設定し、初期設定の間にセル
ユニット２００ｒｌのオーバフロー／アンダー７０−の
状態検知能力を一時的に不能化し、そしてノードコント
ローラ１４からのリセット信号または適当なオーバフロ
ー／アンダーフロー（ＯＶ　Ｕｄ　）状態の発生を受信
したときにバッファ動作を効果的に終了させる。具体的
には、ＡＮＤゲート３７２はＤＩライン１３６上に存在
する現在の直列データビットの補数、ＤＩｘライン２１
６−上のｉ後に受取られた前のデータビット、およびサ
ブ回路３４０のライン３４６がらのＥＢＩＤＬＥ信月を
入力として受取る。そして、ＡＮＤゲート３７２は、新
しいデータパケットがＤＩライン１３６上にあるときに
直列データ流れ内の第１の論理ゼロを感知することによ
って、新しいデータパケットの受信が行なわれているが
否かを判断する。すなわち、ＡＮＤゲート３７２は、Ｊ
スタート区切り文字シンボルの第３の直ｙ１ビット位置
内に適切に存在する論理ゼロのデータピッ１−の検知に
基づいて、ライン３５６上に新しいパケットスタート信
号を与える。ライン３５６上の新しいデータパケットス
タート信号は、サブ回路３９０と４００からの通常低レ
ベルの出力信号とともに、ＯＲゲート３７４に与えられ
る。ＯＲゲート３７４の真の出力は、ライン１４６上に
初期設定信号１ｆｌＴＷｐ、ＩＮＩＴＥＢを与える。こ
の信号は、第５図に示されているように、ＯＲゲート２
４６を介してセルアレイ２００の７ラグセル２４２のす
べてをリセットするためと１込ポインタ１０８のカウン
タをリセットするために用いられる。新しいデータパケ
ットスタート信号はＯＲゲート３７４の反転出力によっ
てライン３６２でＯＲゲート３８０にも与えられ、そこ
でそれは０Ｒ−ＡＮＤラッチ回路３７６．３８２を効果
的にリセットして不能化弾性バッフｙＲ−（Ｄ［５ＥＢ
Ｒ−）信号をライン２１４上に与える。第４図に示され
ているように、ＤＩＳＥＢＲ−信号はＲ＋とＲ−選択器
回路２０６．２０８を不能化するために与えられ、そし
て少なくともバッファアレイ１１０の初期設定が完了す
るまで、セルアレイ２００の７ラグセル２４２のステー
タスのリセットと感知を防ぐ。初期設定の完了は、ライ
ン１４０上の読出ポインタ初期設定信号ＩＮ［ＴＲＩ）
をＯＲゲート３７６に引続いて与えることによって示さ
れる。リセットされた０Ｒ−ＡＮＤラッチ回路３７６．
３８２のリセットによって、ライン２１５上のフィード
バック信号は論理ゼロである。すなわち、ライン１４０
上のＩＮＩＴＲｐ信号は０Ｒ−ＡＮＤラッチ回路３７６
．３８２をリセットし、そしてライン２１４からＤＩＳ
ＥＢＲ−信号を効果的に除去する。

サブ回路３９０は、遅延リセット信号をサブ回路３５４
のＯＲゲート３７４に与えるために設けられている。こ
の遅延リセット信号は、ノードコントローラ１４によっ
て与えられるライン２２゜上のリセット信ｆｊ　ＲＳに
応答して発生される。Ｄフリップフロップ３９２は、ラ
イン１３２でそれに与えられるレシーバクロック信号に
応答して、リセットライン２２６のステートにおいてク
ロックする。Ｄフリップフロップ３９２の反転された出
力はライン４０２でＯＲゲート３９４に与えられ、それ
はうイン２２５上のリセット信号のステートを他の入力
として有し、そしてリセット信号が放棄される後までラ
イン３５８を介するリセット信号の付与を遅延させる。

遅延されたリセット信号は、次に現在のレシーバクロッ
ク期間の残りの部分の間に、ＯＲゲート３９４によって
サブ回路３５４のＯＲゲート３７４に与えられる。リセ
ット信号はうイン２２５によってサブ回路３５４のＯＲ
ゲート３８０へ付加的な入力として与えられるので、ラ
イン２１４上のＤＩＳＥＢＲ−信号はライン２２５上の
リセット信号に直接応答して主張される。しかし、ノー
ドコントローラ１４によるリセット信号の非同期的取消
にかかわらず、現在のレシーバクロックサイクルの結論
まで、リセットの付与はサブ回路３９０の動作によって
有効に維持される。

サブ回路４００は、セルアレイ２００のセルユニット２
００ｏの任意のものによって非同期的に検知されるオー
バフロー／アンダーフロー状態に応答して、サブ回路３
５４のライン２１４上にＤＩＳＥＢＲ−信号を究極的に
生じるために設けられている。○／Ｕ信号は同期回路３
００□に与えられるようにライン３５２上に存在し得る
ときにライン３５２上に与えられ、その同期回路におい
てその信号はＣＲＸ　２４　クロック信号に関して同期
される。同期回路３００□の出力は、次にＤフリップフ
ロップ３９８とＡＮＤゲーｈ　３９６の両方にライン４
０４で入力として与えられる。Ｄフリップフロップ３９
８は、その反転された出力をライン４０６によってＡＮ
Ｄゲート３９６へ第２の入力として与える。すなわち、
ライン３５２上のＯ／ＣＩ信号の非同期の発生は、ライ
ン８０でＤフリップフロップ３９８に与えられるレシー
バクロック信号ＣＲｘに関して同期される。同期された
とき、オーバフロー／アンダー７０−検知信号はＯＲゲ
ート３７４へその入力ライン３６０を介して与えられる
。

最後に、サブ回路４１０は、バッファアレイ１１０にお
いて望まれる弾性を与えるために必要な最小数の直列デ
ータビットの書込を書込ポインタ１０８が指示するため
に十分な期間だけ読出ポインター１２の初期設定を遅延
させるように働く。

すなわち、新しいデータパケットの最初の検知に応答し
て起こるライン１４６上のＩＮＩＴＥ８信号は同期回路
３００．に与えられ、そこでそれは少なくとも拡張トラ
ンスミッタクロック信号ＣＴＸ２４　と同期させられる
。同期回路３００．の出力はさらにサブ回路４００のそ
れぞれの］ンボーシ ネントと同様なりフリップフロップ４１４と△ＮＤゲー
ト４１４によってトランスミッタクロック化８　ＣＴ　
ｘと同期させられる。結果として生じる信号は、ＡＮＤ
ゲート４１４によってその出力ライン４２６で、３つの
直列に接続されたＤフリップフロップ４１６，４１８．
４２０に与えられる。

最後のＤフリップフロップ４２０の出力は、次に読出ポ
インタ初期設定信号ＩＮ　ＩＴＲｐを、ライン１４０で
第３図に示された読出ポインタ１１２のカウンタに与え
る。同期回路３００．とＤフリップフロップ４１２，４
１６，４１８．４２０は、書込ポインタ１０８と読出ポ
インタ１１２の初期設定の間に６つのトランスミッタク
ロック信号期間のトータル遅延を与えるために結合する
。すなわち、バッファアレイ１１０の必要な弾性はサブ
回路４１０の動作によって得られる。

サブ回路４１０の付随的な機能はヒツトリセットフリッ
プフロップ４２２によって実行される。

このフリップフロップ４２２はライン１５０上のバッフ
ァアレイＯＶ　Ｕ　ｄ　’Ｉｇ　ＦＪに応答してセット
され、ライン１４０上のｌＮｌＴＲ１１信号に応答して
リセットされる。フリップフロップ４２２の出力はライ
ン２２８でデータステート強制（ＦＲＣＥ）を第４図の
読出選択器回路２１０に与える。

このＦＲＣＥ信号の目的は、バッファアレイのオーバフ
ロー／アンダーフロー状態の検知に続いてライン１４０
上の［ＮＩＴＲＩ］信号の発生によって知らされるバッ
ファアレイ１１０の初期設定の完了までの時間期間だけ
、浸出選択器２１０を不能化することである。したがっ
て、オーバフロー／アンダーフロー状態の後であるがバ
ッファアレイ１１０の完全な初期設定の前にＤｏライン
７２上に与えられる直列データは、アイドルラインステ
ート状態に対応する論理１に強制されよう。

第７図に示された制御回路の重要な波形タミング関係は
第８図に図解されている。図示されているように、トラ
ンスミッタクロックサイクルＴ１Ｔ２の闇のセルアレイ
Ｏ／ＬＪ信号の発生は、トランスミッタクロック信号Ｃ
ＴＸ２４　と同期したサイクルＴ３の間におけるバッフ
ァアレイ０ＶＵｄの発生の結果となる。まｌζ、ＤＩＳ
ＥＢＲ−とＩＮ　ｒＴＥＢ／ＩＮ　ＩＴＷｐもコ（７）
　トｉｉ？　ニ主張すれよう。具体的には、ＩＮＩＴＥ
Ｂ信号に応答して、［ＮＩＴＲｐ信号は６クロツク期間
の後にトランスミッタクロック信＠ＣＴｘに同期したク
ロック期間Ｔ９において主張される。次に、トランスミ
ッタ信号ＣＴ’ｘと同期したＯｖ　Ｕｄによってクロッ
ク期間Ｔ４において同期されたＦＲＣＥ信号は、ｌＮｌ
ＴＲ１）信号に応答してサイクルＴ１゜の始めにおいて
リセットされる。

３、クロックユニットの詳細 第３図に示されているように、クロックユニット５４は
従来の設計のものでよい。しかし、好ましくはそのクロ
ックユニット５４は、クロックフェーズロックループ回
路１０４とクロックカウンタ回路１０６を含む。クロッ
クフェーズロックループ回路１０４はライン１２０から
システムクロック信号φｓｙｓを受取り、クリスタル１
０３の共鳴周波数に直接依存してライン１０７上にロー
カルクロック信＠ＴＣＬＫを同期して生ずる。好ましく
は、システムクロック信号φＳＹＳは１２゜５ＭＨｚで
あるが、ローカルタロツク信号ＴＣＬＫは１２５ＭＨｚ
に同期する。りロック回路１０６はローカルクロック信
号ＴＣＬＫのバッファリングを与え、次にその出力ライ
ン８０上にトランスミッタクロック信号ＣＴｘを与える
。さらに、クロック回路１０６は、その第２の出力ライ
ン１３４上に拡張トランスミッタクロック信＠ＣＴｘ２
４を与える。好ましくは、トランスミッタクロック信号
ＣＴＸと同期したこの拡張トランスミッタクロック信号
ＣＴｘ　２４は約２４ナノ秒までの期間を有している。

トランスミッタクロック信号期間の約２倍から４倍の拡
張クロック期間が受入可能であるが、２４ナノ秒の拡張
期間または３つのＣＴｘ期間は、容易に得られる拡張で
あって、準安定ステートの付与においてかなりのマージ
ンを有する同期回路３００を与えることが好ましい。

４、ＥＮＤＥＣコマンド管理ユニットの詳細第２図を参
照して、コマンド管理ユニット（ｃＭＴ）５６は好まし
くは複雑でないまたは従来のステートマシンであって、
それはライン７２によって与えられる直列データ、制御
ライン２２．上に与えられるＣＭＴＩＮ信号、および制
御ライン２２５上に与えられるバイパス／ループバック
制御信号に応答する。これらの入力に応答して、０Ｍ下
ユニット５６は、ライン８２上のマルチプレクサ！１１
１１１信円、ＣＭＴＯＬＩＴライン２２□上のステータ
ス出力信号、および選択器６４への制御ライン９０上の
選択器制御信号を与える。これらの後者の制御信号は、
データバス８８上に与えられる名目上の並列データと、
静止、アイドル、および停止のような特定の制御シンボ
ルとの闇の選択を与える。

本発明の好ましい実施例における０Ｍ下ユニット５６は
、第９図に示されているようなステートマシンのステー
トダイヤグラムを実行する。０Ｍ下ユニット５６は、好
ましいローカルエリアネットワークプロトコルの成る基
本的なプロトコルの読出によって多数の個別のステート
を介してＥＮＤＥＣｌ　２をサイクルするように用いら
れる。ＥＮＤＥＣｌ　２の初期設定に基づいて、０Ｍ下
ユニット５６は第９図に示されているようにゼロまたは
聴取ステートにある。上記のように、ノードコントロー
ラ１４は、ネットワーク上の他のノードに関して同等、
マスク、または従属のユニットとしてローカルエリアネ
ットワーク上でアクティブになるために、基本的なプロ
トコルを実行するように０Ｍ下ユニット５６に指図する
ことができる。

すなわち、０Ｍ下ユニット５６はＣＭＴ　Ｉ　Ｎライン
２２．を介してノードコントローラ１４からその初期ス
テート変更リクエストを受取る。たとえばＥＮＤＥＣｌ
　２が同等ユニットとして幽くノードコントローラ１４
のステート変更リクエストに応答して、０Ｍ下ユニット
５６はそれ自身をネットワーク上に確立するために基本
プロトコルを実行し始める。これに応答して、ＥＮＤＥ
Ｃｌ　２がネットワーク上に停止ラインステートシンボ
ルのシリーズを発生することを制御する。この伝送の始
めに、ＣＭＴユニット５６内の専用タイマは最大の時間
フレームを確立するように初期設定され、その時間フレ
ーム内において好ましいプロトコルはＣＭＴユニット５
６が現在のステートをサイクルアウトしてそのターゲッ
トステートに入ることを可能にするために受取られなけ
ればならないことを規定する。すなわち、ＣＭＴユニッ
ト５６は停止ラインステートシンボルのシリーズを発生
することができ、イして専用タイマのタイムアウトに先
立ってネットワークから停止ラインステートシンボルを
受取り始める。ＣＭＴユニット５６は直列ライン７２を
介してネットワークによって戻される任意のラインステ
ートシンボルを受取る。

停止ラインステートシンボルの受信は、動作のステート
１または不能化されたステートへの遷移の結果となる。

ＣＭＴユニット５６は次に専用タイマを初期設定し、ネ
ットワーク上への伝送のためにアイドルラインステート
シンボルを選択する。

もしアイドルラインステートシンボルが次に受信されれ
ば、ＣＭＴユニット５６は第９図に示されているように
（ｆ／ａ　ｅステートに向けてサイクルする。

この点において、ＥＮＤＥＣｌ　２はローカルエリアネ
ットワーク上の同等なノードとしてアクティブになるた
めに必要な基本的プロトコルの実行に成功したことにな
る。

ＣＭＴユニット５６の状態またはステートは、好ましく
はＣＭ　Ｔ　ＯＵ　Ｔ制御ライン２２２を介してノード
コントローラ１４に連続的に報告される。

ＣＭＴユニット５６が任意のときにローカルエリアネッ
トワーク上における静止ラインステートシンボルの伝送
を検知すれば、ＣＭＴユニット５６は即座にその現在の
ステートからゼロまたは聴取ステートにサイクルバック
する。この遷移によって、ＣＭＴＯＵＴステータスライ
ン２２２のステートは適切に修正されよう。

好ましくは、ＣＭＴＯＵＴステータスラインは、ＣＭＴ
ユニット５６のステータスがローカルエリアネットワー
ク上のノード１０の存在の適切な肯定応答を得ることに
失敗したことに関してそのステータスを表示する。すな
わち、停止ラインステートシンボルの発生に応答して、
専用ＣＭＴユニットタイマのタイムアウトまでに静止ラ
インステートシンボルのみが受取られた。第９図に示さ
れているように、これらの特定の状況は中断ステートへ
の遷移に対応する。

また第９図に示されているように、好ましいＣＭＴユニ
ット５６のステートマシンは、任意の低レベルステート
からマスタステート３を含む任意の高レベルステートへ
の遷移を有する。マスタステート３は、ＣＭＴＩ　Ｎラ
イン２２．上のノードコントローラ１４からの適当なリ
クエストに応答してＣＭＴユニット５６によって得られ
る。好ましくは、選択回路６４は、ネットワーク上への
伝送のために停止とアイドルのラインステートシンボル
の交互のシーケンスを発生して選択する。次に、ネット
ワークからのマスタラインステートシンボルの受信すな
わち停止とアイドルのラインステートシンボルの同じ交
互のシーケンスは、ＣＭＴユニット５６が７スクステー
ト３に向けてサイクルすることを許す。停止ラインシン
ボルの任意の引続く受信は、マスタステート３において
動作しているＣＭＴユニット５６がその不能ステート１
または能動ステート２にサイクルバックするようにさせ
る。しかし、もし静止ラインステートシンボルが受信さ
れれば、ＣＭＴユニット５６は好ましくはマスタステー
ト３から聴取ステートＯへ直接サイクルバックする。

したがって、上記の説明によれば、ＥＮＤＥＣ１２のＣ
ＭＴユニット５６の好ましい動作は、少なくとも１９８
４年６月１日にＡｆｆｉｅｒｉｃａｎ　Ｎａｔｉ。

ｎａｌ　３ｔａｎｄａｒｄ　Ｃｏａｖｉｔｔｅｅ、　Ｔ
ｅｃｈｎｉｃａｌ　　Ｃｏｌ１！ｍ１ｔｔｅｅ　　Ｘ　
３　Ｔ　９　、５によって提案されて確立された物理内
層標準プロトコルであって同日のその草案レポートのＲ
ｅｖ、５において説明されているものに従って動作する
。

■ｖ、要約 すなわち、データ流れの転送の速度をその受信の速度と
望まれるデータ読出速度との間で調節するデータ流れ同
期装置が説明された。データ流れ同期装置は、オーバフ
ロー／アンダーフロー欠陥状態の信頼し得る判断を与え
るとともに、データの準安定論理ステートの発生を完全
に排除する。

説明された同期装置は、受信されたデータと次にデータ
読出速度で与えられるデータの両方に同期して起こるイ
ベントに関連する。同期装置のこの制御は、準安定論理
ステートの発生のほぼ完全な防止と、データ速度同期装
置の任意の部分を通るそれらの伝播に対する完全な防御
によって達成される。

好ましい実施例で例示された本発明の多くの態様の先の
議論から、本発明の性質と範囲から離れることなく多く
の修正や変更が可能であって、当業者によって実施され
得ることが明らかである。

すなわち、本発明は特定的に説明された以外に特許請求
の範囲内において実施され得ることが理解されるべきで
ある。

【図面の簡単な説明】

第１図は例示的なローカルエリアネットワークノードと
その関連するホストの簡略化されたブロック図である。 第２図は本発明の好ましい実施例によるＥＮＤＥＣ構成
コンポーネントのブロック図である。 第３図は第２図の好ましいバッファとデコーダのコンポ
ーネントのブロック図である。 第４図は第３図の好ましいバッファエレメントのブロッ
ク図である。 第５図は第４図のバッファエレメントの好ましいメモリ
エレメントのブロック図である。 第６図は本発明の好ましい実施例において用いられるデ
ータ同期装置のブロック図である。 第７図は本発明の好ましい実施例のバッファエレメント
の実施において用いられる制御回路の詳細なブロック図
である。 第８図は第７図に示された制御回路によって与えられる
オーバフロー／アンダーフロー状態検知と復元を説明す
るタイミング図である。 第９図は本発明の好ましい実施例において実行される制
御ステート機能のラインステート図である。 図において、１０はローカルエリアネットワークノード
、１２はエンコーダ／デコーダ、１４はノードコントロ
ーラ、１６はホストコンピュータ、１８はインター７エ
イスユニツト、２０はりＯツクライン、２２は制御バス
、２４と２６はデータバス、２８は両方向データバス、
３０と３２は直列データバス、３４と３６はネットワー
ク媒体を示す。

Claims (19)

【特許請求の範囲】
1. （１）第１の所定のデータ速度で与えられる第１のデー
   タ流れを第２の所定のデータ速度で与えられる第２のデ
   ータ流れに変換する周期装置であって、前記同期装置は
   、 （ａ）前記第１のデータ流れを受取って前記第２のデー
   タ流れを与える弾性バッファ手段と、 （ｂ）準安定論理ステートの発生と伝播を 防ぐために、前記弾性バッファの制御を前記第１と第２
   のデータ速度と同期させるための手段を含む前記弾性バ
   ッファを制御する手段を備えたことを特徴とするデータ
   流れ同期装置。
2. （２）前記第１のデータ流れから前記第２のデータ流れ
   への変換は欠陥状態を起こしやすく、前記制御手段は前
   記欠陥の発生を判断してそれに応答する信号を与える手
   段をさらに含むことを特徴とする特許請求の範囲第１項
   記載の同期装置。
3. （３）前記判断する手段は、前記欠陥状態の実際の発生
   に先立ってその欠陥状態の発生を判断することを特徴と
   する特許請求の範囲第２項記載の同期装置。
4. （４）前記制御手段はさらに前記弾性バッファを初期設
   定する手段を含み、前記初期設定する手段は前記第１の
   データ流れに関係して前記第２のデータ流れを与えるよ
   うに前記弾性バッファを適切に初期設定するために前記
   制御を同期させる手段に接続されていることを特徴とす
   る特許請求の範囲第３項記載の同期装置。
5. （５）前記第１と第２のデータ流れは直列データ流れで
   あることを特徴とする特許請求の範囲第４項記載の同期
   装置。
6. （６）前記弾性バッファ手段は、 （ａ）複数のメモリ位置にデータをストアするバッファ
   手段と、 （ｂ）前記第１のデータ流れから前記バッファ手段にデ
   ータの書込を非同期的に指示しかつ前記バッファから前
   記第２のデータ流れを読出すポインタ手段を含むことを
   特徴とする特許請求の範囲第３項または第５項に記載さ
   れた同期装置。
7. （７）前記検知する手段はさらに、 （ａ）前記弾性バッファの前記メモリ位置の各々のため
   に現在のステータスインジケータを維持するステータス
   手段と、 （ｂ）前記ステータスインジケータをチェックする手段
   を含み、前記チェックする手段は前記ポインタ手段に応
   答する前記バッファの次に続く読出または書込に前記欠
   陥状態が発生するか否かを示す信号を与えるために前記
   ポインタ手段に接続されていることを特徴とする特許請
   求の範囲第６項記載の同期装置。
8. （８）データ流れ同期装置であって、 （ａ）複数のメモリ位置にデータをストアするデータス
   トア手段と、 （ｂ）前記ストア手段にデータを書込む書込手段と、 （ｃ）前記書込手段に関して非同期的に前記ストア手段
   からデータを読出す読出手段と、 （ｄ）オーバフロー／アンダーフロー状態 の差迫った発生を判断する判断手段を備えたことを特徴
   とするデータ流れ同期装置。
9. （９）前記データストア手段のそれぞれのメモリ位置の
   ステータスをストアするステータスストア手段をさらに
   備え、ストアされたステータスは前記メモリ位置の１つ
   へのデータの書込または読出を反映することを特徴とす
   る特許請求の範囲第８項記載の同期装置。
10. （１０）前記判断手段は、データが前記メモリ位置に書
    込まれまたそこから読出されるときに前記メモリ位置の
    ステータスを判断するために、前記ステータスストア手
    段に接続されていることを特徴とする特許請求の範囲第
    ９項記載の同期装置。
11. （１１）前記判断手段は、実際のオーバフロー／アンダ
    ーフロー状態がそれぞれ前記書込または読出手段による
    次に続くデータの書込または読出において起こるときに
    、オーバフロー／アンダーフロー状態の差迫った発生を
    判断することを特徴とする特許請求の範囲第８項または
    第１０項に記載された同期装置。
12. （１２）前記書込手段と前記読出手段は、前記データス
    トア手段のそれぞれの論理的に続くメモリ位置からデー
    タを書込読出することを特徴とする特許請求の範囲１０
    項記載の同期装置。
13. （１３）前記判断手段は、オーバフロー／アンダーフロ
    ー状態の実際の発生に先立ってその差迫った発生を判断
    するために、前記メモリ位置とそれらのそれぞれ論理的
    に隣接するメモリ位置のステータスと関係づけられたス
    テータスをテストするステータスチェック手段を含むこ
    とを特徴とする特許請求の範囲第１２項記載の同期装置
    。
14. （１４）前記ステータスストア手段はそれぞれステータ
    スフラグをストアする複数のステータスフラグ位置を含
    み、前記各ステータスフラグ位置は前記データストア手
    段のそれぞれのメモリ位置に対応していることを特徴と
    する特許請求の範囲第１３項記載の同期装置。
15. （１５）前記書込手段と前記読出手段はそれぞれ前記ス
    テータスフラグを変える手段を含み、前記書込手段の前
    記フラグ変更手段は前記書込手段によって書込まれた前
    記メモリ位置の１つに関するステータスフラグの変更を
    与え、前記ステータスフラグは第１の所定の論理ステー
    トに変えられることを特徴とする特許請求の範囲第１４
    項記載の同期装置。
16. （１６）前記読出手段の前記フラグ変更手段は前記読出
    手段による前記メモリ位置の１つに論理的に先立ちかつ
    隣接する前記メモリ位置の１つに関するステータスフラ
    グの変更を与え、前記ステータスフラグは第２の所定の
    論理ステートに変えられることを特徴とする特許請求の
    範囲第１５項記載の同期装置。
17. （１７）直列データ流れ同期装置であって、 （ａ）データをストアするために複数のメモリ位置を有
    する直列データバッファと、 （ｂ）複数のステータスビットラッチを備え、前記各ス
    テータスラッチは前記バッファの前記メモリ位置のそれ
    ぞれの１つに関係づけられており、 前記同期装置はさらに、 （ｃ）データ書込ポインタを前記バッファ内に確立する
    第１のカウンタと、 （ｄ）データ読出ポインタを前記バッファ内に確立する
    第２のカウンタと、 （ｅ）前記第１のポインタによって指し示される前記バ
    ッファ内のメモリ位置へのデータの書込を制御する手段
    と、 （ｆ）前記第２のカウンタによって指し示される前記バ
    ッファ内のメモリ位置からのデータの読出を制御する手
    段と、 （ｇ）前記ステータスラッチのそれぞれのステータスビ
    ットを変えるステータス変更手段を備え、前記ステータ
    ス変更手段は変えられるべき前記ステータスビットを選
    択するために前記第１と前記第２のカウンタに接続され
    ていることを特徴とするデータ流れ同期装置。
18. （１８）第１のデータ流れのデータ転送速度は所定のデ
    ータ転送速度に整合するように調節されており、前記同
    期装置はさらに、 （ａ）前記バッファ、前記第１と第２のカウンタ、およ
    び前記ステータスラッチを初期設定する手段と、 （ｂ）準安定論理ステートの発生を防ぐために、前記第
    １のデータ流れのデータ転送速度と前記所定のデータ転
    送速度に関して、前記書込制御手段、前記読出制御手段
    、および前記初期設定手段の各々を同期させる手段を含
    むことを特徴とする特許請求の範囲第１７項記載の同期
    装置。
19. （１９）第１のクロック信号に関係する第１の制御信号
    の発生を第２のクロック信号に同期させる回路であって
    、 （ａ）前記第１の制御信号をラッチしかつそれに応答し
    て第２の制御信号を与えるクロック信号独立手段と、 （ｂ）前記第２の制御手段をラッチしかつそれに応答し
    て第３の制御信号を与える第１の手段を備え、前記第１
    の手段は前記第２のクロック信号に応答し、 前記同期させる回路はさらに、 （ｃ）前記第３の制御信号をラッチしかつそれに応答し
    て同期された制御信号を与える第２の手段を備え、前記
    第２の手段も前記第２のクロック信号に応答することを
    特徴とする同期させる回路。