JPH02500312A - ４相の移相器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ４相の移相器 且ユニ豆豆 本発明は、コンピュータ技術に係り、より詳細には、直列入力直列出力のデータ 移相器に係る。

五豆弦亘 多くの近代的なコンピュータシステムにおいては、一時的に記憶されたデータを 受け取ろうとするシステムのある要素がビジー状態である間にそのデータの一時 記憶スペースとして高速バッファが必要とされる。典型的に、このようなバッフ ァは、コンピュータシステムの中央処理ユニットとメモリシステムとの間にゲー トアレイとして配列される。このようなバッファに大量のデータを一時的に記憶 しなければならないときには、バッファ機構がゲートアレイのセルの大部分を占 有し、ゲートアレイ内のスペース制約の問題を引き起こす。大量のデータを一時 的に記憶する一方、バッファとして必要なゲートアレイのセル数を最小限にする ための効果的な機構として直列入力直列出力移相器がある。

直列入力直列出力移相器としては多数の構成が知られている。１つの既知の移相 器は、直列に配列された多数のマスター／スレーブフリップ−フロップを備えて おり、各シフトパルスの遷移の際にデータが１ビツト位置だけシフトされるよう になっている。データは、通常、各マスター／スレーブ構成のスレーブフリップ −フロップにある。各シフトパルスの立上り即ち正の縁において、データは、各 スレーブフリップ−フロップから、次に入る直列マスター／スレーブフリップ− フロップ構成のマスターフリップ−フロップへ転送される。各シフトパルスの立 下がり即ち負の縁では、各マスター／スレーブフリップ−フロップ構成のマスタ ーフリップ−フロップがそのデータをそのスレーブに送る。従って、各シフトパ ルスは、一連のマスター／スレーブフリップ−フロップにそのとき存在する全て のデータを１ビツト位置づつシフトする。

上記したマスター／スレーブフリップ−フロップの直列入力直列出力移相器に対 するラッチをベースとする設計を２相クロツクシスイテムで実施することができ る。この実施においては、多数のラッチが直列に配列され、その直列ラッチの隣 接するラッチ、即ちＡラッチとＢラッチが、２相クロツクの別々の相においてオ ープン即ちロードされる。２相クロツクシステムは、各サイクル中に、各相に対 して１つづつ、非重畳パルスを発生する。

従って、各クロックサイクル中に、１ビツトがＡクロックパルス中に第１のＡラ ッチヘロードされ、そしてクロックサイクルのＢクロックパルス中に次に入る直 列Ｂラッチに転送される。移相器がいっばいになると、各クロックサイクルごと に、１ビツトがシフトして入力されそして１ビツトが出力される。

この構成では、シフトされるべきビットごとに２つのラッチが必要である。

且豆二亙且 本発明の主たる目的は、ラッチをベースとする設計の直列入力直列出力移相器で あって、所与の量のデータビットを一時的に記憶するために必要とされるラッチ の数を減少するためにビット／ラッチの比を増加することである。一般に、本発 明は、ｎ　）　２とすれば、１サイクル当りｎ個のクロック位相を有するクロッ クシステムを提供し、ｎ個の直列配置のラッチの各グループのクロップボートは 、１、ｎ％ｎ−１・・・ｎ−（ｎ−２）という順序でクロック位相に結合される 。各クロックサイクルのｎ個の位相は、１サイクル当り１．２・・・ｎという順 序で非重畳パルスとして送信される。上記のラッチをベースとする設計では、所 与のｎ個のラッチによってシフトできる全ビット数が増大される。

例えば、本発明の１つの実施例においては、４相クロツクシステムが４つの直列 配置のラッチに接続され、クロックパルス１は第１ラツチのクロックボートに接 続され、グロックパルス４は第２ラツチのクロックボートに接続され、クロック パルス３は第３ラツチのクロックボートに接続されそして最後にクロックパルス ２は第４ラツチのグロックボートに接続される。

移相器の動作の第１サイクル中に、データの第１ビツトが第１ラツチにロードさ れ、そして第２ラツチへ転送される。第２サイクル中に、データの第２ビツトが 第１ラツチにロードされ、第１ビツトが第２ラツチから第３ラツチへ転送され、 そしてデータの第２ビツトが第１ラツチから第２ラツチへ転送される。更に、第 ３の動作サイクル中に、データの第３ビツトが第１ラツチにロードされ、データ の第１ビツトが第３ラツチから第４ラツチへ転送され、データの第２ビツトが第 ２ラツチから第３ラツチへ転送され、そしてデータの第３ビツトが第１ラツチか ら第２ラツチへ転送される。その後の動作サイクルにより、第１ラツチの入力か ら第４ラツチの出力へビットが連続的にシフトされる。より詳細には、各４つの ラッチに対し移相器には３つのデータビットが記憶される。従って、本発明によ れば、例えば、各３２ビツトより成る３２のワードで、移相器には１３６６個の ラッチしか必要とされず、一方、公知の２相クロツクシステムでは２０４８個の ラッチが必要であった。これは、ゲートアレイに配置しなければならないラッチ の個数を著しい割合で低減させ、これにより、ゲートアレイ内のスペース制約の 問題を著しく軽減する。

本発明の上記及び他の特徴及び効果を良く理解するために、添付図面を参照して 本発明を以下に詳細に説明する。

の　゛　な 第１図は、本発明による移相器のブロック図、そして第２図は、第１図の移相器 に用いられる４相クロツクを示すタイミング図である。

に五 添付図面のまず第１図を参照すると、４つのラッチＬ１、Ｌ２、Ｌ３、Ｌ４は、 第１のラッチＬ１の入力ボートに接続されたデータ入力ラインＤｉｎと、第４の ラッチＬ４の出力ボートに接続されたデータ出力ラインＤｏｕｔとに直列に配列 している。ライン１０は、第１ラツチＬ１の出力ボートと第２ラツチＬ２の入力 ボートとを接続している。ライン２０は、第２ラツチＬ２の出力ボートと第３ラ ツチＬ３の入力ボートとを接続している。そして最後にライン３ｏは、第３のラ ッチＬ３の出カボートと第４のラッチＬ４の入力ボートと接続している。

このようにして、４つのラッチＬ　１−Ｌ４は、入力ラインＤｉｎから４つのラ ッチＬ　１−Ｌ４のそれぞれを直列に通って出力ラインＤｏｕｔまで途切れなく データビットのシフトを行なえるような配列で互いに結ばれている。そしてその ４つのラッチＬｌ−Ｌ４は、これらラッチのシフト動作中、ある数のビットのた めの一時的な記憶スペースを与える。本発明の主たる目的は、上記したようにシ フト動作中にラッチＬｌ−Ｌ４に記憶されるビット数を最大にすることがである 。

それ故、本発明によると、４つのラッチＬｌ−Ｌ４の同期動作のために４相クロ ツクシステムが設けられる。そしてラッチによって作られている直列入力直列出 力の移相器の動作中に４つのラッチに３ビツトが一時的に記憶される。更に詳し くいうと、第２図に示すように、４相クロツクシステムは、１つのサイクルにつ き４つの非重畳パルスを発生し、これらの一連のパルスは、ＣＬＫＩ、ＣＬＫ２ 、ＣＬＫ３、ＣＬＫ４と示されている。この実施例では非重畳クロックパルスに ついて述べるが、本発明によるラッチ構成体は、各ラッチのデータが次の直列ラ ッチの設定時間中安定であるほど重畳が小さい場合には、重畳クロックパルスで 動作することもできる。設定時間は、ラッチの入力においてデータが安定でなけ ればならない時間として定められる。

再び第１図を参照すれば、４つの相ＣＬＫ１．ＣＬＫ２、ＣＬＫ３、ＣＬＫ４は 、ラッチＬ１のクロックボートへのＣＬＫｌ、ラッチＬ２のグロックボートへの ＣＬＫ４、ラッチＬ３のクロックボートへのＣＬＫ３そしてラッチＬ４のクロッ クボートへのＣＬＫ２という順序でラッチＬ　１−Ｌ４のクロックボートに接続 される。

ラッチＬ　１−Ｌ４より成る直列入力直列出力移相器の動作において、各クロッ クサイクル中に、各ラッチは、そのクロックボートに接続される４相クロツクの パルスＣＬＫＩ−ＣＬＫ４中にのみオープンにされる。ラッチがオープンしたと きには、その入力のデータが状態を変え、それにより、その出力ポートに現われ る信号を変化させる。ラッチが閉じると、その入力ボートに現われる信号はラッ チの状態を変更せず、ラッチの出力は、ラッチを最後に開いたクロック相中にそ の入力ボートに現われる信号によって生じたラッチの状態に基づいて一定に保た れる。

サイクルｌの間に、ラッチＬ１はパルスＣＬＫＩ中にオープンし、入力Ｄｉｎに 現われるデータの第１ビツトがラッチＬ１の状態を変えて、データの第１ビツト がライン１０に現われるようにし、このラインはラッチＬ１の出ツノボートをラ ッチＬ。

２の入力ボートに接続する。第１データビツトは、パルスＣＬＫ４がラッチＬ２ を開いたときにライン１ｏを経てラッチＬ２に転送され、第１データビツトがラ イン２０に存在するようにさせ、このライン２０はラッチＬ２の出力ポートをラ ッチＬ３の入力ボートに接続する。

サイクル２の間に、データの第２ビツトがラインＤｉｎに出されて、サイクル２ の相ＣＬＫＩ中にラッチＬ１の状態を変化させる。ラッチＬ２の第１データビツ トは、サイクル２のクロック相ＣＬＫ３中にライン２０を経てラッチＬ３に転送 され、ラッチＬ１の第２データビツトは、サイクル２のクロック相ＣＬＫ４の間 にライン１０を経てラッチＬ２に転送される。

サイクル３の間に、データの第３ビツトがラインＤｉｎに出され、サイクル３の クロックパルスＣＬＫ１の間にラッチＬ１の状態を変える。ラッチＬ３の第１デ ータビツトは、クロック相ＣＬＫ２の間にラッチＬ４に転送され、最初にライン Ｄｉｎに出された２クロツクサイクル後に出力ラインＤｏｕｔに現われる。従っ て、データは、コンピュータシステムの更に別の要素に出力される前に、２サイ クル中一時的に記憶されたことになる。

更に、サイクル３の間にも、第２データビツトがクロック相ＣＬＫ３中にラッチ Ｌ２からラッチＬ３へ転送され、第３のデータビットがクロック相ＣＬＫＡ中に ラッチＬ１からラッチＬ３へ転送される。ラッチＬｌ−Ｌ４より成る直列入力直 列出力移相器を通してデータを直列に供給することは、３つのデータビットが４ つのラッチに記憶されるようにして次々のサイクル中続けられる。

直列の全ラッチ数は、４の倍数であって、一連のクロックがＣＬＫｌ、ＣＬＫ４ 、ＣＬＫ３、ＣＬＫ４の順序で繰り返されるようにしてもよい。更に、本発明は 、４相クロツクシステムに限定されるものではなく、いかなる数の相ｎ（ｎ）２ ）を含んでも良く、直列配置のラッチのｎサイズのグループのグロックボートに 入力される位相シーケンスは、クロック位相シーすればよい。本発明の直列入力 直列出力移相器は、そのｎ個のラッチによって一時的に記憶することのできる全 データ数を増加できることが重要である。

一般に、所与のビット数を記憶するのに必要なラッチの数は、次の式で表わすこ とができるといえる。

ラッチ数＝（ｎ／ｎ−１）＊（記憶すべきビット数）但し、ｎはクロック位相の 数で、ｎ　）　２である。

ＦＩＧ、　ｆ 国際調査報告

Claims (5)

【特許請求の範囲】
1. １．直列入力直列出力のデータ移相器において、規則的に繰り返すクロックサイ クルを有し、ｎ＞２とすれば、各サイクルがｎ個のクロックパルスを含むような 多相クロックシステムと、 複数の少なくともｎ個の直列接続された状態装置であって、その各々が入力ポー トと、出力ポートと、クロックポートとを有しているような状態装置と、 上記複数の直列接続された状態装置のうちの最初に入る直列状態装置の入力ポー トに接続されたデータ入力ラインと、上記複数の直列接続された状態装置のうち のｎ番目の最後に入る直列状態装置の出力ポートに接続されたデータ出力ライン とを具備し、 上記複数の直列接続された状態装置のうちの名残りの状態装置の出力ポートは、 上記複数の直列接続された状態装置のうちの入力ポートに接続され、そして 多相クロックシステムのｎ個のクロックパルスは、次の順序で、即ち最初に入る 直列状態装置のクロックポートヘのクロックパルス１、直列接続された状態装置 のうちの第２に入る直列状態装置のクロックポートへのクロックパルスｎ、直列 接続された状態装置の第３に入る直列状態装置へのクロックパルスｎ−１、そし てクロックパルスの順番が減少し続ける一方、状態装置の順番が増加し続けて、 第ｎ番目に最後に入る直列状態装置へのクロックパルスｎ−（ｎ−２）に至るま での順序で、ｎ個の直列接続された状態装置のクロックポートへ接続されること を特徴とする移相器。
2. ２．ｎ個のクロックパルスは、ｎ個の非重畳クロックパルスである請求項１に記 載の直列入力直列出力データ移相器。
3. ３．各々の状態装置は、ラッチを含む請求項１に記載の直列入力直列出力データ 移相器。
4. ４．上記ｎは４である請求項３に記載の直列入力直列出力データ移相器。
5. ５．上記複数の少なくともｎ個の直列接続された状態装置は、所定数の多数のｎ 個の直列接続された状態装置と、これら状態装置への一連のクロックパルスカプ リングとを備え、これはｎ個の直列接続された状態装置の各グループごとに繰り 返される請求項１に記載の直列入力直列出力データ移相器。