JPH0328879B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、デイジタル交換機の通話路装置等に
おいて中心的役割を果たしている時間スイツチ回
路に関するものである。

〔従来技術〕

周知のように、時間スイツチはデイジタル交換
機の通話路装置に用いられ、入力データの時間的
順序を入れ換えることにより時分割交換を行う機
能を有している。この種の時間スイツチの従来例
として、第１図に示すようなシフトレジスタと記
憶機能付きマルチプレクサと制御メモリによる実
現例がある（特願昭57−150310号）。これは、入
力される情報Ａ，Ｂ，Ｃ，Ｄをシフトレジスタ１
００に順に取り込んだ後、これらを記憶機能付き
マルチプレクサ２００のラツチ２０１に並列に取
り込み、制御メモリ３００から出力される制御情
報に基いてマルチプレクサ２０２で選択してラツ
チ２０３を通し、例えばＣ，Ｄ，Ａ，Ｂの順に出
力するもので、入力情報Ａ，Ｂ，Ｃ，Ｄは制御情
報により任意の順番で出力されるので、時間的順
序の入れ換えが実現される。

この構成では、シフトレジスタ１００の動作速
度で交換速度が決定されるため、メモリを用いた
時間スイツチに比べて高速に動作するという利点
がある。しかし、このシフトレジスタ１００にお
ける入力情報のシフト動作は、シフトレジスタ１
００の各段を構成する記憶素子の総てが並列に動
作してなされるため、シフトレジスタ１００の全
段にてダイナミツクパワーを消費することにな
る。このため、多数の入力情報を交換する高多重
度のスイツチを実現すると、これに伴つてシフト
レジスタ１００の規模が増加するので、ダイナミ
ツクパワーが増加するばかりでなく、同時に動作
速度も高速化されるため、より一層ダイナミツク
パワーが増加するという欠点を有していた。即
ち、多重度をｎ倍とするには、シフトレジスタ１
００の規模も動作速度もともにｎ倍しなければな
らず、このときのダイナミツクパワーはｎ倍とな
る。このダイナミツクパワーの増大の為、第１図
のような構成では集編回路技術の進歩により集積
度が向上しても、高多重度のスイツチを実現する
ことが困難であつた。

〔発明の目的〕

本発明は上記従来の欠点を改良するため、複数
個の記憶素子を並列に接続し、選択信号で指定さ
れた記憶素子のみにデータを入力し、かつ制御信
号で指定された記憶素子からデータを出力して、
交換動作時に状態の反転する記憶素子を唯一つに
抑えることにより、時間スイツチの低電力化を達
成することを骨子とするものである。

〔発明の実施例〕

第２図は本発明の原理構成を示す図である。こ
こでは４多重の時間スイツチを示しているが、任
意の多重度の時間スイツチに対して適用できるこ
とは言うまでもない。第２図において、１は走査
信号発生回路として機能する循環型シフトレジス
タ１であり、４個のマスタースレーブ形Ｄフリツ
プフロツプ１０〜１３を直列かつリング状に接続
して構成してある。即ち、Ｄフリツプフロツプ１
０の出力Ｑは１１に入力され、１１の出力は１２
に入力される。１２も同様であり、１３の出力は
１０に入力される。各Ｄフリツプフロツプ１０〜
１３の出力は選択信号１０〜１３として２の回路
ブロツクに出力される。回路ブロツク２は各々選
択信号Ｉ０〜Ｉ３でデータの取込みが制御され、
制御信号Ｏ０〜Ｏ３でデータの出力が制御される
制御付記憶素子２０〜２３からなる制御付記憶素
子群を１群含むデータ記憶回路である。この制御
付記憶素子の回路例を第３図に示す。これは
MOSトランジスタによる例で、インバータ２１
１の前後にトランスフアゲート２１２，２１３を
付加したものであり、記憶機能はインバータ２１
１の入力部のゲート容量によりなされるいわゆる
ダイナミツク形の記憶素子であり、記憶素子への
データの取込みはトランスフアゲート２１２を、
また記憶素子からのデータの取り出しはトランス
フアゲート２１３を、各々の制御信号入力端IE，
OEに“Ｈ”（ハイ）を印加して導通させることに
よりなされる。勿論、これは一つの例に過ぎず、
フイードバツクループを持つ周知のフリツプフロ
ツプを用いてもよい。なお循環形シフトレジスタ
１は図示されないクロツク信号CLKにより駆動
されるものとする。

次に第４図に示すタイミングチヤートにより第
２図の動作を説明する。初期状態として循環形シ
フトレジスタ１を（Ｈ，Ｌ，Ｌ，Ｌ）、即ちＤフ
リツプフロツプ１０が“Ｈ”、１１〜１３が“Ｌ”
（ロー）になるようにセツトする。これは図示し
てない周知のプリセツト、プリクリアの機能で容
易に実現できる。また、このマスタースレーブ形
Ｄフリツプフロツプは、クロツク信号が“Ｌ”の
ときにマスターへの取込みとスレーブでの保持が
行われ、“Ｈ”の時にマスターでの保持とスレー
ブへの取込みが行われるものとする。従つてこの
Ｄフリツプフロツプの出力はクロツク信号の立ち
上がりで変化する。

いま、多重化された４つのデータＡ，Ｂ，Ｃ，
Ｄが、その順番で毎フレーム入力されるとする。
即ち、データDinとして、第１フレームはＡ１，
Ｂ１，Ｃ１，Ｄ１、第２フレームはＡ２，Ｂ２，
Ｃ２，Ｄ２、第３フレームはＡ３，Ｂ３，Ｃ３，
Ｄ３とする。循環形シフトレジスタ１は第１サイ
クルにおける初期データ（Ｈ，Ｌ，Ｌ，Ｌ）を順
次シフトするので、選択信号（Ｉ０，Ｉ１，Ｉ
２，Ｉ３）は第２サイクルでは（Ｌ，Ｈ，Ｌ，
Ｌ）、第３サイクルでは（Ｌ，Ｌ，Ｈ，Ｌ）、第４
サイクルでは（Ｌ，Ｌ，Ｌ，Ｈ）となり、第２フ
レームの第１サイクルで初期データに戻つてこれ
を４サイクル毎に繰り返す。従つて、第１フレー
ムでは、データ記憶回路２は第１サイクルでは制
御付記憶素子２０のみがデータＡ１を入力し、第
２サイクルでは２１のみがデータＢ１を入力し、
第３サイクルでは２２のみがデータＣ１を入力
し、第４サイクルでは２３のみがＤ１を入力し、
各々１サイクル経過の後で選択信号が“Ｌ”にな
ると入力データを保持する。以後４サイクル毎に
これを繰り返す。従つて、制御付記憶素子２０は
データＡを、制御付記憶素子２１はデータＢを、
制御付記憶素子２２はデータＣを、制御付記憶素
子２３はデータＤを、４サイクル毎に取り込み保
持する。このようにして入力データの記憶がなさ
れる。

次に、入力されたデータの出力される動作を示
す。制御メモリ３から出力される制御情報（Ｏ
０，Ｏ１，Ｏ２，Ｏ３）を、各フレームにおい
て、第１サイクルでは（Ｌ，Ｌ，Ｌ，Ｈ）、第２
サイクルでは（Ｌ，Ｌ，Ｈ，Ｌ）、第３サイクル
では（Ｌ，Ｈ，Ｌ，Ｌ）、第４サイクルでは（Ｈ，
Ｌ，Ｌ，Ｌ）と仮定する。このとき、データ記憶
回路２は、第１サイクルでは、制御付記憶素子２
３のみがデータを出力し、その他の制御付記憶素
子の出力端はハイインピータンス状態となる。同
様に第２サイクルでは２２のみがデータを出力
し、第３サイクルでは２１のみがデータを出力
し、第４サイクルでは２０のみがデータを出力す
る。従つて外部への出力データDoutはＤ，Ｃ，
Ｂ，Ａとなり、入力時の順番（Ａ，Ｂ，Ｃ，Ｄ）
と異なる（この例では逆順）順番で出力される。
なお、前述のようにデータの記憶されるタイミン
グは各記憶素子により異なるので、例えば第２フ
レームではデータＤ及びＣは第１フレームで取り
込まれたデータＤ１及びＣ１が、またデータＢ及
びＡは第２フレームで取り込まれたデータＢ２及
びＡ２が出力されるが、これは特段の不都合を生
じるものではない。

従来構成と第２図の構成との性能比較のため、
制御メモリ部以外の部分で消費される最大のダイ
ナミツクパワーを考える。このとき、第２図では
各サイクルにおいて状態の変化する記憶素子は循
環形シフトレジスタ１で２個、データ記憶回路２
で１個であり、従来構成では４個であるので、ダ
イナミツクパワーは3/4に減少している。ところ
で、第２図と同様の構成では、任意の多重度の時
間スイツチを構成しても１つのサイクルでダイナ
ミツクパワーを消費するのは循環形シフトレジス
タ１で２個、データ記憶回路２で１個である。従
つて、ｎ多重のスイツチでは、ダイナミツクパワ
ーは従来の３／ｎに減少する。即ち、大規模化す
るほど低電力の効果が大である。

第５図は２本の入力線、２本の出力線に対応し
て、２群の制御付記憶素子群（２−１，２−２）
よりなるデータ記憶回路２と、走査信号発生回路
１及び制御メモリ３で構成した時間スイツチを示
したものである。制御付記憶素子群は２群（２−
１，２−１）とも共通の走査信号発生回路１と共
通の制御メモリ３により、第２図の場合と同様の
制御を受けることにより、１データ当たり２ビツ
トを並列に交換することができる。また、第６図
は別の例で、２群の制御付記憶素子群（２−１，
２−２）よりなるデータ記憶回路２を、走査信号
発生回路１及び２個の制御メモリ３−１，３−２
で制御した例である。この場合は、第２図に示し
た時間スイツチと同等の機能を持つ時間スイツチ
２個を共通の走査信号出力回路を用いて実現した
ものとなる。

このように、複数個の制御付記憶素子群でデー
タ記憶回路を構成した場合の制御メモリ部以外の
部分で消費される最大のダイナミツクパワーを考
える。一般にｎ多重で、ｍ群の制御付記憶素子群
よりなるデータ記憶回路で構成した時間スイツチ
は、ｍ×ｎ個の制御付記憶素子とｎ段の循環形シ
フトレジスタで構成される。一方、従来構成では
ｎビツトシフトレジスタをｍ本もちいる。このと
きダイナミツクパワーを消費する記憶素子の数は
本発明では（ｍ＋２）であり、従来のｍ×ｎより
もはるかに減少することが明らかである。尚、走
査信号発生回路には１段を４素子で構成した
MOS技術による周知の回路やCCD等の利用も考
えられる。

以上、本発明の原理構成として４多重の時間ス
イツチの例を示したが、本発明は任意の多重度の
スイツチに適用できる。この場合、大規模化に伴
つてデータ入力端に接続される制御付記憶素子の
数は増大するが、動作時に入力端に接続される制
御付記憶素子数は走査信号で指定された１個だけ
なので、データ入力端の負荷の増加分は制御付記
憶素子を並列に接続するための配線容量分だけで
あり、記憶素子自体はデータ入力端の負荷とはな
らない。従つて、かりに大規模化に伴つて入力端
の負荷増大に起因するデータ取込み速度の低下が
問題になるとしても、これを解決するには、前記
配線容量増加分を補償するだけの駆動能力をデー
タ入力端に付加すればよく、大してパワー増大に
はならない。一方、データ出力端も並列に接続さ
れる制御付記憶素子数が増大するので、各記憶素
子の出力端の配線容量が増加する。この場合も配
線容量増加分を補償するだけの駆動能力を各記憶
素子の出力回路に付加すればよい。しかし、大規
模化が進むと、各制御付記憶素子の駆動能力を高
めるには限界がある。

そこで、本発明は大規模化したときに、データ
記憶回路を構成する制御付記憶素子群のデータ出
力端の配線容量が増加するのに起因する速度低下
を解決する方法として、各制御付記憶素子の駆動
能力を高める代わりに、出力端を共通に接続した
複数個の制御付記憶素子からなる記憶素子モジユ
ールをトリー状多段に接続したデータ記憶回路を
用いることにより、消費電力の増加を更に抑える
ようにしたものである。

第７図は、このような本発明の時間スイツチ回
路の一実施例を示したものである。第７図におい
て、１は第２図に示したのと同じ走査信号発生回
路で、４本の選択信号Ｉ０，Ｉ１，Ｉ２，Ｉ３を
出力し、３は制御メモリ、４はデータ記憶回路で
ある。このデータ記憶回路４は制御付記憶素子を
２個、出力端を共通に接続して構成した記憶素子
モジユール４１，４２，４３をトリー状２段に接
続した記憶素子モジユール群を１群含んでいる。
記憶素子モジユール４１及び４２は記憶素子モジ
ユール群の初段を構成し、各々を構成する制御付
記憶素子モジユール４１１，４１２，及び４２
１，４２２のデータ入力端DIはいずれも共通に
接続される。初段の記憶素子モジユールを構成す
る制御付記憶素子４１１，４１２，４２１，４２
２は各々の選択信号入力端IEが“Ｈ”の時にマ
スターにデータが取り込まれ、“Ｌ”の時にマス
ターで保持し、図示していないフレームパルスが
“Ｈ”の時にマスターのデータをスレーブに転送
し、“Ｌ”の時にスレーブに保持するマスタース
レーブ形Ｄフリツプフロツプで実現されている。
制御付記憶素子４１１の選択信号入力端には走査
信号発生回路１より出力される選択信号Ｉ０が、
制御付記憶素子４１２には選択信号Ｉ１が、制御
付記憶素子４２１には選択信号Ｉ２が、制御付記
憶素子４２２には選択信号Ｉ３が供給される。第
２段目の記憶素子モジユール４３の制御付記憶素
子４３１および４３２は、図示していないクロツ
ク信号CLKが“Ｈ”のときにマスターへの取り
込みとスレーブでの保持が行われ、“Ｌ”の時に
マスターでの保持とスレーブへの取り込みが行わ
れるマスタースレーブ形Ｄフリツプフロツプであ
る。従つて、このＤフリツプフロツプの出力はク
ロツク信号の立ち上がりで変化する。制御付記憶
素子４３１のデータ入力端DIには記憶素子モジ
ユール４１のデータ出力Ｏ４１が接続され、制御
付記憶素子４３２のデータ入力端DIには記憶素
子モジユール４２のデータ出力端Ｏ４２が接続さ
れる。また、記憶素子モジユール４３のデータ出
力端は外部への出力データDoutの出力端となる。
更に、各記憶素子モジユールを構成する制御付記
憶素子４１１，４１２，４２１，４２２，４３
１，４３２は、いずれも制御信号入力端OEが
“Ｈ”の時に記憶データをデータ出力端Ｄ０に出
力し、“Ｌ”の時にデータ出力端Ｄ０をハイイン
ピーダンス状態とする。制御付記憶素子４１１，
４２１の制御信号入力端には制御メモリ３より出
力される制御信号Ｏ１が、制御付記憶素子４１
２，４２２の制御信号入力端には制御メモリ３よ
り出力される制御信号Ｏ０が、制御付記憶素子４
３１の制御信号入力端には制御メモリ３より出力
される制御信号Ｏ３が、制御付記憶素子４３２の
制御信号入力端には制御メモリ３より出力される
制御信号Ｏ２が供給される。

次に、第８図に示すタイミングチヤートにより
第７図の動作を説明する。

いま、多重化された４つのデータＡ，Ｂ，Ｃ，
Ｄがその順番で毎フレーム入力されるとする。即
ち、データDinとして、第１フレームはＡ１，Ｂ
１，Ｃ１，Ｄ１、第２フレームはＡ２，Ｂ２，Ｃ
２，Ｄ２、第３フレームはＡ３，Ｂ３，Ｃ３，Ｄ
３とする。走査信号発生回路１は第２図の場合と
同様の走査信号を出力するものとする。即ち、第
１サイクルにおける選択信号（Ｉ０，Ｉ１，Ｉ
２，Ｉ３）の初期データ（Ｈ，Ｌ，Ｌ，Ｌ）を順
次シフトして、選択信号（Ｉ０，Ｉ１，Ｉ２，Ｉ
３）は第２サイクルでは（Ｌ，Ｈ，Ｌ，Ｌ）、第
３サイクルでは（Ｌ，Ｌ，Ｈ，Ｌ）、第４サイク
ルでは（Ｌ，Ｌ，Ｌ，Ｈ）となり、第２フレーム
の第１サイクルで初期データに戻つてこれを４サ
イクル毎に繰り返す。この選択信号により、初段
の記憶モジユールを構成する制御付記憶素子４１
１，４１２，４２１，４２２には、そのマスター
へのデータ取込みが行われる。従つて、第８図に
示すように、各フレームの第１サイクルにおいて
は制御付記憶素子４１１のマスタ４１１Ｍにデー
タＡが取り込まれ、各フレームの第２サイクルに
おいては制御付記憶素子４１２のマスター４１２
ＭにデータＢが取り込まれ、各フレームの第３サ
イクルにおいては制御付記憶素子４２１のマスタ
ー４２１ＭにデータＣが取り込まれ、各フレーム
の第４サイクルにおいては制御付記憶号子４２２
のマスター４２２ＭにデータＤが取り込まれる。
これらは、フレームの区切を示すために４サイク
ル毎に入力されるフレームパルスにより、同時に
各々のスレーブ（第８図の４１１Ｓ，４１２Ｓ，
４２１Ｓ，４２２Ｓ）に転送される。こうして、
入力データの取込みが毎フレーム連続して行われ
る。

一方、データの出力は、初段の４つの制御付記
憶素子のいずれかを制御メモリ３より出力される
制御信号で指定することにより実行される。即
ち、制御信号Ｏ２とＯ０の２ビツトが示す値を番
地として、（Ｏ２，Ｏ０）が（Ｌ，Ｌ）の時に制
御付記憶素子４１１、（Ｌ，Ｈ）の時に制御付記
憶素子４１２、（Ｈ，Ｌ）の時に制御付記憶素子
４２１、（Ｈ，Ｈ）の時に制御付記憶素子４２２
が指定される。この場合、制御信号Ｏ１とＯ３は
各々制御信号Ｏ０とＯ２の反転信号にひとしい。
従つて、例えば（Ｏ２，Ｏ０）を（Ｈ，Ｈ）、
（Ｈ，Ｌ）、（Ｌ，Ｈ）、（Ｌ，Ｌ）の順に供給する
ことにより、データをＤ，Ｃ，Ｂ，Ａの順、即ち
入力順とは全く逆の順に出力することができる。
但し、この制御信号による選択は、初めに制御信
号Ｏ０，Ｏ１により初段の記憶素子モジユールで
行われ、次のサイクルで制御信号Ｏ２，Ｏ３によ
り第２段目の記憶素子モジユールで行われる。従
つて、制御信号Ｏ２とＯ３は、Ｏ０とＯ１よりも
１サイクル遅れて供給される。これを第８図によ
り説明する。

制御信号Ｏ０はフレームパルスの立ち上がりを
起点として、“Ｈ”と“Ｌ”を交互に繰り返す。
一方、制御信号Ｏ２はフレームパルスの立ち上が
りより１サイクル遅れたところを起点として、そ
の前半の２サイクルを“Ｈ”、後半の２サイクル
を“Ｌ”とする。このため初段の記憶素子モジユ
ール４１と４２の出力端Ｏ４１とＯ４２は、制御
付記憶素子のスレーブ４１１Ｓ，４１２Ｓ，４１
３Ｓ，４１４Ｓがデータを保持している４サイク
ルのうちの初めのサイクでＢとＤを、次のサイク
ルでＡとＣを出力し、残りの２サイクルも再びこ
れを繰り返す。このデータは各々第２段の記憶素
子モジユールの制御付記憶素子４３１及び４３２
のマスターに取り込まれた後、スレーブに転送さ
れるので、初段の記憶素子モジユールの出力より
も１サイクル遅れる。これにタイミングが合うよ
うに制御信号Ｏ２，Ｏ３が供給され、はじめの２
サイクルで制御付記憶素子４３２の出力を、次の
２サイクルで制御付記憶素子４３１の出力を活制
化するので、第２段の記憶素子モジユールから出
力されるデータDoutはＤ，Ｃ，Ｂ，Ａとなる。

第７図の実施例では、各制御付記憶素子の出力
端の負荷はいずれも記憶素子モジユールの出力部
の負荷に限定されるので極めて小さく、しかも大
規模の時間スイツチを構成する場合にも、この記
憶素子モジユールをトリー、多段に接続すればよ
いので、制御付記憶素子の負荷は増加しないとい
う特長がある。

なお、本実施例では記憶素子モジユールを２個
の制御付記憶素子で構成しているが、これよりも
多数の制御付記憶素子で構成してもよく、それに
応じてデータ記憶回路を構成する記憶素子モジユ
ールの段数と個数は本実施例に比べて減少するの
で、消費電力の低減効果は本実施例よりも大き
い。また、本実施例を発展させて複数の記憶素子
モジユール群でデータ記憶回路を構成することが
できることはいうまでもない。

〔発明の効果〕

以上述べたように、本発明によれば、時間スイ
ツチを構成する記憶素子のうち一部がダイナミツ
クパホーを消費するだけであり、しかも大規模化
してもその数は増加しないため、容易に大規模な
時間スイツチを集積回路で実現できるうえ、従来
は消費電力を増大するために不可能であつた高速
動作を可能とするいう利点がある。

さらに、本発明では、大規模化したときに、デ
ータ記憶回路を構成する制御付記憶素子群のデー
タ出力端の配線容量を増加するのに起因する速度
低下を解決する方法として、出力端を共通に接続
した複数個の制御付記憶素子からなる記憶素子モ
ジユールをトリー状多段に接続してデータ記憶回
路を用いており、時間スイツチの高速化、小型
化、経済化に及ぼす効果は極めて大きい。

【図面の簡単な説明】

第１図は従来の時間スイツチ回路の構成例を示
す図、第２図は本発明の時間スイツチ回路の原理
構成を示す図、第３図は第２図における制御付記
憶素子の回路例を示す図、第４図は第２図の動作
を説明するタイミング図、第５図及び第６図は本
発明の別の原理構成を示す図、第７図は本発明の
時間スイツチ回路の一実施例を示す図、第８図は
第７図の動作を説明するタイミング図である。 １……走査信号発生回路、２，２−１，２−
２，４……データ記憶回路、３，３−１，３−２
……制御メモリ、４１，４２，４３……記憶素子
モジユール。

Claims (1)

【特許請求の範囲】
1. １ 時分割多重化されて入力されるデータを入力
   順に従つて記憶し、それを外部より供給される制
   御情報に従つて読み出す第１手段と、前記第１手
   段に制御情報を供給する第２手段からなり、前記
   時分割多重化されて入力されるデータを該入力時
   とは異なる順番で出力する時間スイツチ回路にお
   いて、前記第１手段を、多段の記憶素子列内の記
   憶情報をクロツク信号に同期して１段ずつ転送す
   ることにより各段から走査信号を出力する走査信
   号発生回路と、前記第２手段より出力される制御
   情報によりデータの出力を制御される制御付記憶
   素子をデータ出力端を共通に複数個接続した記憶
   素子モジユールを、各段の記憶データを次段に前
   記制御情報に応じて選択的に転送することにより
   初段の記憶データを最終段より出力するようにト
   リー状多段に接続してなる記憶素子モジユール群
   を少なくとも１群含むデータ記憶回路とで構成
   し、前記記憶素子モジユール群の初段を構成する
   当該制御付記憶素子の各々は共通のデータ入力端
   と前記走査信号発生回路の各段より出力される走
   査信号によるデータの取込み制御機能を有するよ
   うにしたことを特徴とする時間スイツチ回路。