DE3331043A1

DE3331043A1 - Elektronischer zeitschalter

Info

Publication number: DE3331043A1
Application number: DE19833331043
Authority: DE
Inventors: Tadanobu Isehara Kanagawa Nikaido
Original assignee: Nippon Telegraph & Telephone Public Corp Tokyo; Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1982-08-30
Filing date: 1983-08-29
Publication date: 1984-03-01
Also published as: CA1191211A; DE3331043C2; FR2532506B1; US4538260A; FR2532506A1

Description

Japan, 15. August 1983, Nr. ......... (wird nachgereicht)

Beschreibung

Die Erfindung betrifft einen elektronischen Zeitschalter gemäß dem Oberbegriff des Patentanspruches 1. Insbesondere bezieht sich die Erfindung auf einen elektronischen Zeitschalter, der beispielsweise elektronisch die Reihenfolge von zuvor eingegebenen Informationen ändern kann.

Ein solcher Zeitschalter wird dazu verwendet, Daten, die in vorgegebener Reihenfolge in eine Speichereinrichtung einge-

schrieben wurden, in beliebiger Reihenfolge auszulesen und zwar entsprechend einer adress-bestimmten Reihenfolge, die auf einer Information einer Verbindung basiert wie z.B. bei einem Sprechweg-Schalter einer digitalen Telefonvermittlung. Da eine mit einer Vielzahl von Zellen verbundener Datenleitung von einem Speicherausgang angesteuert wird, ist die Betriebsgeschwindigkeit eines solchen Zeitschalters kleiner als die eines Registers oder von Logik-Schaltkreisen, so daß solche Zeitschalter bei Hochgeschwindigkeitssprechwegen wie z.B. der Vermittlung eines breitbandigen Kanales oder einer Telefon-Satelliten-Verbindung, nicht verwendet werden kann.

Es wurde auch schon ein Zeitschalter vorgeschlagen, der einen Multiplexler bestehend aus einem Schieberegister und Logik-Gattern vorgeschlagen, der somit als Zeitschalter der keine Speichereinrichtung verwendet, dient; dieser ist so aufgebaut, daß er Daten simultan auswählt basierend auf einer einzigen Adressinformation. Will man einen hoch integrierten Zeitschalter herstellen, so muß man notwendigerweise einen ODER-Gatter-Schaltkreis mit mehreren Eingängen verwenden, was nicht nur die Arbeitsgeschwindigkeit verringert, sondern auch die Größe des Dekoders und die Anzahl von Steuerleitungen vergrößert, so daß man keinen praktikablen Zeitschalter erhält. In der US-PS 4 344 170 ist ein Matrix-Schalter mit Torsteuerkreisen beschrieben, bei dem eine Vielzahl von Multiplexern verwendet wird, deren Anzahl gleich der Anzahl der parallel zu verarbeitenden Daten ist. Hierdurch wird die Vergrößerung der Betriebsgewindigkeit kompensiert, die durch die Verwendung eines ODER-Gatter-Schaltkreises mit mehreren Eingängen bedingt ist. Mit diesem beschriebenen System kann, selbst wenn die Multiplexer mit niedrigerer Geschwindigkeit arbeiten, eine Vermittlungsgeschwindigkeit erreicht wsrden,

gg die gleich der der Schieberegister ist, so daß @Ia leitschalter mit extrem hoher Geschwindigkeit verwirkliefet werden kann. Dieses System erfordert jedoch eine große An-

zahl von Bauteilen, wobei diese Anzahl gleich dem Quadrat des Multiplexer-Grades ist, so daß es Schwierigkeiten bereitet ein hoch integriertes System zu schaffen.

Mit der vorliegenden Erfindung soll daher ein verbesserter elektronischer Zeitschalter geschaffen werden. Aufgabe der Erfindung ist es daher, den Zeitschalter der eingangs genannten Art dahingehend zu verbessern, daß die Anzahl der Bauelemente verringert, seine Kapazität jedoch vergrößert ist, wobei gleichzeitig die hohe Betriebsgeschwindigkeit beibehalten bleibt.

Weiterhin soll der neue Zeitschalter mit geringerer dynamischer Energie betreibbar sein,

Diese Aufgabe wird durch die im Kennzeichenteil des Patentanspruches 1 angegebenen Merkmale gelöst. Vorteilhafte Ausgestaltungen und Weiterbildung der Erfindung sind den Unteransprüchen zu entnehmen»

Es sei darauf hingewiesen, daß die simultane Auswahl beim stand der Technik die Entwicklung von elektronischen Schaltern in hoch integrierter Form verhindert hat; bei der Erfindung wird daher parallel gearbeitet und in der Form eines Tannenbaumnetzwerkes unter Beanspruchung einer gewissen Zeitdauer.

Zu der Lösung der obigen Aufgabe schlägt die Erfindung vor, erste und zweite Einheiten zu verwenden, die jeweils erste und zweite Serie miteinander verbundener Register verwenden, welche mit unterschiedlicher Takt- bzw. Zeitsteuerung Eingangssignal empfangen; weiterhin wird ein Schalter verwendet, der mit dem Ausgang des zweiten Registers verbunden ist. Die Ausgänge der Schalter der ersten und zweiten Einheiten sind gemeinsam miteinander verbunden, wodurch ein Paar gebildet wird. Eine Mehrzahl von solchen Paaren ist in der Form eines Tannenbaumnetzwerkes angeordnet.

-δ-An die entsprechenden Schalter jeder Stufe werden Steuersignale mit unterschiedlichen zeitlichen Folgen sequentiell angelegt und zwar in vorbestimmtem zeitlichen Abstand. Das erste Register der ersten Stufe bildet einen Teil einer Daten empfangenden Einrichtung und speichert sequentiell eingegebene Daten mit einem ersten Zeitsteuertakt. Die zweiten Register der ersten Stufe werden mit einem gemeinsamen Rahmenimpuls versorgt um die Inhalte der entsprechenden ersten Register zu übernehmen, während die ersten Register der zweiten und darauffolgenden Stufen Daten sequentiell speichern und zwar unter einem dritten Zeit-" steuertakt, der mit den ersten und zweiten Zeitsteuertakten synchron ist, diesen gegenüber jedoch versetzt ist.

Gemäß einer Modifikation der Erfindung sind die ersten Register der ersten Stufe in Serie miteinander verbunden. Sie bilden so einen Teil eines Schieberegisters, das die Daten sequentiell verschiebt, während es die Daten unter einer Zeitsteuerung übernimmt, die mit einem Taktsignal synchron ist.

Nach einem anderen Ausführungsbeispiel der Erfindung empfangen die ersten Register der ersten Stufe die Daten parallel zur gleichen Zeit. Die Daten werden dann sequentiell mittels eines Abtastsignales übernommen, wobei letzteres zur unterschiedlichen Zeitpunkten synchron mit dem Taktsignal erscheint, welches den ersten Registern der ersten Stufe von einem das Abtastsignal erzeugenden Schaltkreis zugeführt wird, welcher ein Umlauf-Schieberegister aufweist.

Nach einer weiteren Modifikation der Erfindung bestehen die ersten und zweiten Register und der oben beschriebene Schalter aus einem einzigen D-Flip-Flop-Schaltkreis,

Die Erfindung schafft einen elektronischen Zeitschalter, der erste und zweite Einheiten enthält, die jeweils seriell

miteinander verbundene erste und zweite Register besitzen, welche Eingangsdaten mit unterschiedlichen Zeitsteuerungen übernehmen sowie einen Schalter am Ausgang des zweiten Registers, wobei die Ausgänge der Schalter der ersten und zweiten Einheit gemeinsam zur Bildung eines Paares miteinander verbunden sind; weiterhin sind Einrichtungen vorgesehen, um eine Vielzahl von solchen Paaren zu einem Tannenbaumnetzwerk mit mehreren Stufen zu verbinden; sodann sind Einrichtungen vorgesehen, die sequentiell Steuersignale zuführen, welche in vorbestimmtem zeitlichen Abstand unterschiedlicher Schalterverbindungs-Zeitsteuerimpulse aufweisen; die ersten Register der ersten Stufe bilden einen Teil eines Daten übernehmenden Schaltkreises; die ersten Register der ersten Stufe speichern sequentiell Daten, die unter einer ersten Zeitsteuerung sequentiell zugeführt werden; es sind Mittel vorgesehen, die einen gemeinsamen Rahmenimpuls an die zweiten Register der ersten Stufe anlegen, um die Inhalte der entsprechenden ersten Register zu speichern; die ersten Register der zweiten und nachfolgenden Stufen speichern sequentiell die Daten unter einer zweiten Zeitsteuerung; schließlich speichern die zweiten Register der zweiten und nachfolgenden Stufen sequentiell die Daten unter einer dritten Zeitsteuerung, die synchron mit der zweiten Zeitsteuerung, jedoch von dieser verschieden ist, wodurch die gespeicherten Daten mit einer vorbestimmten Zeitsteuerung zu unterschiedlichen Zeitpunkten ausgegeben werden=

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels im Zusammenhang mit der Zeichnung ausführlicher erläutert= Es zeigt:

Figur 1 ein Schaltbild des grundlegenden Aufbaus des elektronischen Zeitschalters nach einem Ausführungsbeispiel der Erfindung;

Figur 2 ein Blockschaltbild mit Einzelheiten des elektronischen Zeitschalters, der mit einem Minimum von

-ΙΟΙ Bauelementen aufgebaut ist, entsprechend dem Ausführungsbeispiel der Figur 1; Figur 3 ein Zeitdiagramm zur Erläuterung der Arbeitsweise

des elektronischen Zeitschalters der Figur 2; Figur 4 ein Blockschaltbild eines weiteren Ausführungsbeispiels des elektronischen Zeitschalters nach der Erfindung;
Figur 5 ein Zeitdiagramm zur Erläuterung der Betriebsweise

des elektronischen Zeitschalters der Figur 4; Figur 6 ein Blockschaltbild eines weiteren Ausführungsbeispiels des elektronischen Zeitschalters nach der Erfindung; und
Figur 7 ein Schaltbild eines modifizierten Elementes mit minimalem Bauteilaufwand, das bei der Erfindung verwendet wird.

Figur 1 zeigt das Grundkonzept des Schalters nach der Erfindung. Die Bezugs zeichen 1OA und 1OB bezeichnen erste Register, die jeweils einen Dateneingangsanschluß DIl aufweisen, einen Eingangsanschluß TSl für ein Zeitsteuersignal sowie einen Ausgangsanschluß 01. Jedes Register speichert die an den Dateneingangsanschluß DIl angelegten Daten entsprechend dem Zeitsteuersignal, das an den Zeitsteuersignal Eingangsanschluß TSl angelegt wird. Sein Ausgangssignal erscheint an dem Ausgangssignalanschluß 01.

Bei dem in Figur 1 dargestellten Ausführungsbeispiel werden die ersten Register durch einen Feldeffekttransistor FETl gebildet, welcher einen Transfergatterschaltkreis bildet sowie durch einen Inverter INVl. Der Dateneingangsan-Schluß DIl ist mit einer der Elektroden des Feldeffekttransistors FETl verbunden, während der Eingang des Inverters ENVl mit der anderen Elektrode des Feldeffekttransistors verbunden ist. Die Steuerelektrode des Feldeffekttransistors FETl ist mit dem ZeitsteuersignaleiufafEfsan-Schluß TSl verbunden. Mit einem solchen Aufbau werden eingegebene Daten nach dem Anlegen des Zeitsteuersigp.als an den Zeitsteuersignaleingangsanschluß TSl in einem■

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sator C^ gespeichert, welcher mit dem Eingang des Inverters verbunden ist. Werden MOS- oder CMOS-Schaltkreise verwendet, so wird der Kondensator C, durch deren parasitären Kapazitäten der Gate-Elektrode des MOS- oder CMOS-Transistors geschaffen; falls gewünscht, können jedoch auch unabhängige Kapazitätselemente verwendet werden. Die Bezugszeichen 2OA und 2OB bezeichnen zweite Register, die jeweils einen Eingangsanschluß DI2, einen Zeitsteuersignaleingangsanschluß TS2 und einen Ausgangsanschluß 02 aufweisen, wobei sie in gleicher Weise aufgebaut sind wie die ersten Register 1OA und 10B₀ Jeder Dateneingangsanschluß DI2 ist mit einer Elektrode eines Feldeffekttransistors FET2 verbunden, wobei der Zeitsteuersignaleingangsanschluß . TS2 mit den Steuerelektroden des Feldeffekttransistors FET2 verbunden ist und die andere Elektrode des Feldeffekttransistors FET2 mit dem Eingang eines Inverters INV2 verbunden ist, dessen Ausgang mit dem Anschluß 02 verbunden ist. Erscheint ein Zeitsteuersignal an dem Anschluß TS2, so werden die Ausgänge der ersten Register 1OA und 1OB entsprechend in den Kondensatoren C„ gespeichert.

Die Bezugszeichen 3OA und 3OB bezeichnen Schalter, die jeweils einen Steuersignalanschluß CS besitzen und die zwischen Eingangsanschlüssen DI3 und Ausgangsanschlüssen 03 liegen. Sie werden durch Steuerinformationen oder -signa-Ie über die Steueranschlüsse CS ein- bzw, ausgeschaltet. Jeder Eingangsanschluß DI3 ist mit dem Ausgangsanschluß des Inverters INV2 verbunden.

Bei der Erfindung bilden die hintereinander geschalteten ersten und zweiten Register und der Schalter ein Grundelement, wobei benachbarte Grundelemente mit den Ausgängen der entsprechenden Schalter miteinander verbunden sind. Die Ausgangssignale der entsprechenden Grundelemente werden über einen gemeinsamen Verbindungspunkt CP zu nachfolgenden Stufen übermittelt. Bei diesem Ausführungsbeispiel ist eine Vielzahl solcher Grundelemente vorgesehen, die als Mehrfach-Stufen verbunden sind und so eine Tannenbaum-

Schaltkreisanordnung bilden. Im konkreten Fall sind die Schalter 3OA und 3OB durch elektronische Schalter gebildet, wie z.B. durch UND-Gatter und die gemeinsame Verbindung zwischen den Grundelementen wird durch ein ODER-Gatter hergestellt.

Bei diesem Aufbau werden die im Zeitmultiplex den ersten Registern 1OA und 1OB zugeführten Daten in den zweiten Registern 2OA und 2OB mit vorgegebener zeitlicher Ablauf- IQ folge verriegelt bzw. gespeichert und die so verriegelten

bzw. gespeicherten Daten werden mit einer vorgegebenen • Zeitsteuerung gemäß einer Steuerinformation sequentiell ausgegeben. Da die Grundelemente in Form eines Tannenbaumnetzwerkes verschaltet sind, kann die Anzahl dieser Grundig elemente in den nachgeschalteten Stufen verringert werden. Folglich kann mit der Erfindung ein hoch integrierter Schaltkreis gebildet werden, der weniger Bauelemente enthält als die Einrichtungen des Standes der Technik. Weiter kann, da die Arbeitsgeschwindigkeit des elektronischen Zeitschalters mit der die Daten speichernden Registern übereinstimmend gemacht werden kann, ein Hochgeschwindigkeitsschalter mit hohem Integrationsgrad erhalten werden.

Figur 2 zeigt ein Ausführungsbeispiel, bei dem eine Vielzahl 2g von Grundelementen der Figur 1 zur Bildung von 12 Multiplex-Zeitschaltern verwendet werden. In Figur 2 bezeichnet ein Block 21 ein 12 stufiges Schieberegister, das die an einem Eingang sequentiell angelegten Daten in Übereinstimmung mit Taktimpulsen (| und φ verschiebt. Für die weig₀ tere Beschreibung werden die Stufen 21A und 21B als typische Beispiel des Schieberegisters 21 beschrieben. Jede der Stufen 21A und 21B enthält die ersten Register 1OA und 1OB der Figur 1, wobei diese Stufen so aufgebaut sind, daß sie Eingangsdaten in Abhängigkeit von dem Taktisspals f gc übernehmen. Diese Stufen 21A und 2JLB besitzen Register HA und HB, die den gleichen Aufbau wie die erstna Register haben und die von dem Taktimpuls φ getrigggjrt wer-

na „

den, wobei der Taktimpuls Jj gegenüber dem Taktimpuls J) um 180° phasenverschoben ist. Die Register 11A und HB sind den ersten Registern 1OA und 1OB vorgeschaltet. Daten D. werden dem Register HA eingegeben, während der Ausgang des ersten Registers der Vorstufe 21A dem Register HB zugeführt wird. Die auf das Register 21A des Schieberegisters 21 folgenden Stufen sind in gleicher Weise aufgebaut, so daß der Ausgang des ersten Registers 1OA der Vorstufe unter der Zeitsteuerung des Taktimpulses <£ überjQ nommen wird und dann zu dem ersten Register des nachfolgenden Stufe weitergeleitet wird und zwar unter der Zeitsteuerung des Taktimpulses (|.

In Figur 2 ist weiterhin ein 12-Byte-Verriegelungsschalt-

■|k ' kreis vorgesehen, der die Inhalte der entsprechenden Stufen der Schieberegister parallel und gleichzeitig verriegelt, d.h. die Ausgänge der entsprechenden ersten Register werden unter der Zeitsteuerung der Rahmenimpulse FP dem Verriegelungsschaltkreis 22 zugeführt, welcher dem zweiten

«ο Register 2OA in Figur 1 entspricht. Weiterhin sind Multiplexer 23 bis 28 mit 2 Eingängen vorgesehen, welche ein spezifisches Paar von 2- Bit -Ausgängen unter der Steuerung eines Steuersignales Sl, das später beschrieben wird, selektiv ausgeben. Jeder der Multiplexer 23 bis 28 entspricht einer Kombination von Schaltern 3OA und 3OB der Figur 1. Der oben beschriebene Aufbau kann für alle Schieberegister 21, den Verriegelungsschaltkreis 22 und die Multiplexer 23 bis 28 der Figur 2 verwendet werden, wobei diese Elemente die erste Stufe des elektronischen Zeit-

„Q schalters der Erfindung bilden.

Faßt man die Betriebsweise der verschiedenen, den ersten Schalter der ersten Stufe bildenden Elemente, zusammen, so übernimmt das Schieberegister 21 die Eingangsdaten D. un_g5 ter Steuerung der Taictimpulse |> und Jj und schiebt diese Daten zu der nachfolgenden Stufe. Der Verriegelungsschaltkreis 22 verriegelt simultan die Daten aller Stufen des

Schieberegisters 21 unter der Steuerung des Rahmenimpulses FP. Die Ausgänge des Verriegelungsschaltkreises 22 sind mit Eingangsanschlüssen der zugeordneten Multiplexer 22 bis 28 verbunden, wobei jeder von Ihnen eine der beiden Eingangsdateninformationen unter der Steuerung eines gemeinsamen Steuersignals Sl auswählt und ausgibt.

Es sind weitere Register 31 bis 36 und 38 bis 43 vorgesehen, wobei die Register 31 bis 36 dem ersten Register 1OA der Figur 1 entsprechen und die Register 38 bis 43 dem zweiten Register 2OA der Figur 1 entsprechen. Die Ausgänge der Multiplexer 23 bis 28 werden von den zugeordneten Registern 31 bis 36 übernommen und zwar unter Steuerung des Taktimpulses (][, während die Ausgänge dieser Register 31 bis 36 unter der Steuerung des Takimpulses φ übernommen werden.

Zum selektiven Ausgeben einer der beiden Eingangsinformationen und der Steuerung eines Steuersignals S2 sind Multiplexer 44 bis 46 mit zwei Eingängen vorgesehen, welche weiter unten beschrieben werden. Ähnlich wie die Multiplexer 23 bis 28 entsprechen die Multiplexer 44 bis 46 den Schaltern 1OA und 1OB der Figur 1.

Die oben beschriebenen Elemente bilden die zweite Stufe des Zeitschalters, wobei ihre Betriebsweise nachfolgend kurz beschrieben wird. Die Ausgänge der Register 23 bis 28 werden in die Register 31 bis 36 und 38 bis 43 übernommen, und zwar unter der Steuerung der Taktimpule J) und φ.

Die Register 31, 38 und 32, 39 sind mit dem Multiplexer 44 verbunden, die Register 33, 40 und 34, 41 mit dem Multiplexer 45 und die Register 35, 42 und 36, 43 mit dem Multiplexer 46. Entsprechend dem gemeinsamen Steuersignal S2 geben die Multiplexer 44 bis 46 eines ihrer bsiiScn Eingangssignale dann aus. Wie später beschrieben wig&e wird das Steuersignal S2 ein Bit später erzeugt be2o>§@a auf die entsprechende Adressinformation.

Es sind weitere Register 49 bis 51 und 53 bis 55 vorgesehen, wobei die Register 49 bis 51 dem ersten Register 1OA der Figur Ί entsprechen, während die Register 53 bis 55 dem zweiten Register 2OA der Figur 1 entsprechen. Die Ausgänge der Muliplexer 44 bis 46 werden unter der Steuerung des Taktimpulses (§_ in die zugeordneten Register 49 bis 51 übernommen, während die Ausgänge dieser Register unter der Steuerung des Takimpulses Jj von den zugeordneten Registern 53 bis 55 übernommen werden.

Weiterhin ist auch ein Multiplexer 58 mit drei Eingängen vorgesehen, der eine von drei Eingangsinformationen auswählt und zwar unter einem später beschriebenen Steuersignal. Dieser Multiplexer 58 enthält drei Schalter gemäß Figur 1, die durch ein Steuersignal S3 ein- bzw. ausgeschaltet werden.

Diese Elemente bilden die dritte Stufe des Zeitschalters wobei ihre Arbeitsweise wie folgt ist: Die Ausgänge der Multiplexer 44 bis 46 werden in zugeordneten Registern 49 bis 51 und 53 bis 55 gespeichert entsprechend den Taktimpulsen <|) und (|. Die Ausgänge der Register 49 bis 51 und 53 bis 55 werden dem Multiplexer 58 zugeführt, der eine der drei Eingangsdateninformationen unter Steuerung des Steuerungssignals S3 auswählt. An den Ausgangsanschluß des Multiplexers 58 sind zwei in Reihe geschaltete Register 60 und 61 angeschlossen, die durch Taktimpulse J) und (| gesteuert werden, zur Übernahme der Ausgänge des Multiplexers 58. Diese Register bilden einen 1-Bit -Verriegelungs-Schaltkreis.

Es sei darauf hingewiesen, daß die Register 31 bis 36, 38 bis 43, 49 bis 51 und 53 bis 55 mit den Registern 36 und 38, 49 und 53 kombiniert sind, so daß sie als Verzögerungselemente dienen, was bewirkt, daß der Multiplexer als Leitung für serielle Eingabe dient.

In diesem Falle ist zwischen einem Schaltersteuerspeicher

60 und einen Dekoder 68 ein zweistufiges Register 69 geschaltet, das von den Taktimpulsen |) und δ gesteuert wird, um ein Steuersignal um 2 Bits zu verzögern, wodurch der Multiplexer als besagte Leitung für serielle Eingabe (Pipe-

K line) betrieben wird. Der Schaltersteuer-Speicher 63 besteht aus mehreren rückgekoppelten Schieberegistern und speichert von außen angelegte Steuerinformationen, die in Bezug zu den Daten steht, so daß es sich hier um ein Random-Adreß-Signal handelt.

Der Schaltersteuer-Speicher 63 speichert in zufälliger Reihenfolge 12 vier-Bit - Adreß-Informationen, die jeweils eine der 12 Stufen des Schieberegisters 21 bezeichnen. Der Inhalt des Speichers 63 wird entsprechend den Taktimpulsen ic δ und φ ausgegeben. Die Adressen des Schaltersteuer-Speichers 63 werden in drei Teiladressen Al (1 Bit), A2 (1 Bit und A3 (2 Bits) aufgeteilt.

An den Speicher 63 ist ein 1-Bit—Dekoder 65 angeschlossen, _on der ein Bit der Adresse Al des .Bits niedrigster Ordnung (LSB) der in dem Speicher 63 gespeicherten Adresse deko-■ diert, um ein Steuersignal Sl für das Ein- bzw. Ausschalten der Schalter 3OA und 3OB der Figur 1 erzeugt, welche paarweise in den Multiplexern 23 bis 28 vorhanden sind. „_ Weiterhin ist ein I-Byte-Dekoder 66 vorgesehen um ein Bit der Adresse A2 zu dekodieren, da es benachbart zu dem Bit niedrigster Ordnung der Adresse Al liegt, zur Bildung eines Steuersignals S2, das die mit den Multiplexers 44 bis 46 paarweise verbundenen Schalter ein- bzw. ausschaltet. Zwi- | „_η sehen dem Schaltersteuerspeicher 63 und dem Dekoder 66 ist ein Register 67 vorgesehen, das von Taktimpulsen (J) ^und $ gesteuert wird und daß das Steuersignal S2 um 1 Bit ver- · zögert, so daß die Multiplexer 44 bis 4 6 als die erwähnte Leitung für serielle Eingabe (Pipeline) dienen, !Sei? ©©köder' 68 dekodiert die Zwei-Bit - Adresse A3, d.h. das Bit mit

der höchsten Rangfolge (MSB) und das darauffolgend© Bit zur Ein- und Ausschaltung der drei Schalter des Multiplexers 58.

Im folgenden wird die Betriebsweise des Zeitschalters der Figur 2 unter Bezugnahme auf die Zeitdiagramme der Figuren 3A bis 3J erläutert. In der folgenden Beschreibung wird lediglich auf den Taktimpuls § Bezug genommen. Es sei jedoch darauf hingewiesen, daß in Wirklichkeit die Verriegelungs- und Verschiebeoperationen durch die Taktiinpulse |) und δ bewirkt werden, welche gegenphasig zueinander sind« Alle 12 Taktimpulse J) wird der in Figur 3B dargestellte Rahmenimpuls FP erzeugt, wobei in dieser Fi= gur auch die Aufteilung des Rahmens erkennbar ist„

Innerhalb jedes Rahmens werden 12 Daten bzw. Datenimpulse in das Schieberegisters 21 übernommen und die in dem vorhergehenden Rahmen übernommenen 12 Datenimpulse ausgelesen. Wie aus Figur 3C zu erkennen, werden zwischen dem ersten und dem zwölften Taktimpuls die Daten bl bis bl2 sequentiell in das Schieberegister 21 übernommen. In gleicher Weise werden zwischen dem dreizehnten und vierundzwanzigsten Taktimpuls die Daten el bis cl2 übernommen und zwischen dem fünfundzwanzigstens und sechsunddreißigsten Taktimpuls § die Daten dl bis dl2„ Beim zwölften Taktimsen

puls ψ wird der Rahmenimpuls FP erzeugt, so daß die Daten bl bis bl2 zu dem Verriegelungsschaltkreis 22 übermittelt werden, wobei es sich hierbei um die Daten handelt, die während des vorhergehenden Rahmens (Figur 3D) in das Register 21 übernommen wurden= In gleicher Weise v/erden beim vierundzwanzigsten Taktimpuls J) die Daten el bis cl2 übernommen,, Weiterhin sendet der Schalter-Steuerspeicher 63 die Leseadresse für die in dem vorhergehenden Rahmen übernommenen Daten synchron mit dem Taktimpuls JT aus. Beispielsweise werden während der zwölf Takte, die auf den zwölften Taktimpuls § folgen, die beliebigen Adressen bÄ bis bli zum Auslesen der Daten bl bis bl2 ausgesandt. Von diesen Adressen wird das dekodierte Signal Sl (Figur 3E) des niederrangigsten Bits (LSB) der Adresse bAl an die Multiplexer 23 bis 28 angelegt, so daß die von diesen Multiplexern ausgewählten Daten (bAl) zu den Registern

■J

38 bis 43 (Figur 3H) über die Register 31 bis 36 gesandt werden. Detaillierter werden zuerst 6 Daten aus den Daten bl bis bl2, die in dem Verriegelungsschaltkreis 24 verriegelt sind, ausgewählt und dann in den Registern 38 bis 43 gespeichert. Die Betriebsweise der Register 31 bis 36 und 38 bis 43 wird im folgenden detaillierter unter Bezugnahme auf die Register 31 und 38 beschreiben, die representativ für die anderen Register sind. Während die
Vorstufe 31 die Daten übernimmt, hält die folgende Stufe 38 die bereits übernommenen Daten. Sieht man das Vorstufenregister 31 als Speicher des Vorstufenmultiplexers 23 an und das nachgeschaltete Register 38 als Speicher des nachgeschalteten Multiplexers 44, so bilden die entsprechenden Multiplexer Schaltkreismodule gleichen Aufbaus, die jeweils an ihren Eingängen und Ausgängen Verriegelungsschaltkreise haben.

Die Teiladresse bA2 wird nach Verzögerung um einen Taktimpuls zu dem Dekoder 66 übermittelt, wo das dekodierte Signal S2 (Figur 3F) gebildet wird. Als Antwort auf dieses Signal S2 wählen die Multiplexer 44 bis 46 die Daten bA2 aus, die über die Register 49 bis 51 zu den Registern 53 bis 55 übermittelt werden (Figur 31). Folglich speichern die Register 53 bis 55 drei Daten, die durch die Teiladressen bAl und bA2 aus den Daten bl bis bl2 ausgewählt wurden. Die Adresse mit dem höchstrangigen Bit wird wiederum um einen Taktimpuls verzögert und dann dem Dekoder 38
zugeführt, zur Bildung eines dekodierten Signals S3 (Figur 3 G). In Antwort auf dieses Signal wählt der Multiplexer 58 einen der drei Dateninformationen (bA2) aus, die in den Registern 53 bis 55 gespeichert sind. Die ausgewählte Dateninformation wird als Dateninformation bA3 über das Register 60 dem Register 61 zugeführt und dort gespeichert und anschließend an einen externen Schaltkreis aasge-

geben.

Der oben beschriebene Vorgang wird kontinuierlich far die Adressen bB.... bL kontinuierlich ausgeführt* ?©£ia,n-

,α* .j

laßt man,, daß die Multiplexer als Einrichtung für serielle Dateneingabe (Pipeline) arbeiten, so kann das Auslesen beliebiger Adressen parallel erfolgen und gleichseitig mit der Eingabe der Daten in die Schieberegister ο Da das Einlesen von Daten, in ein Schieberegister letztlich das gleiche ist wie ein sequentielles Einschreiben,, stellt die oben beschriebene Betreibsweise die Betriebsweise eines Zeitschalters dar, welche durch sequentielles Schreiben und wahlfreies Auslesen bewirkt wird.,,

Es sei darauf hingewiesen, daß die Erfindung nicht auf das oben beschriebene Ausführungsbeispiel beschränkt ist und daß verschiedene Änderungen und Modifikationen möglich sind= Beispielsweise können, obwohl in den obigen Äusfüh-5 rungsbeispielen die Anzahl der Datenbits gleich 1 war, die Daten auch mehrere Bits nthalten. Müssen beispielsweise 8 Datenbits verarbeitet werden, so können. 8 Schaltkreise gemäß Figur 2 parallel zueinander geschaltet werden „

.

Da, wie'oben beschrieben, bei dem elektronischen Zeitschalter nach der Erfindung das sequentielle Einschreiben durch Schieberegister durchgeführt wird und da das wahlfreie Auslesen durch die als "Pipeline" ausgebildeten Multiplexer,, die aus Rec-istera u:ul Hultiplexern bestehen;, durchgeführt wird, kann jeder Vorgang mit einer Geschwindigkeit durchgeführt wer den, die ira wesentlichen gleich der.Betriebsgeschwindigkeit der Schieberegister ist (einige 10 bis ein'g-j .100 MH^) ο

Diese Geschwindigkeit ist extrem hoch im Vergleich mit der

Zykluszeit der Speichereinrichtung* Da die Anzahl der Sprechwege (Eingangsschieberegister und Multiplexer) proportional dem liuit i plexergrad η ist und da die Anzahl der gg .Steusrspeicher-SinrJ.ohtungen proportional η log^n ist„ ist eis Anzahl dieser Schültkreiselomente äurchlich kiel··· ner als bei Matriic-Schaltkreisen, b^i denen sie η * ist»

Da bei der Erfindung ein gleichzeitiges Einschreiben und Auslesen möglich ist, kann die Anzahl der erforderlichen Taktzyklen auf die Hälfte reduziert werden gegenüber einer Schaltung, bei der Einschreiben und Auslesen unabhängig voneinander durchgeführt werden müssen. Da die Daten bei der Erfindung zu jedem Zyklus oder Rahmen in Speicherschaltkreise eingeschrieben werden, die als Register, Verriegelungsschaltkreise oder ähnliches aufgebaut sind, können dynamische Schaltkreise verwendet werden, so daß ein Zeitschalter aufgebaut werden kann, der eine geringere Anzahl von Baukomponenten aufweist und der mit geringerem Energieverbrauch betreibbar ist.

Weiterhin ist hervorzuheben, daß der Zeitschalter durch hintereinander angeordnete Multiplexer-Module mit kleinen Speicherkapazitäten aufgebaut werden kann, so daß der Schalter nach der Erfindung sehr einfach entworfen werden kann und für LSI-Schaltkreise (hoch integrierte Schaltkreise) geeignet ist. Hohe Arbeitsgeschwindigkeit und hohe Integration konnten bei den Speichern des Standes der Technik nicht erreicht werden. Bei der Erfindung können sie dagegen gleichzeitig erreicht werden, so daß eine wirtschaftliche Telefonvermittlung geringer größer und geringen Energieverbrauchs hergestellt werden kann.

Figur 4 zeigt ein weiteres Ausführungsbeispiel des elektronischen Zeitschalters nach der Erfindung, bei dem die Daten parallel in die Register der ersten Stufe eingegeben werden und die Übernahme der Daten in die entsprechenden Register synchron mit dem Ausgang eines rückgekoppelten Schieberegisters, bei dem die Daten umlaufen und das eine Steuerung mit einem Bit gleich "1" aufweist, durchgeführt wird. Werden die oben beschriebenen Schieberegister verwendet, so erfolgt das Verschieben sisir in die Schieberegister eingegebenen Information parallel mittels aller Speicherelemente, die die entsprechen«!©» Stufen des REgisters bilden, so daß alle Stufen des Sehiebe-

registers dynamische Energie verbrauchen. Wenn ein hochgradig multiplexer Schalter gebaut wird, der eine große Anzahl von Eingangsinformationen vermitteln kann, so steigt die Anzahl der Schieberegister und somit auch der Bedarf an dynamischer Energie. Steigt auch die Betriebsgeschwindigkeit, so tritt das Problem eines weiterhin vergrößerten dynamischen Energiebedarfes auf. Im einzelnen bedeutet dies: Wird der Multiplexer Grad n-fachvergrößert, so muß man die Anzahl der Schieberegister und die Betriebsgeschwindigkeit um den Faktor η vergrößern. Der Bedarf an

dynamischer Energie wächst dann um den Faktor η . Aufgrund dieser Vergrößerung des Energiebedarfes ist es schwierig, einen Schalter mit höherem Multiplexergrad aufzubauen unabhängig von der Entwicklung integrierter Schaltkreise«

Bei der Modifikation der Figur 4 wird daher wie folgt vorgegangen: In der ersten Stufe des elektronischen Zeitschalters werden die Daten parallel den Speicherelementen zugeführt, welche zur Speicherung der Daten ausgebildet sind; da hierbei Daten gleichzeitig zu nur einem Speicherelement eingegeben werden, das durch ein Selektionssignal ausgewählt wird und die Daten aus einem von einem Steuersignal bezeichneten Speicherelement ausgewählt werden, ist hierbei die Anzahl der Speicherelemente, die während des Betriebes einer Telefonvermittlung ihren Zustand ändern auf 1 beschränkt, wodurch der Energieverbrauch verringert wird.

Bei der Schaltung gemäß Figur 4 haben die Bauelemente die gleiche oder ähnliche Funktion wie bei Figur 2 und sind daher auch mit den gleichen Bezugszeichen bezeichnet. Ein Abtastsignal-Generator 100 enthält ein rückgekoppeltes Schieberegister, das aus vier Registerpaaren 101A, 101B; 102A, 102B; 103A, 103B; und 104A, 104B besteht, die ringrömig zusammengeschaltet sind und jeweils einen Weiterleitungs-Gatter-Schaltkreis und einen Inverter enthalten.

Jedes Registerpaar wird durch Taktimpulse £ und (^ angesteuert, um ein Eingangssignal einzulesen und zu speichern. Hierbei speichert lediglich ein Registerpaar eine Information "1" während die anderen Paare die Information "0" speichern. Jedes Registerpaar kann durch einen MOS-Flip-Flop-Schaltkreis aufgebaut sein. Die Ausgangsanschlüsse TO bis T3 geben folglich synchron mit den Taktimpulsen $> und <$ Ausgangssignale ab. Es werden Eingangsdaten D parallel in die ersten Registergruppen 1OA, 1OB, IOC und IOD eingegeben. Detaillierter werden an die Steuerelektroden der Transfer-Gatter-Schaltkreise, die diese Register bilden, die Ausgangssignale des Abtastsignalgenerators angelegt, welche in den Figuren 5D bis 5G dargestellt sind; die Eingangsdaten D. werden an die Eingangselektroden der Transfer-Gatter-Schaltkreise angelegt. Folglich übernehmen die ersten Register 10A bis IOD die Eingangsdaten D. gemäß Figur 5C, entsprechend den Ausgangssignalen des Abtastsignalgenerators 100 (Figur 5D bis 5G); wird ein Rahmenimpuls FP (vgl. Figur 5B) synchron mit dem letzten Taktimpuls ($ (der gegenüber dem Impuls <£" gegenphasig ist) erzeugt, so wird dieser Rahmenimpuls FP in einem Verriegelungsschaltkreis gespeichert, der aus den zweiten Registern 2OA, 2OB, 2OC und 2OD besteht.

Es sei jetzt angenommen, daß die vier multiplex-verschachtelten Daten A, B, C und D zu jedem Rahmen in der angegebenen Reihenfolge eingegeben werden. Wie aus Figur 5C zu ersehen, sei angenommen, daß die Daten D. die Bestandteile Al, Bl, Cl und Dl für den ersten Rahmen, A2, B2, C2 und D2 für den zweiten Rahmen und A3, B3, C3 und D3 für den dritten Rahmen enthalten. Da der Abtastsignalgenerator 100 die anfänglichen Daten, d.h. T = 1, T, = 0, T_= 0 und T, = 0 während des ersten Zyklus sequentiell verschiebt, so werden die Auswahl- bzw. Selektionsisifisale (TO, Tl, T2 und T3) im zweiten Zyklus zu (0, I^ ©_tf 0), im dritten Zyklus 0, 0, 1, 0 und im vierten Zyklus Q, Q, 0, Im ersten Abschnitt des zweiten Rahmens kehren die Daten

in ihren Ausgangszustand zurück, wobei dieser Vorgang für jeden Rahmen wiederholt wird. Folglich werden beim ersten Rahmen in die Register 1OA bis IOD, die ein Datenspeicherelement enthalten, die Daten wie folgt eingegeben: Im ersten Zyklus werden die Daten Al nur in das erste Register 1OA eingegeben; im zweiten Zyklus werden nur die Daten Bl in das Register 1OB eingeschrieben; im dritten Zyklus werden nur die Daten Cl in das Register IOC eingegeben und im vierten Zyklus lediglich die Daten Dl in das Register 10D₀ Ist ein Zyklus beendet, so halten diese Register die eingegebenen Daten, sobald das Auswahlsignal zu einer "Null" wird» Anschließend wird dieser Vorgang alle vier Zyklen wiederholt. Hieraus ergibt sich, daß das erste Register 1OB zu jedem vierten Zyklus Daten B spei-

IQ chert, das erste Register IOC Daten C und das erste Register IOD Daten D. Diese Zustände sind in den Figuren 5L bis 50 dargestellt. Auf diese Weise werden die Eingangsdaten in den ersten Registern gespeichert. Danach werden die Daten in die zugeordneten zweiten Register 2OA bis 2OD übertragen, wie in den Figuren 5P bis 5S dargestellt und zwar unter Steuerung des Rahmenimpulses FP der Figur 5B.

Im folgenden wird die Ausgabe der eingegebenen Daten erläutert. Dieser Betriebsschritt wird durch eines der vier zweiten Register des Verriegelungsschaltkreises 22 der zweiten Stufe ausgeführt und zwar unter Steuerung des Signales Sl (00, 01), das in den Figuren 5H und 51 gezeigt ist und das von dem Schaltersteuer-Speicher 63 ausgegeben gg wird. Ist das dem Schalter 3OA zugeführte Steuersignal Sl (00) eine "0" und das Eingangssignal Sl (01) für den Schalter 3OB eine "1", so werden die zweiten Register 2OB und 2OD ausgewählt, ihre Ausgänge Bl und Dl zu den Registern 31 bzw. 32 der nächsten Stufe zu übermitteln. Ist gg das dem Schalter 3OA zugeführte Steuersignal Sl (00) eine "1" und das dem Schalter 3OB zugeführte Signal "01" eine "0", so werden die ersten Register 2OA und 2OC ausgewählt,

ihre Ausgänge Al bzw. Cl zu übertragen. In Antwort auf die Taktimpulse <f) und (jj verschieben die ersten und zweiten Register 31, 32 und 38, 39 die in sie eingegebenen Daten, so daß diese Daten aufeinander folgend in den zweiten Registern 38 und 39 gespeichert werden. Diese Zustände sind in den Figuren 5T und 5U gezeigt. Bei diesen Zuständen wird dem Multiplexer .44 ein Steuersignal S2 (02, 03) gemäß den Figuren 5J und 5K zugeführt. Hierauf wählt der Multiplexer 44 aufeinanderfolgend die in den Registern 38 und 3 9 gespeicherten Daten aus, wie in Figur 5V gezeigt, so daß die ausgewählten Daten in den Registern 49 und 53 aufeinander folgend gespeichert werden und dann zu den nachfolgenden Stufen als ein Ausgang D gesandt werden. Wie in Figur 5V dargestellt, habe.n die Ausgangsdaten die Reihenfolge D, C, B und A, die von der Eingangsreihenfolge A, B, C und D im Zeitpunkt der Dateneingabe verschieden ist.

Figur 6 zeigt ein weiteres Ausführungsbeispiel eines Zeitschalters, bei dem die ersten und zweiten Register und die Schalter durch "Master-Slave"-D-Flip-Flop-Schaltkreise ausgebildet ist. In gleicher Weise wie bei dem Ausführungsbeispiels der Figur 4 ist bei Figur 6 ein Abtastsignalgenerator 100 vorgesehen, der durch rückgekoppelte Schieberegister aufgebaut ist, welche D-Flip-Flop-Schaltkreise verwenden. Folglich werden die Ausgänge TO bis T3 des Abtastsignalgenerators 100 den Eingangsanschlüssen der D-Flip-Flops 201 bis 204 zugeführt. Representativ für diese Flip-Flops wird das D-Flip-Flop 201 beschrieben. Das

3Q D-Flip-Flop 201 enthält eine "Master"-Einheit 15A, eine "Slave"-Einheit 25A und eine Schaltereinheit 3 5A. Die Mastereinheit 15A besteht aus zwei UND-Gatter-Schaltkreisen GAl und GA2, aus NAND-Gatter-Schaltkreisen GNl und GK2 sowie Invertern IVl und IV2; es arbeitet in gleicher Weise wie das erste Register 1OA der Figur 1. Dem ÜMD-Gatter GAl werden die Daten D. eingegeben sowie der Ausgang TO des Abtastsignalgenerators 100, so daß es sein Ausgangssignal

iwtv

einem Eingang des NAND-Gatters GNl weiterleitet. Dem UND-Gatter GA2 werden die Daten D. über den Inverter INI

in

zugeführt sowie der Ausgang TO des Abtastsignalgenerators 100, so daß sein Ausgangssignal einem Eingang des NAND-Gatters GN2 zugeführt wird. Folglich erzeugt das UND-Gatter GAl der Mastereinheit 15A ein Ausgangssignal, wenn die eingegebenen Daten D. eine "1" darstellen, während das UND-Gatter GA2 ein Ausgangssignal erzeugt, wenn die eingegebenen Daten D. eine "0" sind, und zwar jeweils dann, wenn ein Ausgangssignal TO von dem Abtastsignalgenerator 100 zugeführt wird. Folglich arbeiten die UND-Gatter GAl und GA2 zusammen mit dem Inverter INI in gleicher Weise wie das Transfergatter FETl der Figur 1. Die Eingänge und Ausgänge der NAND-Gatter GNl und GN2, denen die Ausgänge dieser Gatter-Schaltkreise zugeführt werden, sind kreuzweise miteinander verbunden, wodurch ein Flip-Flop gebildet wird. Wenn dem NAND-Gatter GNl der Ausgang des UND-Gatters GAl zugeführt wird, so wird sein Ausgang Q zu einer "0", während der Ausgang Q des NAND-Gatters GN2 zu einer "1" wird. Diese Ausgänge werden den Eingangsanschlüssen der Slave-Einheit 2 5A zugeführt.

Die Slave-Einheit 25A enthält UND-Gatter GA4, GA5, und NAND-Gatter GN4 und GN5, die in gleicher Weise wie das zweite Register 2OA der Figur 1 arbeiten. Beim Empfang eines Rahmenimpulses FP werden die UND-Gatter GA4 und GA5 in Bereitschaft gesetzt, so daß das UND-Gatter GA4 dem Eingang des nachfolgenden NAND-Gatters GN 4 der Ausgang Q des NAND-Gatters GNl der Mastereinheit 15A zugeführt wird; das UND-Gatter GA5 sendet dann den Ausgang Q des NAND-gatters GN2 der Mastereinheit 15A zu dem Eingang des nachfolgenden NAND-Gatters GN5. Diese NAND-Gatter GN4 und GN5 sind zur Bildung eines Flip-Flops kreuzweise miteinander verbunden. Wenn der Ausgang Q des NAND-Gatters GNl der Mastereinheit 15A ausgesandt wird, so wird der Ausgang Q des NAND-Gatters GN2 nicht ausgesandt und umgekehrt; wenn der Ausgang Q des NAND-Gatters GN2 ausgesandt wird, so wird

-26-der Ausgang Q nicht übertragen.

Der Ausgang der Slave-Einheit 25A, d.h. der Ausgang Q des NAND-Gatters GN4, wir dem Schalter 35A übermittelt, der zwei Zustände einnehmen kann, d.h. eine "1" oder eine "0" ( einen Zustand mit hoher Impedanz, der durch den Ausgang der Slave-Einheit 25 bei Vorhandensein eines Steuersignals eingenommen wird; sowie einen Zustand niedriger Impedanz, wenn kein Steuersignal angelegt ist ). Der Ausgang des Schalters 35A ist mit dem Ausgang eines D-Flip-Flops 202 derselben Stufe verbunden und so verschaltet, daß er den Ausgang Tl des Flip-Flops 112 des Abtastsignalgenerators empfängt und dann einem D-Flip-Flop 205 der nächsten Stufe zuführt.

Da die Eingabe und Ausgabeoperationen der verschiedenen Bauteile bei diesem Ausführungsbeispiel im wesentlichen die gleichen sind wie bei dem Ausführungsbeispiel der Figur 4, wird hier auf eine Wiederholung verzichtet. Die D-Flip-Flops 205 an dem Ausgang der D-Flip-Flops 201 und

202 und ein D-Flip-Flop 206 am Ausgang der D-Flip-Flops

203 und 204 sind in gleicher Weise aufgebaut wie das oben beschriebene D-Flip-Flop. Allerdings wird das Zeitsteuersignal TO, das an die UND-Gatter GAl und GA2 des D-Flip-Flops 201 angelegt wird, durch den Taktimpuls § und den Rahmenimpuls FP ersetzt und das Zeitsteuersignal, das die Eingänge der UND-Gatter GA4 und GA5 angelegt wird, ist durch den Taktimpuls δ ersetzt. Es sei darauf hingewiesen, daß bei Verwendung eines Schalters mit zwei Zuständen, wie er im· Zusammenhang mit dem Schalter 35A beschrieben wurde und bei dem eine hohe Impedanz erzeugt werden kann, wenn der Schalter nicht ausgewählt ist, der Vorteil besteht, daß spezielle Bauelemente, wie z.B. ein ODSR-Gatter-Schaltkreis, der zur gemeinsamen Verbindung d©sr Ausgänge der Flip-Flops 201 und 202 benötigt wird*, dann fortgelassen werden kann. Der bei diesem AusführUföSfsbeispiel verwendete Schalter mit zwei Zuständden kann bmi--

spielsweise durch einen als Transfergatter geschalteten Feldeffekttransistor realisiert werden.

Obwohl in den Ausführungsbeispielen 2 und 4 das Grundelement aus einer Korabination von zwei Schieberegistern und einem Schalter aufgebaut war, kann eines der Register ebenfalls als Schalter verwendet werden. Ein solcher Aufbau ist in Figur 7 dargestellt, bei der jedes der ersten Register 1OA und 1OB durch die Kombination eines Inverters

]_q und eines Transfer-Gatters aufgebaut ist, ähnlich den oben beschriebenen Ausführungsbeispielen. Der Aufbau der Figur 7 unterscheidet sich jedoch darin, daß ein Inverter INVl in der vorhergehenden Stufe des Transfergatters FETl vorgesehen ist. Dieses Transfergatter FETl wird durch den

-^g Taktimpuls <|) gesteuert, um den Ausgang des Inverters INVl weiter zu leiten und zwar zu der Kombination aus zweiten Register und Schalter 27A und 27B der nachfolgenden Stufe, welche die Eingangsdaten gespeichert hält. Das kombinierte Schieberregister mit Schalter 27A bzw. 27B enthält einen

2Q Inverter INV2 und ein Transfergatter FET2, und empfängt und speichert die Ausgangssignale der ersten Stufe 1OA und 1OB. Dem Transfergatter FET2 wird eines der Steuersignale von dem Schalter-Steuer-Speicher zugeführt und zwar über einen Dekoder, wobei dies unter der zeitlichen Ablaufsteuerung des Taktimpulses $ erfolgt, der um 180° gegenüber dem Taktimpuls <]j phasenversetzt ist, wobei letzterer dem Transfergatter des ersten Registers zugeführt wird und wobei der Taktimpuls ff die UND-Gatter GAlO und GAIl in Bereitschaft setzt. Diese Modifaktion sorgt nicht nur für

OQ eine Schaltersteuerfunktion des zweiten Registers sondern auch für den Transfer-Betrieb des Schalters. Die Ausgänge des Transfergatters FET2 der Register 27A und 27B werden zusammengefaßt der nachfolgenden Stufe zugeführt.

gj- Obwohl in Figur 1 die gemeinsame Verbindung der Schalter 3OA und 3OB und das Grundelement durch die Kombination eines UND-Gatters mit einem UND-Gatter geschaffen wurde,

kann bei LSI-Technik (hoch integrierte Schaltkreise) die gemeinsame Verbindung auch durch einen kombinierten Gatter-Schaltkreis hergestellt werden.

§ Weiterhin sei darauf hingewiesen/ daß obwohl in Figur 4 das Transfer-Gatter und der inverter jeder Stufe als integrierter Schaltkreis in MOS-Technik besehrieben ist, die gleiche Betriebsweise auch mit einem integrierten Behaltkreis in CMOS-Technik realisiert werden kann. Obwohl die IQ Zeitsteuersignale so zusammengesetzt bzw. addiert werden _t daß der Schaltkreisaufbau mehr oder weniger kompliziert wird/ ist die grundlegende Konstruktion die gleiche wie bei integrierten Schaltkreisen in MOS-Technik»

IQ Schließlich wurde bei den obigen Ausführungsbeispielen das V©n dem SchalterSteuer-Speicher ausgegebene Steuersignal für nachfolgende Stufen um ein Bit verzögert; diese Ver=* zögerung kann auch so bewirkt werden, daß das Steuersignal in dettt Sehaltersteuer-Speicher vorgespeichert wird*

!Sämtliche in den Patentansprüchen, der Beschreibung Und Zeichnung dargestellten technischen Einzelheiten können S©W©hl für sich als auch in beliebiger Kombination ander erfindungswesentlich sein,

Claims

POPP₅SAJDA₁V-BULOW₅HRABAL^PARTKEr;

Patentanwälte · European "Patent Attorneys München · Bremen*

Popp, Sajda, v. Biilow, Hrabal & Partner. Postfach 860624, D-8000 München 86

Anm.: Nippon Telegraphe & Telephone Public Corporation 1-6 Uchisaiwaicho 1-chome Chiyoda-ku, Tokyo JAPAN

Dr. Engen Popp Dipl.-Ing., DipI.-Wirtsch.-tng.

Wolf E. Sajda Dipl.-Phys.

Dr. Tam V.BÜlow Dipl.-Ing., Dipl.-Wirtsch.-Ing.

Dr. Ulrich Hrabal Dipi.-Chem.

Erich Bolte Dipi.-ing.·

BÜRO MÜNCHEN/MUNICH OFFICE:

Widenmayerstraße 48 Postfach/P.O.Box 860624 D-8000 München 86 Telefon: (089) 222631 Telex: 5213 222 epod Telekopierer: (089)221721

Ihr Zeichen
Your ref.

Ihr Schreiben vom
Your letter of

Unser Zeichen Our ref.

M/YAM-27-DE

29. August 1983 vB/Ma

Elektronischer Zeitschalter

Prioritäten:

Japan, 30. August 1982, Nr. 150310/82

Japan, 126. Februar 1983, Nr. 31651/83

Japan, 15. August 1983, Nr. ........ (wird nachgereicht)

Patentansprüche

( IA Elektronischer Zeitschalter gekennzeichnet durch folgende Merkmale:

Erste und zweite Einheiten, von denen jede seriell miteinander verbundene erste und zweite Register (1OA, 1OB; 20A, 20B) aufweist, welche mit unterschiedlicher Zeitsteuerung Eingangsdaten übernehmen, sowie einen Schalter (3OA; 30B) am Ausgang des zweiten Registers (2OA, 20B), wobei die Ausgänge der Schalter (3OA; 30B) der ersten und zweiten Einhei-

ten zur Bildung eines Paares miteinander verbunden sind; Einrichtungen (CP), die eine Vielzahl von Paaren zu einem Tannenbaumnetzwerk mit mehreren Stufen verbinden; Einrichtungen, die Steuersignale für unterschiedliche Schalterbetätigungen mit vorgegebenem zeitlichen Abstand erzeugen;

wobei die ersten Register (1OA, 10B) der ersten Stufe einen Abschnitt von Daten übernehmenden Einrichtungen bilden ;

wobei die ersten Register (1OA, 10B) der ersten Stufe aufeinander folgend Daten speichern, die aufeinander folgend unter einer ersten Zeitsteuerung angelegt werden; Einrichtungen, die einen gemeinsamen Rahmenimpuls an die zweiten Register (2OA, 20B) der ersten Stufe anlegen, zur Abspeicherung der Inhalte der zugeordneten ersten Register (1OA, 10B);

wobei die ersten Register der zweiten und nachfolgenden Stufen Daten unter einer zweiten Zeitsteuerung aufeinander folgend abspeichern; und

wobei die zweiten Register der zweiten und nachfolgenden Stufen aufeinander folgend Daten unter einer dritten Zeitsteuerung abspeichern, welche mit der zweiten Zeitsteuerung synchron jedoch gegenüber dieser unterschiedlich ist, wodurch die unter einer vorbestimmten Zeitsteuerung abgespeicherten Daten mit unterschiedlicher Zeitsteuerung ausgegeben werden.

2. Elektronischer Zeitschalter nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Register (1OA, 1OB; 2OA, 20B) jeweils durch Transfer-Gatter Schaltkreise (FETl, FET2), Inverter (INVl, INV2) und Speicherkapazitäten (Cl, C2) gebildet sind.

3. Elektronischer Zeitschalter nach Anspruch 1, aaetoxeh gekennzeichnet, daß die ersten und zweiten Register durch eine Master-Einheit (15A) und eine Slave-Einheit C25A) eines Master-Slave-D-Flip-Flops gebildet sind.

4= Elektronischer Zeitschalter nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Register der ersten Stufe einen Teil eines Schieberegisters bilden, das mehrere Stufen aufweist, wobei die an einen Anschluß des Schieberegisters angelegten Daten sequentiell durch das Schieberegister hindurch geschoben werden entsprechend angelegten Taktimpulsen.

5. Elektronischer Zeitschalter nach Anspruch 1, dadurch gekennzeichnet, daß ein an die paarweise zusammengefaßten Einheiten der einzelnen Stufen angelegtes Steuersignal durch Dekodieren einer Adressinformation erzeugt wird, die aus einem Schaltersteuer-Speicher (63) auslesbar ist.

6 ο Elektronischer Zeitschalter nach Anspruch 5, dadurch gekennzeichnet, daß zusätzliche Einrichtungen (67, 69) vorgesehen sind, die die Steuersignal für die zugeordneten Stufen verzögern, in dem sie eine Ädressinformation um 1 Bit gegenüber dem Steuersignal der benachbarten vorhergehenden Stufe verzögern.

7. Elektronischer Zeitschalter nach Anspruch 1, dadurch gekennzeichnet, daß die Daten den ersten Registern der ersten Stufe parallel zugeführt werden und mittels eines Zeitsteuersignales in die zugeordneten ersten Register übernommen werden, welches von einem rückgekoppelten Schieberegister (100) ausgegeben wird, das als Abtastsignalgenerator dient.

8. Elektronischer Zeitschalter nach Anspruch 1, dadurch gekennzeichnet, daß die jeweiligen Stufen des rückgekoppelten Schieberegisters mittels D-Flip-Flops (101A, 101B ..) aufgebaut sind.

9c Elektronischer Zeitschalter nach Anspruch 1, dadurch gekennzeichnet, daß das erste Register aus einem Transfergatter und einem Inverter aufgebaut ist, wobei das zweite

Register und der Schalter durch die Kombination eines weiteres Transfergatters und eines weiteren Inverters gebildet ist und die entsprechenden Transfergatter des zweiten Registers, die ein Paar bilden, so verschaltet sind, daß sie unterschiedliche Steuersignale über UND-Gatter empfangen, wobei diese Steuersignale mittels Taktimpulsen übermittelt werden, die sich von denen des ersten Registers unterscheiden.

10. Elektronischer Zeitschalter nach Anspruch 1, dadurch gekennzeichnet, daß das Paar weiterhin eine dritte Einheit enthält, welche die ersten und zweiten Register sowie einen an den Ausgang des zweiten Registers angeschlossenen Schalter enthält.