DE2518051A1

DE2518051A1 - Multiplexiervorrichtung fuer n plesiochrone bitfolgen

Info

Publication number: DE2518051A1
Application number: DE19752518051
Authority: DE
Inventors: Pierre Doussoux
Original assignee: Alcatel CIT SA
Current assignee: Alcatel CIT SA
Priority date: 1974-04-25
Filing date: 1975-04-23
Publication date: 1975-11-13
Also published as: IE41019L; LU72300A1; US4002844A; DK180875A; PL108542B1; IE41019B1; NL7504985A; IT1037588B; BR7502506A; FR2269246A1; JPS50147606A; FR2269246B1; BE827240A; GB1501283A

Description

FQB

Fo 9284 D

2 3. April

Dipl.-Ing. Jürgen WEINMILLER

PATENTASSESSOR *J Γ -1 O f\ C

8ÜOO f^:^nci,en 8O
Zeppelinsir. 63

COMPAGNIE INDUSTRIELLE DES TELECOMMUNICATIONS

CIT-ALCATEL
12, rue de la Baume, 75008 PARIS, Frankreich

MULTIPLEXIERVORRICHTUNG FÜR η PLESIOCHRONE BITFOLGEN

DLe Erfindung gehört in den Bereich der digitalen Übertragungen. Sie betrifft insbesondere eine digitale Multiplexiervorrichtung.

BeL digitalen Multiplexverfahren werden η digitale Bitfolgen, die eine gegebene Schrittgeschwindigkeit aufweisen und in η Eingangskanälen enthalten sind, gestaffelt und synchronisiert und mit einer höheren Schrittgeschwindigkeit in einer einzigen Bitfolge zusammengefaßt. Zur Durchführung

5 0 ^fJ ν 4 C / 0 7 6 *

dieses Multiplexvorgangs müssen die eintreffenden Bitfolgen untereinander synchronisiert werden. Im allgemeinen liegen diese Bitfolgen aber lediglich frequenzmäßig sehr nahe beieinander, d.h., daß sie zwar dieselbe*nominale Schrittgeschwindigkeit haben, jedoch von unabhängigen Taktgebern gesteuert werden, welche untereinander nicht synchronisiert sind; daher können ihre Taktfrequenzen nicht ganz genau gleich sein. Diese sog. plesiochronen Bitfolgen werden bekannterweise synchronisiert, indem sie alle auf eine gleiche Schrittgeschwindigkeit gebracht werden, die etwas höher liegt als die, die jede einzelne Bitfolge aufweisen kann. Der Schrittgeschwindigkeitsunterschied wird dadurch ausgeglichen, daß in jede Bitfolge zusätzliche sog. Abgleichbits aufgenommen werden.

Beim Empfang muß eine Demultiplexvorrichtung in der Multiplexbitfolge (oder schnellen Bitfolge) die jedem der Eingangskanäle angehörenden Abgleichbits erkennen und herausziehen können, damit die langsamen Bitfolgen richtig wiederhergestellt werden können. Hierzu nehmen die Abgleichbits in der Multiplexbitfolge genau bestimmte Stellen ein, und es ist notwendig, an ebenfalls bestimmten Stellen sog. Abgleichanzeigebits einzufügen, anhand deren sich feststellen läßt, ob ein Abgleich durchgeführt wurde.

Die Multiplexbitfolge, deren Schrittgeschwindigkeit etwas größer als η mal die größte bei den langsamen Bitfolgen auftretende Schrittgeschwindigkeit ist, wird in "Rahmen" unterteilt, die durch ein besonderes "Rahmenverriegelungswort" ge-

5098 4 6/0765

nanntes Wiederholungssignal gekennzeichnet sind, und aus einer bestimmten Zahl von Binärelementen bestehen. Jeder Rahmen umfaßt :

I. Binärelemente, die die zu übertragende, aus den langsamen Bitfolgen stammende Information enthalten; in diesem Fall spricht man von "informativen" Bits,

II. Füllbinärelemente, zu denen gehören :

11.1. regelmäßig eingefügte Binärelemente, die gebildet werden aus :

Il.l.a. dem Rahmenverriegelungswort mit evtl. Reservebits? diese werden zusammen als "Rahmenanfangsidentifizierungsraerkmal" bezeichnet,

Il.l.b. den jedem der Eingangskanäle angehörenden Abgleichanzeigeinformationen, sowie

11.2. eventuelle Abgleichsbits für die verschiedenen Eingangskanäle .

In bekannten Multiplexsystemen empfangen η Kanalorgane jeweils eine langsame Bitfolge und synchronisieren diese durch Hinzufügen der Abgleichbits; ausgehend von diesen synchronisierten Bitfolgen liefert ein Multiplexorgan die Multiplexbitfolge. Die Kanalorgane enthalten Mittel, mit denen die Abgleichbits in die langsamen Bitfolgen und mit denen die Abgleichanzeigebits in die synchronisierten Bitfolgen eingefügt werden können, damit letztere bei ihrer Ankunft im Multiplexorgan miteinander gebündelt werden können (Verschachtelung). Hierzu muß jedes der Kanalorgane vom Multiplexierorgan Informationen zur Schrittgeschwindigkeit der Multiplexbitfolge,

9^6/0765

zur Rahmen frequenz, zur Lage der Abgleichbinärelemente und der Abgleichanzeigebits, die dem entsprechenden Eingangskanal zugeordnet sind, erhalten.

In einer solchen Einrichtung ist die Anzahl der Verbindungen zwischen den Kanalorganen und dem Multiplexierorgan folglich sehr groß, was bei hoher Eingangsgeschwindigkeit und großer Eingangskanalzahl zu schwierigen Verdrahtungen führt.

Die Erfindung zielt darauf ab, diese Anzahl von Verbindungen zu verringern und somit die Multiplexmöglichkeiten zu vergrößern. Eine erfindungsgemäße Vorrichtung enthält zwar ebenfalls Kanalorgane in Verbindung mit einem Multiplexierorgan, jedoch zur Erreichung des angegebenen Ziels sind die in diesen beiden Organen eingesetzten Mittel einfacher als die früher verwendeten.

Die Erfindung bezieht sich also auf eine Multiplexiervorrichtung zur Bündlung von η plesiochronen Eingangsbitfolgen, die jeweils eine eigene Schrittgeschwindigkeit Ri (i = 1 ... n) aufweisen, in einer schnelleren Bitfolge, deren Schrittgeschwindigkeit R ist und die in "Rahmen" unterteilt ist und an bestimmten Stellen im Rahmen ein Identifizierungsmerkmal, mindestens eine Gruppe von η Abgleichanzeigebits und höchstens ein Abgleichsbit pro Eingangsbitfolge aufweist, wobei die Vorrichtung umfaßt

- ein Multiplexierorgan mit einem Multiplexschaltkreis zur Erzeugung der schnellen Bitfolge sowie Mitteln zur Herstellung, ausgehend von der Schrittgeschwindigkeit R, einer Taktfolge HL,

5 0 9 8 A ß / 0 7 6 5

deren Schrittgeschwindigkeit R¹ gleich dem η-ten Teil von R ist und die an den den Abgleichsbits entsprechenden Stellen "Löcher" aufweist und

- η Kanalorgane, die jeweils einen Sperrschaltkreis für die Taktfolge HL sowie eine Speichergruppe, die als Puffer arbeitet und beim Schreiben durch eine Taktfolge der Schrittgeschwindigkeit Ri und beim Lesen durch die Ausgangstaktfolge HLi des Sperrschaltkreises gesteuert wird, um die Eingangsbitfolge mit der Schrittgeschwindigkeit Ri aufzunehmen und mit einer Schrittgeschwindigkeit R¹ abzugeben, weiter einen Phasenvergleicher für die Taktfolge HLi und die Taktfolge Ri, und schließlich einen Abgleichsbefehlsschaltkreis enthalten, der das Ergebnis dieses Vergleichs ausgehend vom ersten Signal S, das auftritt, berücksichtigt und ein Steuersignal des Sperrschaltkreises erarbeitet, falls das Ergebnis dies erfordert. In einer derartigen Vorrichtung ist die Erfindung dadurch gekennzeichnet, daß jedes der Kanalcrgane Mittel aufweist, mit denen in die aus der Speichergruppe austretende Bitfolge während der Dauer eines Rahmensynchronisationssignals S ein vom berücksichtigten Ergebnis abhängiges Abgleichsteuersignal eingefügt wird, wobei die aus den Mitteln kommende Bitfolge auf den Multiplexschaltkreis geleitet wird, und daß das Multiplexierorgan Mittel zum Lesen jedes der η Abgleichsteuersignale aufweist, wobei diese Lesemittel den Multiplexschaltkreis zur Einfügung der Abgleichsanzeigebits in die schnelle Bitfolge steuern, sowie Mittel, die in Abhängigkeit vom Ergebnis des Lesevorgangs Signale zur Freigabe des Abgleiche zur Steuerung der entsprechenden Abgleichsbefehlsschaltkreise erarbeiten.

509846/0766

Die Erfindung wird im Verlauf der nachfolgenden Beschreibung eines Ausführungsbeispiels näher erläutert. Es sei hier eine Einrichtung zugrunde gelegt, die vier Eingangskanäle mit je einer nominalen Schrittgeschwindigkeit von 2,048 MBits pro Sekunde aufweist, wobei die Multiplexbitfolge auf eine Schrittgeschwindigkeit von 8,448 MBits pro Sekunde gebracht wird.

Die Beschreibxing erfolgt unter Bezugnahme auf die beiliegenden Zeichnungen. Es zeigen :

Fig. 1 die (standardisierte) Struktur eines Rahmens in einer Multiplexbitfolge von 8,448 Bit pro Sekunde;

Fig. 2 ein Schaltbild einer erfindungsgemäßen Vorrichtung;

Fig. 3 ein Kanalorgan in Verbindung mit dem Multiplexorgan der Vorrichtung gemäß Fig. 2;

Fig. 4 im einzelnen einen Teil der Vorrichtung gemäß Fig. 3?

Fig. 5 eine graphische Darstellung der Takte.

In den verschiedenen Figuren werden für gleiche Bestandteile dieselben Bezugszeichen verwendet.

In Fig. 1 ist car allgemeine Rahmen einer Multipleximpulsfolge mit 8,448 Megabit pro Sekunde dargestellt, die aus vier Bitfolgen von je 2,048 Megabits pro Sekunde entstanden ist. Er weist 848 Binärelemente auf und ist in vier Abschnitte Sa bis Sd von je 212 Binärelementen unterteilt. Der erste Abschnitt Sa beginnt mit zehn Rahmenverriegelungsbits VT, denen zwei Be-

5098 4 6/0765

7518051

triebsbits BS folgen; diese zwölf Bits bilden ein Identifizierungsmerkmal CI. Die Abschnitte Sb, Sc und Sd beginnen jeweils mit einer Gruppe Ib, Ic bzw. Id aus vier Abgleichsanzeigebits, wobei das erste Bit jeder dieser Gruppen einer ersten Eingangsbitfolge, das zweite Bit einer zweiten Eingangsbitfolge usw. angehört, was in der Fig. 1 durch die Bezugszahlen 1, 2, 3, 4 angedeutet wird, die unter den Stellen der Binäre leinen te eingezeichnet sind.

Falls Abgleichsbits vorhanden sind, nehmen diese in Form einer Gruppe J die Bitstellen ein, die den Stellen der Abgleichanzeigebits des vierten Abschnitts Sd folgen; dabei wird die erste Stelle der Gruppe J der ersten Eingangsbitfolge, die zweite der zweiten Eingangsbitfolge usw. zugeordnet. So ergibt sich höchstens ein Abgleichbit pro Rahmen und pro Eingangskanal. Wenn in einem gegebenen Rahmen ein Eingangskanal kein Abgleichbit benötigt, dann ist die diesem Kanal in der Gruppe J zugeordnete Stelle von einem aus der entsprechenden Eingangsbitfolge stammenden informativen Bit besetzt.

Der erste Abschnitt Sa enthält somit 200 informative Bits, d.h. 50 pro Eingangskanal; die Abschnitte Sb und Sc weisen jeder 208 informative Bits auf, d.h. 52 pro Eingangskanal; was den vierten Abschnitt Sd anbetrifft, so schwankt die Anzahl der informativen Bits von einem Rahmen zum nächsten zwischen 204 und 208, d.h. zwischen 51 und 52 pro Eingangskanal.

In Fig. 2 treffen vier plesiochrone Bitfolgen Tl bis T4, deren jeweilige Schrittgeschwindigkeit Rl bis R4 einen

50 3 P h6/0765

/518051

nominalen Wert von 2,C48 Megabits pro Sekunde beträgt, auf je einem von vier Kanalorganen 11, 12, 13 bzw. 14 ein. die darüber hinaus Taktfolgen mit den Schrittgeschwindigkeiten Rl bis R4 empfangen. Ein Multiplexierorgan 5 liefert eine Bitfolge T, die die Bündelung der Bitfolgen Tl, T2, T3 und T4 darstellt, mit einer Schrittgeschwindigkeit von 8,448 Megabit pro Sekunde. Das Multiplexierorgan 5 leitet auf die Kanalorgane 11 bis 14 eine Gruppe von Signalen Pl bis F4 sowie ein Signal HL.

Bei jedem dieser Signale Fl bis F4 handelt es sich um ein zusammengesetztes Signal aus einem Rahmensynchronisationssignal und, falls für den entsprechenden Kanal eine Abgleichung notwendig ist, einem Abgleichssteuersignal. Das Signal HL wird von einem Taktgeber mit einer Schrittgeschwindigkeit R¹ von 2,112 Megabit pro Sekunde, also mit einem Viertel der Schrittgeschwindigkeit von 8,448 Megabit pro

den
Sekunde erhalten, wobei die Identifizierungsbinärelementen und den Abgleichanzeigebits entsprechenden Impulse im Taktgeber unterdrückt werden. Die zwölf Identifizierungsbits in der Multiplexbitfolge T mit der Schrittgeschwindigkeit R entsprechen drei Taktgeberimpulsen mit der Schrittgeschwindigkeit R¹; ferner entsprechen die drei Gruppen Ib, Ic, Id aus vier Abgleichanzeigebits (Fig. 1) jeweils einem Taktgeberimpuls mit der Schrittgeschwindigkeit R¹. Die Taktfolge HL weist also ein "Loch" von drei Impulsen zu Beginn des Rahmens und ein "Loch" von einem Impuls zu Beginn des zweiten, dritten und vierten Abschnitts des Rahmens auf.

509846/0765

Die Kanalorgane 11 bis 14 leiten zum Multiplexierorgan 5 die Bitfolgen T¹I bis T¹4, die durch Synchronisierung der BLtfolgen Tl bis T4 erhalten wurden und deren Schrittgeschwindigkeit R¹ beträgt. An der Stelle des Identifizierungsbits ist in jeder der Bitfolgen T¹I bis T¹4 ein Abgleichsanfragesignal eingeschaltet.

In Fig. 3 ist der Aufbau eines Kanalorgans, hier beispielsweise des Organs 11, sowie des Multiplexierorgans 5 dargestellt.

Das Kanalorgan 11 umfaßt einen Schaltkreis 15, der auf einem ersten Eingang das Signal HL und auf einem zweiten Eingang ein Abgleichsteuersignal OJl empfängt, dessen Aufgabe darin besteht, einen Impuls der Taktfolge HL zu sperren, wenn ein Abgleich notwendig ist. Den Schaltkreis 15 verläßt ein Signal HLl. Eine Speichergruppe 16, die die Bitfolge Tl empfängt und für das Einschreiben durch die Taktfolge mit der Schrittgeschwindigkeit Rl und für das Auslesen durch das Signal HLl gesteuert wird, soll eine Bitfolge T¹¹I liefern, deren Schrittgeschwindigkeit R¹ ist, wobei die in der Lesetaktfolge HLl auftretenden "Löcher" sich in der Takt folge T"l durch eine Wiederholung des vorhergehenden Informationsbinärelements äußern.

Es ist bekannt, eine solche Speichergruppe mit Hilfe eines Pufferspeichers 17 herzustellen, der die Bitfolge Tl empfängt und aus einer Gruppe von Kippstufen sowie einer Gruppe von logischen Gattern, einem Schaltkreis 18 zur Steuerung des Einschreibens in den Speicher mit der Schrittgeschwindigkeit Rl

5098 4 6/0765

AO

sowie einem Schaltkreis 19 zur Steuerung des Lesens mit der Taktfolge HLl gebildet wird, wobei die Schaltkreise 18 und 19 aus Ringzählern bestehen können.

Mit Rücksicht auf die Schwankungen in der nominalen Schrittgeschwindigkeit der Eingangskanäle sowie auf evtl. Eingangs jitter werden vorteilhafterweise Achterzähler verwendet, die auf acht Ausgängen acht (durch einen Doppelpfeil symbolisierte) Signale liefern, die mit der Frequenz des Steuertaktgebers, d.h. mit der Schrittgeschwindigkeit Rl für den Zähler

18 und mit der Taktfolgegeschwindkeit von HLl für den Zähler 19, verschoben sind. Bei dem Zähler 18 wird im weiteren Verlauf des Textes von Schreibfortschrittsignalen und bei dem Zähler 19 von Lesefortschrittsignalen gesprochen.

Es sei kurz die Arbeitsweise einer solchen bekannten Einrichtung erläutert. Die acht Kippstufen des Pufferspeichers 17 empfangen jeweils auf ihrem Eingang D die Bitfolge Tl und werden durch die acht Ausgänge des Zählers 18 gesteuert. Hier ist es möglich, das erste, das neunte, das siebzehnte usw. Bit einer Bitfolge Tl in der ersten Kippstufe, das zweite, das zehnte, das achtzehnte usw. Bit in der zweiten Kippstufe und so fort zu speichern, wobei die Information jedesmal während acht Taktgebertakten gehalten wird. So wird eine Reihen-Parallelumwandlung vorgenommen. Jeder Kippstufe ist ein UND-Gatter zugeordnet, das durch eins der acht Ausgangssignale des Zählers

19 betätigt wird. Diese Gatter liefern am Aiisgang den von der ihnen jeweils zugeordneten Kippstufe festgehaltenen Wert während eines Zeitraums, der durch den Zähler 19 festgelegt wird. Alle

509 8 A6/0765

Lesesignale werden durch eine ODER-Funktion zusammengefaßt, die eine Parallel-Reihenumformung vornimmt und am Ausgang die Bitfolge T¹¹I liefert.

Eine Phasenvergleicher 20 zwischen den Taktfolgen mit der Schrittgeschwindigkeit Rl und HLl empfängt auf einer ersten Gruppe von Eingängen die Ausgangssignale des Zählers 18 und auf einer zweiten Gruppe von Eingängen die Ausgangssignale des Zählers 19. Dieser Vergleicher ermöglicht die Auffindung jeglicher Überlappung zwischen einem Schreibfortschrittsignal, das zu einer bestimmten Kippstufe des Speichers 17 geleitet wird, und dem Lesefortschrittsignal, das zu dem dieser Kippstufe zugeordneten Gatter geleitet wird.

Ein Ausgangssignal C des Vergleichers 20 wird einem Abgleichsbefehlschaltkreis 21 zugeführt, der darüber hinaus das Signal Fl empfängt und auf einem ersten Ausgang das Signal OJl, auf einem zweiten und dritten Ausgang Signale U bzw. V liefert, mit denen ein Schaltkreis 22 zur Einfügung der Abgleichssteuerung beaufschlagt wird. Der Schaltkreis 22 erhält außerdem die Bitfolge T¹¹I und liefert die Bitfolge T¹I. Die Schaltkreise 21 und 22 sowie die Signale U und V werden unter Bezug auf die Fig. 4 noch näher beschrieben.

Das Multiplexierorgan 5 weist einen Leseschaltkreis 23 für die Abgleichssteuerungssignale, einen Schaltkreis 24 zur Erarbeitung von Steuersignalen, einen Schaltkreis 26 zur Erarbeitung der Signale Fl bis F4 sowie den eigentlichen MuItiplexschaltkreis 25 auf. Die Signale, die lediglich die Kanäle 2, 3 und 4 betreffen sind gestrichelt eingezeichnet. Der

0 0 0 h (3 /0765

Leseschaltkreis 23 empfängt auf einer ersten Gruppe von Eingängen die Bitfolgen T¹I bis T¹4 und auf einer zweiten Gruppe von Eingängen Synchronisationssignale L und M. die vom Schaltkreis 24 stammen, der seinerseits die Taktfolge mit der Schrittgeschwindigkeit R empfängt und die Taktfolge HL liefert. Der Schaltkreis 26 erarbeitet ausgehend von einer ersten Gruppe von vier Signalen Zl bis Z4, die vom Schaltkreis 23 geliefert werden, und von Informationen, die aus dem Schaltkreis 24 stammen und einerseits die Rahmensynchronisierung und andererseits die Stellen der Abgleichungen betreffen, die Signale Fl bis F4. Eine zweite Gruppe von vier Signalen Pl bis P4, die aus dem Schaltkreis 23 stammen, wird dem Multiplexschaltkreis 25 zugeführt, der darüber hinaus die Bitfolgen T¹I bis T¹4 sowie die Taktfolge mit der Schrittgeschwindigkeit R und eine aus dem Schaltkreis 24 stammende Information zur Rahmenfrequenz empfängt. Die MuItiplexbitfolge T wird vom Multiplexschaltkreis 25 geliefert.

Die Signale L, M, Zl und Pl werden unter Bezug auf die Figuren 4 und 5 genauer definiert. Die Signale Z2 bis Z4 sowie die Signale P2 bis P4 sind dem Signal Zl bzw. Pl analog.

Fig. 4 stellt im einzelnen die Schaltkreise 15, 21

dem und 22 des Kanalorgans 11 sowie einen Teil des Schaltkreises 23 entsprechenden Schaltkreis 231 dar, der den Kanal 1 betrifft, sowie einen Schaltkreis 261 zur Herstellung des Signals Fl, der zum Schaltkreis 26 gehört. Die Signale F2, F3 und F4 werden mit Hilfe von mit dem Schaltkreis 261 identischen Schaltkreisen erarbeitet und der Schaltkreis 23 enthält für jeden der Kanäle einen dem Schaltkreis 231 identischen Schaltkreis.

5 0 S :■ L η / π 7 6 5

Der Abgleichsbefehlschaltkrexs 21 enthält eine erste Kippstufe 27, die dauernd auf ihrem Eingang D eine logische "1" und auf ihrem Takteingang das Ausgangssignal C des Phasenvergleichers 20 (Fig. 3) empfängt. Der direkte Ausgang Q der Kippstufe 27, der ein Signal X liefert, ist einerseits an einen ersten Eingang eines ersten NICHT-UND-Gatters 28, das auf einem zweiten Eingang das Signal Fl empfängt, und andererseits an den D-Eingang einer zweiten Kippstufe 29 angeschlossen, die auf ihrem Takteingang H das durch ein zweites NICHT-UND-Gatter 30 umgekehrte Signal Fl empfängt. Der Komplementärausgang Q der Kippstufe 29 führt zu einem dritten NICHT-UND-Gatter 31, das darüber hinaus das Signal Fl empfängt; ihr direkter Ausgang Q, der ein Signal Y liefert, ist mit einem ersten Eingang eines ersten NICHT-UND-Gatters 32 verbunden, während das Signal Fl auf einem zweiten Eingang dieses Gatters eintrifft. Der Ausgang des Gatters 32 steuert die Nullrückstellung der Kippstufe 29.

Dor Sperrschaltkreis 15 von HL wird aus einem ersten NICHT-UND-Gatter 33, das einerseits die Taktfolge HL und andererseits das Ausgangssignal des Gatters 32 empfängt, sowie aus einem Umkehrer 34 gebildet, der das Ausgangssignal des Gatters 33 umkehrt und das Signal HLl liefert.

Der Schaltkreis 22 zur Einfügung des Abgleichsteuersignals umfaßt ein erstes NICHT-UND-Gatter 35, das einerseits die Bitfolgo T¹¹I und andererseits das Ausgangssignal V des Gatters 31 empfängt, wobei der Ausgang des Gatters 35 an einen

5 0 S S 4 6 / 0 7 6 5

■ *~ 7518051

Eingang eines zweiten NICHT-UND-Gatters 36 angeschlossen ist, von dem ein zweiter Eingang das Ausgangssignal U des Gatters 28 empfängt. Am Ausgang liefert das Gatter 36 die Bitfolge T¹I.

Der Schaltkreis 231 zum Lesen des Abgleichssteuersignals umfaßt eine Kippstufe 37, die auf ihrem D-Eingang die Bitfolge T'l empfängt und durch das vom Schaltkreis 24 erarbeitete Signal L synchronisiert wird; dieses Signal L weist die Rahmenfrequenz auf. Das Signal L wird unter Bezug auf Fig. 5 näher beschrieben. Der direkte Ausgang Q der Kippstufe 37, der ein Signal Zl liefert, führt zu einem NICHT-UND-Gatter 38, das darüber hinaus vom Schaltkreis 24 das Signal M empfängt; dieses Signal stellt die Rahmenfrequenz dar und umfaßt in einer Periode drei an den drei Stellen der Abgleichsanzeigebxts gelegene Impulse. Das Ausgangssignal Pl des Gatters 38 wird dem Multiplexschaltkreis 35 zugeführt und ermöglicht das Einfügen der zum Kanal 1 gehörenden Abgleichsanzeigebxts in die Multiplexbitfolge T.

Der Schaltkreis 261 stellt aus dem Rahmen-Synchronisationssignal S und einem AbgleLchstellensignal E das Signal Fl her; die beiden Signale S und E werden im Schaltkreis 24 erzeugt, weisen die Rahmenfrequenz auf und liegen an den Stellen, die in der Multiplexbitfolge für das Identifizierungswort bzw. die Gruppe von eventuellen Abgleichbits vorgesehen sind. Der Schaltkreis 261 besteht aus einem ersten NICHT-UND-Gatter 39, das einerseits das Signal Zl und andererseits das

509646/0765

"**" 7518051 /IS

Signal E empfängt, und einem zweiten NICHT-UND-Gatter 40, das ausgehend vom Ausgangssignal El des Gatters 39 und des komplementären Signals zu S das Signal Fl liefert, wobei El das Abgleichfreigabesignal (für den Kanal 1) bildet.

Fig. 5 zeigt ein Diagramm der wesentlichen in der Schaltung gemäß Fig. 4 auftauchenden Signale; diese Signale werden für einen Rahmen dargestellt, der einen Abgleich aufweist, dem ein Rahmen ohne Abgleich folgt.

In a wird das Signal HL dargestellt, das zu Beginn des ersten Rahmens ein "Loch" t von drei dem Identifizierungswort entsprechenden Impulsen sowie drei "Löcher" ti, t2 und t3 von jeweils einem Impuls, die den Abglexchanzeigebitgruppen Ib, Ic bzw. Id entsprechen, aufweist. Für den zweiten Rahmen werden lediglich ein "Loch" t¹, das analog zu t ist, und ein "Loch" t'3, das analog zu t3 ist, dargestellt.

In b wird das Signal C gezeigt, das dem Phasenvergleicher 20 entstammt, in c das Signal X vom direkten Ausgang Q der Kippstufe 27. Wenn die Kippstufe 27 sich im Zustand Null befindet, wird sie durch das Auftauchen eines Vergleichssignals in den Zustand "1" versetzt, wobei dieses Vergleichssignal lediglich dann auftritt, wenn es zu einer Überlappung eines Schreibfortschrittsignals aus dem Zähler 18 mit dem entsprechenden Lesefortschrittsignal aus dem Zähler 19 kommt. Das zusammengesetzte Signal Fl, das in d erscheint, enthält einen ersten Synchronisationsimpuls, der während des "Lochs" ti erscheint und dem Signal S entspricht, sowie einen zweiten Impuls, der direkt nach dem "Loch" t3 auftritt und dem Abgleichfreigabesignal El entspricht.

5 0 H I K 6 / 0 7 6 5

In e, f g und h erscheinen das Signal Y vom direkten Ausgang Q der Kippstufe 29, das Ausgangssignal U vom Gatter 28, das Ausgangssignal V vom Gatter 31 bzw. die Bitfolge T¹I, wobei das Zeichen 0 angibt, daß die entsprechenden Bits "O" oder "1" sein können.

Das in der Kippstufe 27 gespeicherte Phasenvergleichsergebnis wird durch das Signal S aktiviert, das während seiner Dauer das Signal U löscht, wodurch der Ausgang des Gatters 36 auf den Zustand "1" gestellt wird. Die Bitfolge T'l enthält somit an der Stelle des Signals S einen Zustand "1", wenn ein Abgleich sich als notwendig erweist. Vom in i dargestellten Lesesignal L an, das dem Signal S analog ist, jedoch leicht zeitlich verschoben ist, speichert die Kippstufe 27 diesen Zustand "1" der Bitfolge T¹I ein, der eine Abgleichsaufförderung darstellt, was das in J auftauchende Signal Zl zeigt. Während seiner Dauer löscht das Signal S außerdem das Signal V und läßt mit seiner fallenden Flanke die Kippstufe 29 vom Zustand "O" in den Zustand "1" übergehen, was durch einen Pfeil in Fig. 5 angegeben wird.

Die Abgleichsaufforderung läßt das in k dargestellte Abglexchsstellensxgnal E wirksam werden, was sich in Fl durch den Abglexchsfreigabeimpuls El ausdrückt. Dieser Impuls, der die Signale X und Y mit seiner steigenden bzw. fallenden Flanke löscht, sperrt den auf t3 folgenden Impuls an HL und ermöglicht so der durch den in 1 dargestellten Taktgeber HLl gesteuerten Speichergruppe, den Abgleich durchzuführen.

5 0 '} ϋ ι 6 / 0 7 6 5

Wenn beim folgenden Rahmen vor dem Signal S kein Verglexchssignal aufgetaucht ist, dann bleiben die Signale X und Y Null und das Signal U wird gehalten. Während der
Dauer des Signals S wird das Signal V gelöscht, wodurch der Ausgang des Gatters 35 auf "1" und folglich der Ausgang des Gatters 36 auf Null übergeht. Die Bitfolge T¹I weist daher während der Dauer des Signals S einen Zustand Null auf; es kommt dann nicht zu einer Abgleichsanfrage. Unter diesen
Bedingungen löscht das Lesesignal SL mit seiner steigenden Flanke das Signal Zl, wodurch das Signal E gesperrt wird. Das Signal Fl v/eist daher in diesem Fall einen Abgleichfreigabeimpuls auf, und die Taktfolge HLl ist gleich der Taktfolge HL.

Bei der vorhergehenden Beschreibung handelt es sich natürlich lediglich um ein Ausführungsbeispiel. Die Erfindung isb in keiner Weise auf die besondere Anwendung (Bündelung von vier Bitfolgen von 2,(»48 Megabit pro Sekunde) begrenzt, sondern wird in der Praxis auf eine Multiplexbehandlung einer wesentlich größeren Anzahl von Kanälen angewandt.

509846/0765

Claims

PATENTANS PRÜCHE

[1 f Multiplexiervorrichtung zur Bündelung von η plesiochronen Eingangsbitfolgen, die jeweils eine eigene Schrittgeschwindigkeit Ri (i = 1 ... n) aufweisen, in einer schnelleren Bitfolge, deren Schrittgeschwindigkeit R ist und die in"Rahmen" unterteilt ist und an bestimmten Stellen im Rahmen ein Identifizxerungsmerkmal mindestens eine Gruppe von η Abgleichanzeigebits und höchstens ein Abgleichsbit pro Eingangsbitfolge aufweist, wobei die Vorrichtung umfaßt

- ein Multiplexierorgan mit einem Multiplexschaltkreis zur Erzeugung der schnellen Bitfolge sowie Mitteln zur Herstellung, ausgehend von der Schrittgeschwindigkeit R, einer Taktfolge HL, deren Schrittgeschwindigkeit R¹ gleich dem η-ten Teil von R ist und die an den den Abgleichsbits entsprechenden Stellen "Löcher" aufweist, und

- η Kanalorgane, die jeweils einen Sperrschaltkreis für die Taktfolge HL sowie eine Speichergruppe, die als Puffer arbeitet und beim Schreiben durch eine Taktfolge der Schrittgeschwindigkeit Ri und beim Lesen durch die Ausgangstaktfolge HLi des Sperrschaltkreises gesteuert wird, um die Eingangsbitfolge mit der Schrittgeschwindigkeit Ri aufzunehmen und mit einer Schrittgeschwindigkeit R¹ abzugeben, weiter einen Phasenvergleicher für die Taktfolge HLi und die Taktfolge Ri, und schließlich einen Abgleichbefehlsschaltkreis enthalten, der das Ergebnis dieses Vergleichs ausgehend vom ersten Signal S, das auftritt

509 8 46/0765

berücksichtigt und ein Steuersignal des Sperrschaltkreises erarbeitet, falls das Ergebnis dies erfordert, dadurch gekennzeichnet, daß jedes der Kanalorgane Mittel (22) aufweist, mit denen in die aus der Speichergruppe austretende Bitfolge (T"i) während der Dauer eines Rahmensynchronisationssignals S ein vom berücksichtigten Ergebnis abhängiges Abgleichsteuersignal eingefügt wird, wobei die aus den Mitteln (22) kommende Bitfolge (T¹i) auf den Multiplexschaltkreis (25) geleitet wird, und daß das Multiplexierorgan (5) Mittel (23) zum Lesen jedes der η Abgleichsteuersignale aufweist, wobei diese Lesemittel (23) den Multiplexschaltkreis (25) zur Einfügung der Abgleichanzeigebits in die schnelle Bitfolge steuern, sowie Mittel (39), die in Abhängigkeit vom Ergebnis des Lesevorgangs Signale (El) zur Freigabe des Abgleichs zur Steuerung der entsprechenden Abgleichsbefehlsschaltkreise (21) erarbeiten.

2 - Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß das Multiplexierorgan (5) Mittel (40) enthält, mit denen die logische Summe aus jedem der Abgleichfreigabesignale (El) mit dem Rahmensynchronisationssignal (S) erstellt wird, wobei jeder der Abgleichbefehlsschaltkreise (21) das entsprechende Abgleichfreigabesignal (El) und das Rahmensynchronisationssignal (S) in Form eines vom Multiplexierorgan (5) auf einem einzigen Draht übertragenen zusammengesetzten Signals (Fl) empfängt.

χ χ

5 Ü ü U ^ 6 / 0 7 6 5