DE2261786A1 - Nur-lese-speicher hoher dichte - Google Patents

Nur-lese-speicher hoher dichte

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DE2261786A1 DE19722261786 DE2261786A DE2261786A1 DE 2261786 A1 DE2261786 A1 DE 2261786A1 DE 19722261786 DE19722261786 DE 19722261786 DE 2261786 A DE2261786 A DE 2261786A DE 2261786 A1 DE2261786 A1 DE 2261786A1
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Description

14. Dez, 1972 Gzs/st
NORTH AMERICAN ROCKWiLL CORP. * 1700 East Imperial Highway, El Segundo, California 90245
Nur-Lese-Speicher holier Dichte
Die Erfindung betrifft einen Nur-Lese-Speicher hoher Dichte und insbesondere einen solchen Speicher, in dem Adressen-Eingangsleiter und Auswählleiter eine Matrix bilden mit Halbleiter- ' regionen, wobei alternierende. Haineiterregionen· verbunden sind mit einem Bezugsspannungspotential und die verbleibenden Halbleiterregionen mit einem gemeinsamen Purikt'an einem Ausgang. Signale auf den Auswahllej tern sorgen /die gleichzeitige Verbindung von einem Halbleiterbereich mit der Bezugsspannung und
angrenzenden ... . . .. , . ~ "
von einem / Halbleiteroereich mit dem Ausgang als eine Funktion einer ausgewählten Adresse.
Die Erfindung geht aus von einem in Fig. 1 illustrierten Nur- '· Lese-Speicher. In dem Nur-Lese-Speicher der Fig. 1 sind Adressenleitungen A^ bis Ap vorgesehen. Die Adressenleitungen sind gemeinsam für eine Vlezähl, von Bit-Positionen. Aus Bequeinlichkeitsgründen ist nur eine Bit-Position gezeigt. Die Adressenleiter bilden eine Matrix -mit angrenzenden Halbleiterregionen. Daten sind an einer bestJhamten Adresse,durch Feld-Eifekt-Transistoren gespeichert, die zwischen einer H&lbleitorregion und einem Bezugsspannungspegel, z,B.. elektrischer Masse, verbunden, und eine angrenzende Hajbleiterrogion j st"über einen "Ausv/ahl-Feld-Effekt-Transistor an einen r;cmcinGa:nen Ausgang für jede der Halbleiter-, regionen einer jeweiligen 3it--Fosition verbunden.
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Für'den gewöhnlichen Betrieb ist nur eines der Adressensignale und eines der Auswahl Signa Ie während ein.es bestimmten Speicherzyklus wahr. Z.B. sind vor dem Adressieren des Speichers die durch die Zahl 1 identifizierten Vorlade-Feld-Effekt-Transistoren eingeschaltet, um jede der Halbleiterregionen an ungefähr -V zu legen. Die Regionen sind auf den -V Spannungspegel aufgeladen. Nachfolgend werden die Vorlade-Feld-Effekt-Translstoren abgeschaltet und die Halbleiterbereiche von Signalen adressiert, die auf den Adressenleitungen A1 bis A3 erscheinen. Signale an den Auswahlleitern S1 bis Sq ermöglichen die Verbindung eines besonderen Halbleiterbereiches mit dem Ausgang. Mit anderen Worten, der Halbleiterbereich muß adressiert und ausgewählt sein, bevor ein Ausgang auftreten kann.
Wenn A- und S1 wahr sind, wird der Halbleiterbereich 2 über dem Feld-Effekt-Transistor 3 an elektrische Masse angelegt, der auf der Halbleiterregion 4 vorgesehen ist. Da der FeId-Effdst-Transistor 5 eingeschaltet ist, wird infolgedessen der Ausgang mit elektrischer Masse verbunden. Daher könnte kein Ausgang auftreten, selbst dann, wenn ein Feld-Effekt-Transistor für eine andere Halbleiterregion entsprechend zu dem A1 Adressenbit vorgesehen wäre, wenn ein Signal an der ausgewählten Leitung, die der anderen Halbleiterregion entspricht, nicht vorhanden ist.
Obwohl das in Fig. 1 illustrierte Speichersystem bereits eine günstige Speicherstruktur liefert, zeigt es insofern Nachteile, als es einen erheblichen Aufwand an Halbleitersubstrat in dem Gebiet erfordert, um eine große Anzahl von Vielbitworten zu speichern. Große Anzahlen von Vielbitworten werdei>fe.B. häufig verwendet, um Befehle für Mikroprogramme zu speichern. Daher müssen geeignete Einrichtungen vorgesehen sein, um einen Nur-Lese-Speicher aufzubauen, der eine verminderte Substratoberflache aufweist. Die vorliegende Erfindung schafft einen derartigen /speicher.
Kurz gesagt besteht die Erfindung aus einem Nur-Lese-Speicher
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mit einer Matrix aus Hälbleiterregionen, Adressen-und Auswahlleitungen. Feld-Effekt-Transistoren sind zwischen jeder Halbleiterregion angeschlossen, um Daten an einer spezielle Adresse für jede Bit-Position zu speichern. Die FeId-Effekt-Transistoreh isolieren die Ladung auf den Halbleiterregionen, um die Speicher-· funktion zu bewirken, abhängig davon, ob eine FeId-Effekt-Transistor-Einrichtung an der adressierten Stelle vorhanden ist oder nicht. Die Ladung oder die Abwesenheit der Ladung stellt den logischen Zustand des gespeicherten binären Datums dar, z.B. wahr oder falsch. Feld-Effekt-Transistoren werden in jedem Halbleiterbereich gebildet, um das Auslesen von Daten zu ermöglichen, die an einer ausgewählten Adresse gespeichert sind. Die isolierte Ladung (oder Abwesenheit von Ladung) kann den Ausgang elektrisch beeinflussen. Bei der gewöhnlichen Anwendung antwortet eine Einrichtung (FET) auf die Ladung (oder Abwesenheit), um einen entsprechenden Ausgangsspannungspegel zu liefern, der die gespeicherten Daten repräsentiert. Alternierende Halbleiterregionen sind mit einem Bezugsspannungspegel verbunden, während die Regionen zwischen xien alternierenden Halbleiterregionen zusammen an einem gemeinsamen Ausgangspunkt angeschlossen sind.
Während eines SpeJcherzyklus werden angrenzende Halbleiterbereiche ausgewählt. Abhängig von der adressierten Halbleiterregion wird eine Region über einen Auswahl-FeId-Effekt-Transistor und mit der Steuerung eines Signals auf einem Auswahlleiter mit einem Bezugsspannungspegel verbunden, und die angrenzende Halbleiterregion ist über einen Feld-Effekt-Transistor angeschlossen, gesteuert von einem Signal auf einem angrenzenden Auswahlleiter, um ein Auslesen eines Signals zu ermöglichen, das die in dem angrenzenden Halbleiterbereich gespeicherten Daten darstellt.
Auswahlsignale werden für die Auswahlleiter geliefert. Die Auswahlsignale verbleiben eingeschaltet während der Adressierperiode, so daß die Feld-Effekt-Transistoren in angrenzenden Halbleiterregionen simultan eingeschaltet sind, um die Adresse,. die einer besonderen Halbleiterregion entspricht, auszuwählen.
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Es ist daher ein Ziel dieser Erfindung,- einen Nur-Lese-Speicher zu schaffen, der im Schnitt ungefähr eine Halbleiterregion benötigt, um adressierbare Speicherstellen für eine jeweilige Bit-Position eines binären Wortes aufzubauen.
Es ist ein anderes Ziel dieser Erfindung, einen Nur-Lese-Spelchör zu schaffen, in dem eine Halbleiterregion mit einem Bezugsspannungspegel verbunden ist, und eine angrenzende Halbleiterregion mit einem Ausgang, um eine Auslesung von Informationen zu ermöglichen, die an der ausgewählten Adressenstelle gespeichert ist.
Ein weiteres Ziel der Erfindung ist die Schaffung eines Nur-Lese-Speichers für eine Vielzahl von Vielbit-Computerworten, der eine wesentlich verminderte Menge von Halbleitersubstratfläche benötigt.
Ein anderes Ziel dieser Erfindung ist die Schaffung eines verbesserten Nur-Lese-Speichers mit hoher Dichte.
Ein hoch anderes Ziel der Erfindung ist die Schaffung eines Nur-Lese-Spelchers hoher Dichte, bei dem angrenzende Halbleiterbereiche seitlich versetzt gesteuert werden, um die Verbindung einer ausgewählten Adresse mit einem Ausgang und mit einem Bezugs spannungspqgel simultan zu verbinden.
Ein anderes Ziel dieser Erfindung ist die Schaffung eines verbesserten Auswahlsystems für einen Nur-Lese-Speicher, bei dem angrenzende Halbleiterregionen eines Nur-Lese-Speichers simultan mit einer Bezugsspannungsquelle oder einem Ausgang verbunden werden. ·
Ein anderes Ziel der Erfindung ist de Schaffung eines Nur-Lese-Speichers hoher Dichte, der in Rechner-, Zeitsteuer-, und anderen Steuerungssystemen sowie bei elektronischen Musiksystemen verwendet werden kann. 309827/0770
Ein anderes Ziel dieser Erfindung ist die Schaffung eines Nur-Lese-Speichers hoher Dichte, der in der" Lage ist, eine große Anzahl von Vielbitworten zu speichern, die Instruktionen für ein Mikroprogramm umfassen. . -
Ein noch anderes Ziel dieser Erfindung ist die Schaffung eines verhältnismäßig kompakten Nur-Lese-Speichers, in dem ausgewählte Leiter angrenzende Halbleiterregionen einschalten, die zeitlich gesteuert werden, um die Substratfläche zu vermindern, die für den Nur-Lese-Speicher benötigt wird. , '
Im folgenden wird daher ein Nur-Lese-Speicher (read-only memory,· ROM) beschrieben, der eine Matrix von Adresseneingangsleitern und Halbleiterbereichen aufweist, die für jedes Vielbitdatenwort in einem Substrat gebildet sind. Die näheren Informationen werden zwischen angrenzenden Halbleiterregionen mittels der Anwesenheit oder Abwesenheit eines Feld-Effekt-Transistors zwischen angrenzenden Regionen gespeichert. Alternierende Regionen werden mit einem auswählbaren Spannungsbezugspegel verbunden. Halbleiterregionen zwischen den alternierenden Kalbleiterregionen sind mit einem gemeinsamen .Punkt verbunden, um einen Ausgang als eine Funktion von Daten zu liefern, die an einer bestimmten Stelle gespeichert sind. Die Halbleiterregionen sind einzeln auswählbar, um einen Spannungspegel an einen Ausgang zu liefern, der die an der bestimmten Stelle gespeicherten Daten repräsentiert.
Weitere Vorteile und Anwendungsmöglichkeiten der Erfindung ergeben sich aus der beiliegenden Darstellung eines Ausführungsbeispiels sowie aus der folgenden Beschreibung.·
Es zeigt:
Fig. 1 eine schematische Darstellung einer Ausführungsform eines nicht so günstigen Nur-Lese-Speichersystems;
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Fig. 2 eine schematische Darstellung einer Ausführungsform eines Nur-Lese-Speichers hoher Dichte, bei dem angrenzende Halbleiterbereiche multiplexiert sind;
Fig. 3 eine schematiche Illustration, die die elektrischen Verbindungen für einen Teil des Nur-Lese-Speichers der Fig. 2 zeigt.
Figur 2 stellt einen Bit eines VIelbitwortes dar, das acht mögliche Reihenadressen, A^ bis Aq1 und acht mögliche Spaltenadressen, Sg «. bis S7 ο aufweist. Infolgedessen werden 64 mögliche Speicherstellen (Adressen) geliefert. Um eine Stelle zu adressieren, muß eine Spaltenauswahlleitung (Signal) und eine Reihenadressenleitung (Signal) wahr sein. Im gewöhnlichen Fall ist nur ein Reihenadressensignal und ein Spaltenauswahlsignal während eines Speicherzyklus wahr. Die Reihen- und Spaltenleitungen sind äquivalent zu den X und Y Leitungen einer Speichermatrix.
Der Speicher besteht aus diffunlerten Bereichen 20 - 28, die elektrisch zwischen einem ersten Spannungspotential, z.B. -V, und entweder dem Ausgang oder einem Bezugspotential, z.B. elektrisch Masse verbunden sind. Alternierende P-Regionen 21, 23, 25 und 27 sind mit dem Ausgang verbunden,/die verbleibenden P-Regionen 20, 22, 24, 26 und 28 sind mit dem elektrischen Massen-Spannungspotential verbunden.
Selbstverständlich kann der Speicher auch durch diffundierte N-K-kanäle aufgebaut werden, wodurch die Verwendung von positiven Spannungspegeln notwendig sein mag. In diesem Falle könnte die logische Konvention, die in Verbindung mit der vorzugsweisen Ausführungsform beschrieben wird, ebenfalls geändert werden. Da P-Regionen für die vorzugsweise Ausführungsform ausgewählt wurden, werden negative Spannungspegei verwendet, um die Feld-Effekt-Transistoren zu betätigen, die den Speicher ausmachen und einen wahren logischen Zustand darstellen. Elektrische Massen-
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Spannungspegel repräsentieren einen falschen logischen Zustand.
Der Speicher umfasst ferner Feld-Effekt-Transistoren 29 bis 51, die zwischen angrenzenden P-Regionen angeordnet sind, um. den Nur-Lese-Speicher aufzubauen« Die Anwensenheit oder Abwesenheit eines Feld-Effekt-Transistors zwischen den P-Bereichen zeigt den logischen Zustand der an dieser besonderen Adressenstelle gespeicherten Information an. Im.gewöhnlichen Fall führt die Anwesenheit eines Feld-Effekt-Transistors zu einem falschen Ausgang, wenn die dem.FeId-Effekt-Transistor entsprechende Adressenleitung wahr ist. Wenn daher eine Stelle adressiert wird, d.h. das Adressensignal wahr ist, hängt der Ausgang"von de? Anwesenheit oder Abwesenheit eines Feld-Effekt-Transistors an dieser Stelle ab. Selbstverständlich bildet das Spaltenauswahlsignal einen Teil der Adresse. Infolgedessen muß sowohl ein Adressensignal als auch ein Spaltenauswahlsignal gleichzeitig wahr sein, um einen Ausgang zu liefern. \
Spaltenauswahl-Feld-Effekt-Transistoren 52 bis 61 sind in den P-Regionen gebildet, im Gegensatz zu den Adressen-Feld-Effekt-Transistoren, die zwischen den P-Regionen gebildet sind. Die Spaltenauswahl-Feld-Effekt-Transistoren schalten die P-Regionen ein, die mit der elektrischen Masse oder dem Ausgang verbunden werden sollen. Es sei herausgestellt, daß Spaltenauswahlsignale für angrenzende P-Regionen für das Speicheradressen-Intervall wahr sind. Infolgedessen werden zumindest zwei der Spaltenauswahl—Feld-Effekt-Transistoren' während "eines jeden Adressenzyklus eingeschaltet. Wenn z.B. der P-Bereich 20 ausgewählt„wird, sind die Signale Sg ^ und S^ 2 wahr, und die FeId-EffektrTransistoren 52, 53 und 64 sind während des entsprechenden Speicheradressenzyklus eingeschaltet.
Die P-Bereiche sind anfänglich auf ungefähr den Spannungspegel -V über die Feld-Effekt-Transistoren 62 bis 70- aufgeladen. Das Vorlade-Intervall tritt vor einem Speicheradressenzyklus auf. Die Ladung wird auf der^ein^g^ebenen Kapazität gespeichert, die
INSPECTED
- β -■
den P-Bereichen verbunden ist.
Die hochdichten Eigenschaften des Speichers der Fig. 2 sind zu erkennen bei einem Vergleich des Speichers der Fig. 2 mit dem
CxGITl
der Fig. 1. Bei/Speicher der Flg. 1 werden drei diffundierte Bereiche 2, 4 und 6 für jede zwei NOR Gatter der Bit-Position benötigt. Andererseits werden bei der Ausführungsform der Fig. nur zwei P-Bereiche, d.h. 20 und 21, benötigt, um zwei WOR Gatter aufzubauen. Es werden NOR Gatter verwendet, um die Speicherausführungsform aufzubauen. Jedoch können auch andere Arten von logischen Gattern verwendet werden. Bei NOR-Gatter-Ausführungsforaien ist der Ausgang falsch, wenn eine Vorrichtung vorhanden ist, d.h. wahr ist. Wenn eine Einrichtung nicht vorhanden ist, d.h. falsch ist, ist der Ausgang wahr. Die Ausdrücke wahr und falsch v/erden verwendet, um die binären Zustände der logischen 1 und der logischen 0 darzustellen.
Da eine zusätzliche P-Region benötigt wird, um jedes Paar von NOR Gattern bei der AuGführungsform der Fig. 1 aufzubauen, wird ungefähr 1/3 mehr Substratfläche benötigt, um einen Nur-Lese-Speicher aufzubauen.
Ein Teil der Ausführungsform der Fig. 2 wurde schematisch in Fig. 3 illustriert. Wie in Flg. 3 dargestellt ist, erstreckt sich der FeId-Effekt-Translstor 20 zwischen den P-Regionen 20 und Das Signal auf der Adressenleitung A^ betätigt den Feld-Effekt-Transistor 29, um die Regionen 20 und 21 elektrisch zu verbinden. Wenn andererseits das Ap-Signal wahr ist, besteht keine elektrische Verbindung zwischen den P-Regionen 20 und 21. In diesem Falle würde die elektrische Verbindung zwischen P-Regionen 21 und 22 geliefert werden. Die Vorlade-Feld-Effekt-Transistoren 62 und 63 sind in elektrischer Serienschaltung mit dem P-Bereich verbunden, um einem Speicher-Adressenzyklus -V zu jedem P-Bereich zu liefern. P-Bereiche werden daher geladen, d.h. vorgeladen auf den -V Spannungspegel. Nachfolgend werden die Vorlade-Feld-Effekt-Transistoren abgeschaltet und der -V Spannunespecel auf
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der Kapazität der P-Regionen gespeichert»
Die Schematik wurde auch erweitert, um einen Teil der Spaltenauswahlregion des Speichers einzuschliessen. Die Speicherauswahl-Feld-Effekt-Transistoren 52 und 53 für die Spaltenleitungen S8+1 und S-j+2 sind.elektrisch in Serie mit P-Region 20 geschaltet. Wenn die Spaltenauswahlsignale wahr sind, ist die Leitung elektrisch mit elektrischer Masse verbunden. Der Feld-Effekt-Transistor 54 ist elektrisch in Serie mit P-Bereich 21 verbunden, um einen Ausgang für die entsprechenden NOR-Gatter zu liefern, z.B. NOR Gatter verbunden mit P-Region 20, und NOR-Gatter verbunden mit P-Bereich 21, wenn die NOR Gatter adressiert sind.
Fig. 2 wird verwendet, um einen Operationszyklus des Speichers zu beschreiben. Im Betrieb werden die Vorlade-Feld-Effekt-Transistoren 62 bis 70 eingeschaltet', und jede der P-Regionen 20 bis 28 werden auf ungefähr -V Spannungspegel vorgeladen. Während des Vorladeintervajls werden die Spaltenauswahl-Feld-Effekt-Transistoren 52 bis 61 abgeschaltet gehalten. In ähnlicher Weise werden ebenfalls die Reihenadressen-Feld-Effekt-Transistoren 29 bis 51 während des Vorladeintervalls abgeschaltet gehalten.
Nach dem Yorlade-Intervall wird eine besondere Speicherstelle adressiert, indem ein wahres Signal auf einer der Reihenadressenleitungen Ayr bis Aq und ein wahres Signal auf zwei der Spaltenauswahlleitungen Sg-..* bis S7 ο geliefert werden. Zum Zwecke der Beschreibung sei angenommen, daß das Signal auf der A,.-Adressenleitung und die Signale auf den Sg,* und S-,. 2 Adressenleitungen während des Speicherzyklus wahr sind. Die anderen Signale sind daher falsch. Während des Speicherzyklus werden die Feld-Effekt-Transistoren 52 und 53 eingeschaltet,, so daß P-Bereich 20 mit elektrischer Masse verbunden ist. Da FeId-Effekt-Trans!stör 29 zwischen P-Bereich 20 und 21 vorhanden ist, werden die zwei P-Bereiche elektrisch miteinander verbunden, und P-Bereich 21 wird ebenfalls auf elektrische Masse durch den elektrischen Weg ' entladen, der von dem FeId-Effekt-Transistor 2%, geliefert wird,
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der eingeschaltet ist. Der Feld-Effekt-Transistor 54 ist ebenfalls eingeschaltet, so daß der Ausgang" falsch ist während S^. Mit anderen Worten, da der Feld-Effekt-Transistor 29 zwischen den PrRegionen 20 und 21 vorhanden war, ist der Ausgang falsch. Wenn andererseits der Feld-Effekt-Transistor 29 ausgelassen worden wäre, d.h. , nicht vorhanden wäre, würde die Ladung auf F-Bereich 21 sich nicht durch den Feld-Effekt-Transistor 52 und 53 auf elektrische Masse entladen haben. In diesem Falle wtirde das entsprechende NOR-Gatter falsch gewesen sein, und der Ausgang würde wahr gewesen sein.
Selbstverständlich erstrecken sich die Reihen- und Spaltenleitungen zu anderen Bits des Speicherwortes (nicht gezeigt). Der Ausgang für jedes Bit des Speicherwortes wird simultan auf den entsprechenden Ausgangsanschlüssen erhalten.
Die FeId-Effekt-Transistoren 52 und 53 und 19 und 61 sind in einer OND-Ausf ührungs form verbunden. Die UND-Kombinationen werden benötigt, um die simultane Auswahl von P-Bereichen 20 und 28 darzustellen. Wenn z.B. die Adressenleitung A8 wahr ist, sind die Feld-Effekt-Transistoren 36, 39, 41, 44, 46, 49 und 51 wahr, so daß P-Bereiche 20 und 28 elektrisch miteinander verbunden sind. Wenn das Spalt enauswahls ignal S8 * wahr ist, könnte F*-Bereich 28 über die Feld-Effekt-Transistoren und durch P-Bateich 20 auf elektrischer Masse entladen werden, wenn Feld-Effekt-Transistor 53 nicht vorhanden gewesen wäre. In ähnlicher Weise verhindert Feld-Effekt-Transistor 61 die Entladung von P-Region 20 durch die Feld-Effekt-Transistoren und P-Bereich 28 auf elektrische Masse.
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Claims (1)

  1. Patentansprüche
    /1^/Nur-Lese-Spelcher hoher Dichte, gekennzeichnet durch eine Vielzahl von leitenden Regionen in' einem Halbleitersubstrat, durch eine Vielzahl von Adressenleitungen und eine Vielzahl von Auswahlleitungen, die eine Matrix mit den leitenden Regionen bilden, wobei die Matrix.verbunden ist mit einer Bitposition eines Speicherwortes, wobei alternierende leitende Regionen mit einem Bezugspotential verbunden sind, und die übrigen leitenden Regionen mit einem gemeinsamen Ausgang für die Bitposifcion verbunden sind, durch eine erste Gruppe von ■ ' FeId-Ef fekt-Trans is tor en, die von Signalen auf den Adressenleitungen betätigt "werden, wobei die erste Gruppe von Feld-Effekt-Transistoren, selektiv zwischen angrenzenden leitenden Regionen verbunden sind, um Daten an den entsprechenden Bitpositionen des Nur-Lese-Speichers zu speichern, und durch eine -zweite Gruppe von Feld-Effekt-Transistoren, die von Signalen auf den AuswaTilleitungen betätigt werden, umeine leitende Region auszuwählen, die mit dem Ausgang und/dem Bezugspotential verbunden werden solle ■ . '
    2. Nur-Lese-Speicher nach Anspruch 1, dadurch gekennzeichnet, . daß die zweite Gruppe von Feld-Effekt-Transistoren in elektrischer Serienschaltung mit der Vielzahl von leitenden ' Regionen verbunden ist, und daß Einrichtungen vorgesehen sind, die die zweite Gruppe von FeId-Effekt-Transistoren einschalten, damit sie betätigt bleiben für den Speicherzyklusν wobei Signale auf angrenzenden Auswählleitungen während des Speicherzyklus eingeschaltet sind, um Feld-Effekt-Transistoren in angrenzenden Halbleiterregionen während des Speicherzyklus zu betätigen, wobei-ein leitender Bereich mit dem Bezugspotential verbunden wird,; während der angrenzende leitende Bereich mit dem gemeinsamen Ausgang verbunden wird.
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    3. Nur-Lese-Speicher nach Anspruch 2, gekennzeichnet durch eine dritte Gruppe von FeId-Effekt-Translstoren, die elektrisch in Serie mit Jeder der Vielzahl von leitenden Regionen verbunden ist, um die leitenden Regionen auf einen ersten Spannungspegel vor einem Speicheradressenzyklus aufzuladen, und durch Signale auf den Adressenleitungen und Auswahlleitungen, die bestimmte Feld-Effekt-Transistoren der ersten und der zweiten Gruppe von Feld-Effekt-Transistoren betätigen, um die Ladung auf den Leiterregionen einzuschalten, entsprechend den Signalen auf den ausgewählten Leitungen, um dem Ausgang zugeführt zu werden, oder um auf das Bezugspotential entladen zu werden, als eine Funktion der Anwesenheit oder Abwesenheit eines Feld-Effekt-Transistors der ersten Gruppe von Feld-Effekt-Transistoren zwischen den angrenzenden ausgewählten Halbleiterregionen.
    4. Nur-Lese-Spelcher nach Anspruch 3» gekennzeichnet durch eine Vielzahl von Matrizen, wobei die ersten, zweiten und dritten Gruppen von Feld-Effekt-Transistoren einen Nur-Lese-Speicher aufbauen, der eine Vielzahl von Vielbit-Computer-Worten besitzt.
    5. Nur-Lese-Speicher nach Anspruch 3, gekennzeichnet durch einen Feld-Effekt-Translstor , der in elektrischer Serie mit ausgewählten Feld-Effekt-Transistoren der zweiten Gruppe von Feld-Effekt-Transistoren in den leitenden Regionen verbunden ist, um eine Entladung von nicht ausgewählten leitenden Regionen auf das Bezugspotential während eines Speicherzyklus zu verhindern.
    6. Nur-Lese-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Anwesenheit eines Feld-Effekt-Transistors von der ersten Gruppe von Feld-Effekt-Transistoren zwischen angrenzenden leitenden Regionen die Speicherung von einem Zustand eines Datums anzeigt, und die Abwesenheit eines Feld-Effekt-Transistors an der Stelle anzeigt, daß ein anderer logischer Zustand
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    eines Datums gespeieher-tyist, und daß die Anwesenheit von einem Feld-Effekt-Tranistor zwischen angrenzenden Halbleiterregionen beide Regionen mit dem Bezugspotential verbindet, wenn der Feld-Effekt-Transistor an der Ädressenstelle von einem Signal auf der Adressenleitung betätigt wird, und
    wenn die angrenzenden leitenden Regionen von Signalen auf den Auswahlleitungen ausgewählt sind.
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    1 .
    Leerseite
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