JPS5815879B2

JPS5815879B2 - メモリ読出し制御方式

Info

Publication number: JPS5815879B2
Application number: JP52043221A
Authority: JP
Inventors: 馬場竜雄; 武谷健
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1977-04-15
Filing date: 1977-04-15
Publication date: 1983-03-28
Also published as: JPS53128945A

Description

【発明の詳細な説明】本発明は、メモリ読出し制御方式、特にマトリックス状
に配列されたメモリセルを高速に駆動するためのメモリ
読出し制御方式に関するものである。

従来のこの稗のメモリ読出し制御方式を、読出し専用メ
モリ回路について説明する。

従来の読出し専用メモリ回路は第１図に示すように構成
されており、メモリセルＭＣ１ｊ（ｉ＝１．２．・
・・Ｎ１ｊ＝１．２．・・・Ｍ）がＮ横行Ｍ縦列の格子
状に配列されており、各々の縦列毎に縦列選択線ＬＲ・
（Ｊ＝１＃２．・・・、Ｍ）が設けられ、各々の
横行毎にデータ読出線ＬＤｉ（ｉ＝１ｙ２ｍ・・
・、Ｍ）及び電流帰線ＬＧ・（ｉ二１，２，３．・・・
、Ｎ）が設けられ、Ｍ個の縦列選択線９一端には縦列駆
動回路ＲＤｉ（ｊ二１，２．・・・、Ｍ）が接続される
。

そして各々のデータ読中線には、電界効果トランジスタ
Ｑ・（ｉ＝１．２．・・・、Ｎ）を通して第１の直
流電源端子ＶＤＤが接続されており、上記Ｑ、ｉのゲー
トには「１」及び「０」の２値表示をとるクロック信号
φ が与えられ、各々のデータ読出線には電界効果トラ
ンジスタＱＭ。

（ｉ＝１、２、・・・Ｎ）を通してデータ出力端子Ｄ
ｏが被続されており、ＱＭｉのゲートには「１」及び「
０」の２値表示をとる横行選択信号Ｓ・（ｉ：１，２
．・・・Ｎ）が供給され、電流帰１ｆＥ、Ｇｉは、第２
の直流電源端子Ｖ’ＳＳに接続されている。

またメモリセルＭＣ１ｊの第１の端子ＴＩｉ・はそのメ
モリセルが属する縦列の縦列選択線ＬＲ，・に、第２の
端子Ｔ２・・はそのメモリセルが属する横行のデータ読
出線ＬＤｉに、第３の端子Ｔ３ｉｊはそのメモリセルが
属する横行の電流帰線りにそれぞれ接続されている。

一方、メモリセルＭＣ１ｊは、もしそのメモリセルに記
憶すべき情報が「１」及び「Ｏ」の２値表示のうち「０
」であるなら第２図のような構成になっており、電界効
果トランジスタＱＭＣのゲートが端子Ｔ１・・にソース
が端子Ｔ３１・にドレインが端子Ｔ２・・にそれぞれ接
続されている。

一方セルに記憶すべき情報が「１」であるなら第３図の
ような構成になっており、各端子Ｔ１・・ｖＴ２ｉ
ｊ及びＴ３ｉｊには何も接続されていない。

この従来の読出し専用メモリ回路の動作を欠番と説明す
るが、その場合、各電位は電源端子Ｖ８Ｓを基準とし、
ＶＤＤ端子は正電位であるとし、電界効果トランジスタ
はすべてＮ型であるとし、２値表示「１」は高電位、「
０」は低電位に対応するとする。

まず、クロック信号φ を「１」に設定して、トランジ
スタＱ１ｔＱ２．・・・ＱＮを導通状態にし、
すべてのデータ読出し線ＬＤｔｔＬＤ２．・・・ＬＤＮ
を高電位に設定した後、クロック信号φを「０」として
、上記トランジスタＱｌ＝Ｑ２・・・ＱｐＮを非導通状
態にする。

上記動作の期間、すべての縦列選択線は１０」に設定さ
れているが、上記データ読出し線の充電動作の後、デー
タ読出し動作に移る。

読出そうとする情報を記憶するメモリセルが例えばセル
ＭｅＩＪ（Ｉ＝１、２、・・・Ｎ、Ｊ＝１．２．
・・・Ｍ）であるとするならば、セルＭＣＩＪが接続さ
れてい名縦列選択線ＬＲＪだけ駆動回路ＲＤＪによって
「１」とし、他の縦列選択線はｒＯＪのままにしておく
。

この時、縦列Ｊに属するすべてのメモリセルＭＣｉＪ（
ｉ＝１２、・・・Ｎ）の端子ＴＩ（Ｊ ””
１ｙ２ｙ・・・Ｎ）は高電位にされる。

もし、メモリセルＭＣｉＪの記憶情報が「０」であれば
トランジスタＱＭ、は導通となり、対応するデータ読出
し線Ｌｐｉ（ｉ＝１．２．・・・Ｎ）に充電されていた
正電荷は電流帰線ＬＧｉを通してＶＳＳへ放電され、線
ＬＤｉは「０」に設定される。

しかし、セルＭＣ・・の記憶情報が「１」であれば、上
記放電経路は形成されず、対応する線ＬＤｉは「１」に
設定されたままとなる。

このように、縦列選択線を「１」にすることにより、そ
の縦列に属する記憶情報は一度すべて対応するデータ読
出し線上に読出される。

一方、横行選択信号Ｓ。

１．Ｓｏ２．・・・ｓｃＮのうち、選択されるべきメモ
リセルＭＣＩＪに対応する横行選択信号Ｓ。

１だけを「１」とし他はｒＯＪとすれば、Ｎ個のトラン
ジスタＱＭｉ（ｉ＝１゜２、・・・Ｎ）のうち５番目の
横行に対応するトランジスタＱＭＩだけ導通となり、他
は非導通状態となる。

したがってデータ出力端子り。には、データ読出し線Ｌ
Ｄ１の信号が伝えられ、結局メモリールＭＣＩＪの記憶
する情報を読出すことができる。

ところが、この従来のメモリ読出し制御方式の場合、次
に述べるような欠点がある。

すなわち、一般に縦列選択線ＬＲ・（ｊ＝１、２、・
・・Ｍ）とデータ出力線ＬＤｉ（ｉ＝１，２．・・・Ｎ
）との間には寄生容量が存在するので、データ出力線に
「０」が読出される時、上記寄生容量のために、縦列選
択線が低電位に下げられようとする現象がある。

すべてのデータ出力線にその対応するメモリセルの記憶
情報が一度に読出される従来の読出し制御方式では、行
の数Ｎが数十〜数百になる大記憶容量メモリの場合、該
当する縦列の記憶情報に比較的ｒ０１１多いと、上記現
象のため、縦列選択線を高速にｒＯＪから「１」に駆動
することが困難になってくる。

また、上記欠点□を除去するため、選択される横行に対
応するデータ読出し線に対してだけデータを読出すよう
にすることにより、縦列選択線の高速駆動を可能にする
ものも提案されている。

すなわち、第４図に示すようにＮ個の電流帰線ＬＧｔ
ＦＬＧ２ｔ・・・、ＬＧＮのそれぞれが直接電源端
子ＶＳＳに接続されることなく、電界効果トランジスタ
ＱＧｉ（ｉ＝１１２・・・Ｎ）を通して電源端子ＶＳ
Ｓに接続されている。

それと同時に電界効果トランジスタＱｑｉ（１”１
ｔ２ｔ・・・Ｎ）を通して電源端子ＶＤＤにも接続
されており、トランジスタＱＧ、のゲートは、行選択信
号Ｓ。

ｉに接続されており、トランジスタＱ・のゲートには
クロック信号φ が供給されている。

以下各電位はＶＳＳを基準とし、ＶＤＤは高電位であり
、電界効果トランジスタはＮ型であり、２値表示「１」
は高電位、「０」は低電位に対応するとして、動作を説
明する。

まず、すべての行選択信号Ｓ・を「０」に設定しクロ
ック信号φ を「１」に設定して、トランジスタＱ □
、Ｑ２．・・・ＱＮ、Ｑ１・Ｑ・・・Ｑ９Ｎ
を導通状態とし、データ読出し線ＬＤ１゜ＬＤ２．・・
・ＦＬＤＮ及び電流帰線ＬＧＩｔＬＧ２ｔ・・・
？ＬＧＮを高電位に充電する。

次にクロック信号φ、を「０」に設定し、選択するメモ
リセルＭＣＩＪ（エニ１，２．・・・Ｎ、Ｊ二１，２．
・・・Ｍ）が属する横行に関する横行選択信号Ｓ。

１だけを「１」とし他の横行選択信号は「０」のままに
しておき、さらにセルＭ。

ＩＪが属する縦列の縦列選択線ＬＲＪだけを「１」とし
、他の縦列選択線は「０」のままにしておく。

この時、Ｎ本の電流帰線のうち、線ＬＧｔだけ低電位と
なり、他は高電位のままである。

したがって、縦列Ｊに属するメモリセルＭＣｉＪ（ｉ＝
１．２？・・・Ｎ）のうち端子Ｔ３ｉＪが低電位であ
るのは選択されたメモリセルＭ（４Ｊだけであり、他は
高電位である。

したがって、選択されない縦列Ｊのメモリセルの記憶情
報が「０」であっても、それに対応するデータ読出し線
が駆動されて低電位になることがなく、データ読出線と
縦列線択線の間に存在する寄生容量により、縦列選択線
の駆動を著しく妨げることがなくなる。

したがって、縦列選択線の高速駆動が可能となり、メモ
リの読出し時間を短かくすることができる。

しかし上記したメモリ読出し制御方式においては１つの
データ読出し線に対して、単一の電流帰線が配置されて
いるために、高密度化に適さない点や、周辺回路が複雑
となる点の欠点を有している。

本発明はこれら従来の欠点を解決し、読出し時間の高速
化を保持したまま、高密度化に適したメモリ読出し制御
方式を提案するものである。

本発明は第４図において、電流帰線を複数のデータ読出
線に１本の割で設けて、複数の横行のメモリセルで共通
に使用したものであり、その実施例を第５図に示す。

第５図の実施例において、Ｎ横行はＬ個のグループに分
割されており、各々のグループをＢｌ、Ｂ２．・・・・
・・、ＢＬと呼ぶことにする。

本実施例が第４図の従来例と相異する点は、同一グルー
プ内に含まれるメモリセルの端子Ｔ３ｉｊ（ｉ＝１，２
．・・・・・・、Ｎ、ｊ＝１．２．・・・・・・、Ｍ）
同一の電流帰線に接続され、その電流帰線はグループ選
択信号Ｓ ’（Ｋ（Ｋ” １ｐ２ｙ・・・・・
・Ｌ）によって制御される電界効果トランジスタによっ
てＶＳＳと接続される構成となっている。

本実施例の場合、選択されたメモリセルを含むグループ
の電流帰線だけが、ＶＳＳと渉続される。

このような構成にすることによって、寄生容量は第４図
に示した構成と比較してもさほど増加しないため、読出
速度はほぼ第４図に示した構成と同じ程度の高速性が得
られる。

さらに横行選択信号を得るための周辺回路が簡単化でき
る点や電流帰線駆動回路と電流帰線の数を少なくできる
点より高密度化に適した構成になっている。

【図面の簡単な説明】

第１図は従来のメモリ読出し方式による読出し専用メモ
リの回路の一例、第２図は読出し専用メモリの１０」を
記憶しているメモリセルの回路図、第３図は読出し専用
メモリの１１」を記憶しているメモリセルの回路図、第
４図は他の従来のメモリ読出し制御方式による読出し専
用メモリの回路図、第５図は本発明の実施例を示す図で
ある。図中ＭＣ・・（ただしｉ＝１．２・・・Ｎ、ｊ＝１゜２
、・・・Ｍ）はメモリセル、Ｔ１１ｊ？Ｔ２ｉｊ、
Ｔ３ｉｊ（ただしｉ二１，２．・・・、Ｎ、ｊ二１，２
．・・・Ｍ）は端子、ＱＭｏ、ＱＭｌ、ＱＧｉ、Ｑｐｊ
、Ｑｑｉ（ただしｉ＝１．２．・・・Ｎ）は電界効果ト
ランジスタ、ＶＤＤ−ＶＳＳは直流電源端子、ＲＤｉ（
ｉ＝１，２．・・・Ｍ）は縦列駆動回路、φ はクロッ
ク信号、５ｏｉ（ｉ＝１．２．・・−Ｎ）は横行選択信
号、Ｌ恥（ｉ＝１．２．・・・Ｍ）は縦列選択線、ＬＧ
１（ｉ＝１．２．Ｎ）は電流帰線、ＬＤｉ（ｉ＝１
、２、・・・Ｎ）はデータ読出線、Ｄｏはデータ出力
端子を表わす。

Claims

【特許請求の範囲】

１複数の列選択線、複数のデータ読出線、列選択線と
データ読出線との交点毎に設けられたメモリセル、及び
データ読出線に平行に設けられた電流帰線により構成さ
れると共に、１つのデータ読出線に接続される複数個の
メモリセルがすべて同＝の電流帰線に接続されるよう構
成され、読出し動作前にすべてのデータ読出線を高電圧
（又は低電圧）になるようにプリチャージし、選択され
た列選択線に高電圧（又は低電圧）を与え、選択された
列選択線に接続されたメモリセルにより、そのメモリセ
ルの記憶する２値情報に従ってメモリセルに対応するデ
ータ読出線羨電流帰線とが導通するか否かによってデー
タ読出線の信号レベルを決定するメモリ読出し制御方式
において、複数のデータ読出線に対して１本の電流帰線
が電位制御素子を介して電源端子に接続されたユニット
が複数設けられた構成からなり、選択されたメモリセル
が接続されているデータ読出線と電流帰線とに対して電
流回路を形成すると共に、選択されたメモリセルが接続
さたた電流帰線の属するユニット以外のユニットの電流
帰線に与えられている高電位（又は低電位）を保持する
よう各データ読出線と各電流帰線とに行選択信号を供給
することを特徴とするメモリ読出し制御方式。