JPS6396799A - 連想メモリ - Google Patents
連想メモリInfo
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- JPS6396799A JPS6396799A JP61243645A JP24364586A JPS6396799A JP S6396799 A JPS6396799 A JP S6396799A JP 61243645 A JP61243645 A JP 61243645A JP 24364586 A JP24364586 A JP 24364586A JP S6396799 A JPS6396799 A JP S6396799A
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- JP
- Japan
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- transistor
- drain
- source
- bit line
- whose
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 10
- 230000000295 complement effect Effects 0.000 claims abstract description 5
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
- G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は連想メモリに関する。
従来、集積化された半導体の連想メモリはスタティック
ＲＡＭのメモリセルに比較回路を接続して構成していた
。
ＲＡＭのメモリセルに比較回路を接続して構成していた
。
第２図は従来の連想メモリの一例の回路図である。
この従来例のメモリセルは行列状に配置されており、こ
れはそのｉ行、ｊ列の交点に当る。ここで電源■２に抵
抗１４の一端が接続され、抵抗１４の他端がトランジス
タ９のドレインに接続され、トランジスタ９のソースは
電源ｖｌに接続されている。また、抵抗１５とトランジ
スタ１ｏとが同様に接続される。又、このトランジスタ
９のオンかオフか、即ち、ソースとドレイン間が導通状
態にあるか否かを制御するゲートは、１ヘランジスタ１
０のドレインに接続されており、逆にトランジスタ１０
のゲートは、Ｉヘランジスタ９のドレインに接続されて
いるので、これによって、双安定フリップフロップを構
成している。
れはそのｉ行、ｊ列の交点に当る。ここで電源■２に抵
抗１４の一端が接続され、抵抗１４の他端がトランジス
タ９のドレインに接続され、トランジスタ９のソースは
電源ｖｌに接続されている。また、抵抗１５とトランジ
スタ１ｏとが同様に接続される。又、このトランジスタ
９のオンかオフか、即ち、ソースとドレイン間が導通状
態にあるか否かを制御するゲートは、１ヘランジスタ１
０のドレインに接続されており、逆にトランジスタ１０
のゲートは、Ｉヘランジスタ９のドレインに接続されて
いるので、これによって、双安定フリップフロップを構
成している。
更に、ｌ−ランジスタフ及び８は、それぞれビット線Ｂ
ｊ及びＢｊとトランジスタ９及び１０のゲートとの間に
接続され、トランジスタ７及び８のゲーＩ・は、ワード
線Ｗｉに接続されている。従って、このワード線Ｗｉを
選択駆動することにより、ビット線Ｂｊ及びＢｊを介し
てフリップフロップにデータを書込んだり、読出したり
することができる。このとき、ピッ１〜線Ｂｊのデータ
はビット線Ｂ、ｊのデータの否定である。以上は、メモ
リセルのスタティックＲＡＭ部分の構成及び動作である
。
ｊ及びＢｊとトランジスタ９及び１０のゲートとの間に
接続され、トランジスタ７及び８のゲーＩ・は、ワード
線Ｗｉに接続されている。従って、このワード線Ｗｉを
選択駆動することにより、ビット線Ｂｊ及びＢｊを介し
てフリップフロップにデータを書込んだり、読出したり
することができる。このとき、ピッ１〜線Ｂｊのデータ
はビット線Ｂ、ｊのデータの否定である。以上は、メモ
リセルのスタティックＲＡＭ部分の構成及び動作である
。
比較回路の部分は、ビット線Ｂｊにソースが接続されゲ
ーＩ〜がトランジスタ９のドレインに接続されているＩ
・ランジスタ１２と、ビット線Ｂｊにソースが接続され
ゲートがトランジスタ１０のドレインに接続されている
トランジスタ１１と、これらトランジスタ１１及び１２
のドレインにゲー −１・が接続されているトランジス
タ１３とから構成され、更に１〜ランシスタ１３のソー
スは電源■１に接続され、ドレインは検索結果出力線Ｈ
ｉに接続されている。
ーＩ〜がトランジスタ９のドレインに接続されているＩ
・ランジスタ１２と、ビット線Ｂｊにソースが接続され
ゲートがトランジスタ１０のドレインに接続されている
トランジスタ１１と、これらトランジスタ１１及び１２
のドレインにゲー −１・が接続されているトランジス
タ１３とから構成され、更に１〜ランシスタ１３のソー
スは電源■１に接続され、ドレインは検索結果出力線Ｈ
ｉに接続されている。
従って、この従来例は、比較動作時、ワード線Ｗｉは駆
動されず、ピッｌ−線Ｂｊ及びＢｊに比較データが乗せ
られ、フリップフロップのデータと比較される。データ
が一致するとトランジスタ１３のゲートはオフ状態にな
り、データが不一致であるとトランジスタ１３のゲート
はオン状態になる。
動されず、ピッｌ−線Ｂｊ及びＢｊに比較データが乗せ
られ、フリップフロップのデータと比較される。データ
が一致するとトランジスタ１３のゲートはオフ状態にな
り、データが不一致であるとトランジスタ１３のゲート
はオン状態になる。
検索結果出力線Ｈｉは行方向に配置されており、抵抗１
６を介して電源Ｖ２に接続され、通常「１」の状態に充
電されている。比較データが行方向に全て一致すれば、
検索結果出力線Ｈｉは「１」の状態のままであるが、１
つでも不一致があるとトランジスタ１３が導通して、検
索結果出力線Ｈｉは「０」の状態になる（米国特許４５
３８２４３参照）。以上のようにして、連想メモリの動
作が行なわれる。
６を介して電源Ｖ２に接続され、通常「１」の状態に充
電されている。比較データが行方向に全て一致すれば、
検索結果出力線Ｈｉは「１」の状態のままであるが、１
つでも不一致があるとトランジスタ１３が導通して、検
索結果出力線Ｈｉは「０」の状態になる（米国特許４５
３８２４３参照）。以上のようにして、連想メモリの動
作が行なわれる。
様々な状態処理の用途では、現在、以上説明した連想メ
モリのメモリセルを高密度に集積し、大容量の連想メモ
リを構成することが望まれている。しかし、従来のもの
ではセル当りの素子数が多く、高密度化が非常に難しい
という欠点がある。
モリのメモリセルを高密度に集積し、大容量の連想メモ
リを構成することが望まれている。しかし、従来のもの
ではセル当りの素子数が多く、高密度化が非常に難しい
という欠点がある。
本発明の目的は、メモリセルを構成する素子数が少く、
より高密度に集積することが可能な連想メモリを提供す
ることにある。
より高密度に集積することが可能な連想メモリを提供す
ることにある。
本発明の連想メモリは、ゲート及びソースがそれぞれワ
ード線及び第１のビット線に接続された第１のトランジ
スタと、電源と前記第１のトランジスタのドレインとの
間に接続されたコンデンサと、ゲートが前記第１のトラ
ンジスタのドレインに共通に接続されかつドレインを共
通として一方のソースが前記第１のピッ１へ線他方のソ
ースが第２のピッｌ−線にそれぞれ接続された互いに相
補型の第２及び第３のトランジスタと、ソース及びゲー
トがそれぞれ前記電源及び前記第２及び第３のトランジ
スタのドレインに接続されかつドレインが検索結果出力
線に接続された第４のトランジスタとを含んで構成され
る。
ード線及び第１のビット線に接続された第１のトランジ
スタと、電源と前記第１のトランジスタのドレインとの
間に接続されたコンデンサと、ゲートが前記第１のトラ
ンジスタのドレインに共通に接続されかつドレインを共
通として一方のソースが前記第１のピッ１へ線他方のソ
ースが第２のピッｌ−線にそれぞれ接続された互いに相
補型の第２及び第３のトランジスタと、ソース及びゲー
トがそれぞれ前記電源及び前記第２及び第３のトランジ
スタのドレインに接続されかつドレインが検索結果出力
線に接続された第４のトランジスタとを含んで構成され
る。
本発明は、１個のコンデンサにデータを貯えるいわゆる
ダイナミックＲＡＭ型のメモリセルと、互いに相補型の
Ｉ・ランジスタからなる比較回路とで連想メモリのメモ
リセルを構成しているので、従来のスタティックＲＡＭ
型のメモリセルを用いたものに較べて、回路素子数が９
から５と約半分に減少しており、従ってより高密度に集
積化することができる。
ダイナミックＲＡＭ型のメモリセルと、互いに相補型の
Ｉ・ランジスタからなる比較回路とで連想メモリのメモ
リセルを構成しているので、従来のスタティックＲＡＭ
型のメモリセルを用いたものに較べて、回路素子数が９
から５と約半分に減少しており、従ってより高密度に集
積化することができる。
以下に、本発明の一実施例を図面を参照して説明する。
第１図は本発明の連想メモリの一実施例の回路図である
。
。
この実施例は、勿論、メモリセルが行列状に配置されて
おり、第１図に示した部分はｉ行ｊ列の交点に当る。
おり、第１図に示した部分はｉ行ｊ列の交点に当る。
ここでは、ワード線Ｗｉにゲートが接続され、ビット線
Ｂｊにソースが接続されたトランジスタ１と、トランジ
スタ１のドレインと電源■１どの間に接続されるコンデ
ンサ５とでデータを蓄積するダイナミックＲＡＭの部分
が構成されている。
Ｂｊにソースが接続されたトランジスタ１と、トランジ
スタ１のドレインと電源■１どの間に接続されるコンデ
ンサ５とでデータを蓄積するダイナミックＲＡＭの部分
が構成されている。
この部分のデータの書込み及び読出し動作は、ワード線
Ｗｉを選択的に駆動し、トランジスタ１を導通させるこ
とによってビット線Ｂｊを介して行なわれる。データは
コンデンサ５に電荷の有無という形で蓄積され、この蓄
積電荷が消滅しないように定期的にリフレッシュ動作が
くり返される。
Ｗｉを選択的に駆動し、トランジスタ１を導通させるこ
とによってビット線Ｂｊを介して行なわれる。データは
コンデンサ５に電荷の有無という形で蓄積され、この蓄
積電荷が消滅しないように定期的にリフレッシュ動作が
くり返される。
又、この実施例の比較回路の部分は、ゲートが共通にト
ランジスタ１のドレインに接続され、一方及び他方のソ
ースがそれぞれビット線Ｂｊ及びＢｊに接続されたＰ型
及びＮ型の互いに相補型の１ヘランジスタ２及び３と、
ソースが電源に接続されかつドレインが検索結果出力線
Ｈｉに接続されたトランジスタ４とから構成される。
ランジスタ１のドレインに接続され、一方及び他方のソ
ースがそれぞれビット線Ｂｊ及びＢｊに接続されたＰ型
及びＮ型の互いに相補型の１ヘランジスタ２及び３と、
ソースが電源に接続されかつドレインが検索結果出力線
Ｈｉに接続されたトランジスタ４とから構成される。
この部分の動作は、トランジスタ４のゲーＩ・がハイレ
ベル「１」に駆動されたときそのドレインとソースが導
通状態、しなわちオン状態になり、他方ローレベルｒ□
、に駆動されたときは、ドレインとソースが絶縁状態、
オフ状態になる。
ベル「１」に駆動されたときそのドレインとソースが導
通状態、しなわちオン状態になり、他方ローレベルｒ□
、に駆動されたときは、ドレインとソースが絶縁状態、
オフ状態になる。
即ち、この実施例の比較動作時には、トランジスタ１は
オフ状態であり、ビット線Ｂｊ及びｓ３には比較データ
とその否定データが乗せられるので、コンデンサ５に貯
えわえているデータが「１」のとき、トランジスタ２は
オフ状態、トランジスタ３はオン状態になり、ビット線
Ｂｊ上の否定データがトランジスタ４のゲーＩ・に印加
される。逆に、コンデンサ５に貯えられているデータが
「０」のときは、ビット線Ｂｊ上の比較データがトラン
ジスタ４のゲートに印加される。従って、コンデンサ５
に貯えられているデータと、ピッＩ−線Ｂｊ上の比較デ
ータとが一致ずればトランジスタ４はオフに、不一致で
あればオン状態に駆動される。
オフ状態であり、ビット線Ｂｊ及びｓ３には比較データ
とその否定データが乗せられるので、コンデンサ５に貯
えわえているデータが「１」のとき、トランジスタ２は
オフ状態、トランジスタ３はオン状態になり、ビット線
Ｂｊ上の否定データがトランジスタ４のゲーＩ・に印加
される。逆に、コンデンサ５に貯えられているデータが
「０」のときは、ビット線Ｂｊ上の比較データがトラン
ジスタ４のゲートに印加される。従って、コンデンサ５
に貯えられているデータと、ピッＩ−線Ｂｊ上の比較デ
ータとが一致ずればトランジスタ４はオフに、不一致で
あればオン状態に駆動される。
又、トランジスタ４のソースはローレベルの電源■１に
、ドレインは検索結果出力線Ｈｉに接続されている。こ
の検索結果出力線Ｈｉは行方向に配置されしかも抵抗６
を介してハイレベルの電源Ｖ２により通常は「］」状態
に印加されている。
、ドレインは検索結果出力線Ｈｉに接続されている。こ
の検索結果出力線Ｈｉは行方向に配置されしかも抵抗６
を介してハイレベルの電源Ｖ２により通常は「］」状態
に印加されている。
従って、比較データが行方向に全て一致すれば、検索結
果出力線Ｈｉは「１」の状態のままであるが、１つでも
不一致があるとそのメモリセルのトランジスタ４がオン
状態となって「０」の状態になる。
果出力線Ｈｉは「１」の状態のままであるが、１つでも
不一致があるとそのメモリセルのトランジスタ４がオン
状態となって「０」の状態になる。
以上に説明したように、本発明によれば、メモリセルの
素子数が減少するので、高密度・大容量の連想メモリを
容易に実現できるという効果がある。
素子数が減少するので、高密度・大容量の連想メモリを
容易に実現できるという効果がある。
第１図は本発明の連想メモリの一実施例の回路図、第２
図は従来の連想メモリの一例の回路図である。
図は従来の連想メモリの一例の回路図である。
Claims (1)
- ゲート及びソースがそれぞれワード線及び第１のビット
線に接続された第１のトランジスタと、電源と前記第１
のトランジスタのドレインとの間に接続されたコンデン
サと、ゲートが前記第１のトランジスタのドレインに共
通に接続されかつドレインを共通として一方のソースが
前記第１のビット線他方のソースが第２のビット線にそ
れぞれ接続された互いに相補型の第２及び第３のトラン
ジスタと、ソース及びゲートがそれぞれ前記電源及び前
記第２及び第３のトランジスタのドレインに接続されか
つドレインが検索結果出力線に接続された第４のトラン
ジスタとを含むことを特徴とする連想メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243645A JPS6396799A (ja) | 1986-10-13 | 1986-10-13 | 連想メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243645A JPS6396799A (ja) | 1986-10-13 | 1986-10-13 | 連想メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6396799A true JPS6396799A (ja) | 1988-04-27 |
Family
ID=17106899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243645A Pending JPS6396799A (ja) | 1986-10-13 | 1986-10-13 | 連想メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6396799A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965767A (en) * | 1989-01-13 | 1990-10-23 | Mitsubishi Denki Kabushiki Kaisha | Associative memory having simplified memory cell circuitry |
| JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
| JPH05166387A (ja) * | 1991-12-18 | 1993-07-02 | Kawasaki Steel Corp | 半導体集積回路 |
| US5594698A (en) * | 1993-03-17 | 1997-01-14 | Zycad Corporation | Random access memory (RAM) based configurable arrays |
| EP1014382A1 (en) * | 1998-12-22 | 2000-06-28 | STMicroelectronics, Inc. | Floating gate content addressable memory |
| JP2012256407A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| US8897049B2 (en) | 2011-05-13 | 2014-11-25 | Semiconductor Energy Laboratories Co., Ltd. | Semiconductor device and memory device including semiconductor device |
| US8958231B2 (en) | 2011-06-09 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Memory device including first to seventh transistors |
| US9859268B2 (en) | 2011-05-17 | 2018-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Content addressable memory |
-
1986
- 1986-10-13 JP JP61243645A patent/JPS6396799A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965767A (en) * | 1989-01-13 | 1990-10-23 | Mitsubishi Denki Kabushiki Kaisha | Associative memory having simplified memory cell circuitry |
| JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
| JPH05166387A (ja) * | 1991-12-18 | 1993-07-02 | Kawasaki Steel Corp | 半導体集積回路 |
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| EP1014382A1 (en) * | 1998-12-22 | 2000-06-28 | STMicroelectronics, Inc. | Floating gate content addressable memory |
| JP2012256407A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| US9230648B2 (en) | 2011-04-15 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US8897049B2 (en) | 2011-05-13 | 2014-11-25 | Semiconductor Energy Laboratories Co., Ltd. | Semiconductor device and memory device including semiconductor device |
| US9859268B2 (en) | 2011-05-17 | 2018-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Content addressable memory |
| US8958231B2 (en) | 2011-06-09 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Memory device including first to seventh transistors |
| US9105313B2 (en) | 2011-06-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
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