JPH0352196A - 連想メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は連想゜メモリに係り、特に連想メモリセルに関
する。

（従来の技術） 近年の電子技術の進展により、電子装置に用いられるメ
モリ装置としては多様な機能を有するものが普及し始め
ており、その１つに連想メモリがある。この連想メモリ
の一例として、昭和６０年度電子通信学会総合全国大会
発表Ｎｏ．５４７によりｒ大容量連想メモリＬＳＩの一
構成法」が提案されており、この連想メモリは使用トラ
ンジスタ数が少ないスタティック型連想メモリセルのア
レイを用いている。

ここで、第１図に上記スタティック型連想メモリセル１
の回路構成を示し、その一致検索動作について説明する
。第１図において、高電位側のｖＣＣ電源と低電位（接
地電位）側のＶＳＳ電源との間に、抵抗ＲａおよびＮチ
ャネルＭＯＳトランジスタＮａが直列に接続されてなる
第１のインバータＩＶａが接続され、同様に、Ｖｃｃ電
源とＶ　ｓｓｉ源との間に、抵抗ＲｂおよびＮチャネル
ＭＯＳトランジスタＮｂが直列に接続されてなる第２の
インバータＩＶｂが接続され、これらの２個のインバー
タは互いの人出力ノードが交差接続されてフリップフロ
ップ回路を形成している。このフリップフロップ回路の
相補的な２個のデータ保持ノードＤおよびＤ（つまり、
前記２個のインバータの各出力ノード）とビット線対（
ＢＬＳＢＬ）との間に各対応して電荷転送用のＮチャネ
ルＭＯＳトランジスタＮｃおよびＮｄが接続され、この
電荷転送用のＮチャネルＭＯＳトランジスタＮｃおよび
Ｎｄのゲートにワード線ＷＬが接続されている。

以上の構成により、よく知られている高抵抗負荷型のス
タティック型メモリセルに相当するスタティック型メモ
リセル部ＭＣが形成されている。

さらに、一致／不一致検出を行うために、一対の一致検
索線ＳＬＩおよびＳＬ２と、一致検出用の３個のＮチャ
ネルＭＯＳトランジスタＮ１〜Ｎ３と、１本の一致検出
線ＳＬ３とが追加されることによって連想メモリセルが
構威されている。

即ち、第１のデータ保持ノードＤに第１のＭ　Ｏ　Ｓト
ランジスタＮ１のゲートが接続され、そのドレインが第
１の一致検索線ＳＬ１に接続されている。同様に、第２
のデータ保持ノードＤに第２のＭＯＳトランジスタＮ２
のゲートが接続され、そのドレインが第２の一致検索線
ＳＬ２に接続されている。そして、第１のＭＯＳトラン
ジスタＮ１および第２のＭＯＳトランジスタＮ２の各ソ
ースが第３のＭＯＳトランジスタＮ３のゲートに接続さ
れ、この第３のＭＯＳトランジスタＮ３のドレインは一
致検出線ＳＬ３、ソースはＶＳＳ電源にそれぞれ接続さ
れている。

第１の一致検索線ＳＬＩおよび第２の一致検索線ＳＬ２
には相浦的な信号が人力するものであり、第１の一致検
索線ＳＬＩの入力信号を８１第２の一致検索線ＳＬ２の
人力信号をＳ、第１のデータ保持ノードＤのデータをＡ
１第２のデータ保持ノードＤのデータをＡで表わすと、
第１のＭＯＳトランジスタＮ１および第２のＭＯＳトラ
ンジスタＮ２のソース共通接続ノードＣ（つまり、第３
のＭＯＳトランジスタＮ３のゲート）の論理レベルは次
の真理値表のようになる。

即ち、第１のデータ保持ノードＤのデータＡ（以下、セ
ルデータと記す）と第２の一致検索線ＳＬ２の入力信号
Ｓ（一致検索データ）とが一致すれば、ノードＣは低レ
ベル“０“になり、セルデータＡと一致検索データＳと
が不一致であれば、ノードＣは高レベル“１”になり、
換言すれば、ノードＣはセルデータＡと一致検索データ
Ｓとの排他的オア論理をとった論理レベルとなる。

このように、基本的に１ビットデータの一致／不一致を
検出するためには、第１のＭＯＳトランジスタＮ１およ
び第２のＭＯＳトランジスタＮ２からなる排他的オア論
理部と前記スタティック型メモリセル部ＭＣとを含む第
１図中の点線内の回路１０で十分である。

さらに、一致検出線ＳＬ３の初期状態をＶ　ｃｃ電位（
“１”レベル）にプリチャージしておくと、ノードＣが
“１“レベルの時は第３のＭＯ．ＳトランジスタＮ３が
オンになり、ノードＣが“Ｏ゛レベルの時は第３のＭＯ
ＳトランジスタＮ３がオフになるので、一致検出線ＳＬ
３にはノードＣの反転レベルが現れる。

従って、セルデータＡと一致検索データＳとが一致すれ
ば、ノードＣは“０”レベル、一致検出ｔｌＳＬ３は′
１“レベルになり、セルデータＡと一致検索データＳと
が不一致であれば、ノードＣは“１１レベル、一致検出
線ＳＬ３は″Ｏｍレベル（接地電位）になるので、一致
検索動作が実現される。

通常、連想メモリでは、１ビットデータのみの一致／不
一致を検出するだけでなく、あるビットパターン（複数
ビット）についても一致／不一致を検出するものであり
、第２図に示すように、前記したような連想メモリセル
のアレイにおける同一行の複数個の連想メモリセル１・
・・に対して１本の一致検出線ＳＬ３を共通に接続して
いる。これにより、複数個の連想メモリセル１・・・の
各セルデータ（ＡＡＳＡＢ、・・・Ａｎ）と一致検索デ
ータ（ＳＡ，ＳＲ，・・・Ｓｎ）とがそれぞれ一致して
いれば一致検出線ＳＬ３は“１″レベルになり、１ビッ
トでも不一致であれば、一致検出線ＳＬ３は“０”レベ
ル（接地電位）になるので、一致検索動作が実現される
。

なお、一致検索データ（Ｓ，Ｓ）に代えて、この一致検
索データ（Ｓ，Ｓ）とマスク信号Ｍとの論理積をとった
一致検索データ（Ｓ−Ｍ．Ｓ−Ｍ）を用い、Ｍ一“１゜
の時にはＳ−Ｍ−Ｓ，Ｓ−Ｍ一Ｓとし、Ｍ一“０２の時
にはＳ−Ｍ−“０″Ｓ−Ｍ−“０“となるように制御す
れば、Ｍ　−“０”とすることによりノードＣは“０”
レベルとなって、第３のＭｏＳトランジスタＮ３がオフ
になる。このようにＭ一“０″とすることにより連想メ
モリセルを一致検出対象から除外する機能は、マスク機
能と呼ばれ、連想メモリの重要な機能の１つである。

従って、一致検索動作を行わない時には、一致検索線Ｓ
ＬＩおよびＳＬ２はそれぞれ接地電位ＶＳＳに固定され
ていると考えることができる。

ところで、第１図に示した連想メモリセルでは、抵抗Ｒ
ａおよびＲｂにスタンバイ電流が流れることによる消費
電流の増加を防ぐために、抵抗ＲａおよびＲｂはかなり
高い値（一般に数十〇Ω以上）に設定される。このよう
に設定された場合、第１のデータ保持ノードＤまたは第
２のデータ保持ノードＤの高レベルは、 ｖｃｃ−ｖｔｈ” になる。ここで、ＶｔｈｌＩは、電荷転送用トランジス
タＮｃおよびＮｄの閾値電圧ｖｔｈがバックゲートバイ
アス効果によりシフトした閾値電圧であり、ｖｔｈが約
１■とすると、Ｖｔｈ”は約２ｖになる。また、抵抗Ｒ
ａおよびＲｂがかなり高い値であると、書込み終了後も
十分な時間が経過しない間は、データ保持ノードＤまた
はＤの高レベルはＶｃｃ−Ｖｔｈ”から殆んど上昇しな
いと考えることができる。そして、この高レベルｖｔｈ
”が第１のＭＯＳトランジスタＮ１または第２のＭＯＳ
トランジスタＮ２のゲート電位となるので、ノードＣの
高レベルは、 （Ｖｃｃ−Ｖ　ｔ　ｈ”　）　一Ｖ　ｔ　ｈ”　”ニナ
ル。ココテ、ｖｔｈ”は、第１のＭＯＳトランジスタＮ
１および第２のＭＯＳトランジスタＮ２の閾値電圧ｖｔ
ｈがバックゲートバイアス効果によりシフトした閾値電
圧であり、このバックゲートバイアス効果による閾値電
圧ｖｔｈへの影響は電荷転送用トランジスタＮｃおよび
Ｎｄのバックゲートバイアス効果による閾値電圧ｖｔｈ
への影響よりは小さいが、ｖｔｈが約ＩＶとすると、ｖ
ｔｈ”は約１．５Ｖになる。

一方、Ｖ　ｃｃ　−　５　Ｖ±０．２５Ｖ（±５％）の
動作電源電圧を保証しようとすると、その下限値である
Ｖｃｃ＝４．５Ｖでの動作を保証しなければならない。

しかし、この時、ノードＣの高レベルは、（Ｖｃｃ−￥
　ｔ　ｈ”　）　−Ｖ　ｔ　ｈ”　”ら（４．５Ｖ−２
Ｖ）−１．５Ｖ−ＩＶまでしか上がらない。

従って、第３のＭＯＳトランジスタＮ３の閾値電圧ｖｔ
ｈが約ＩＶとすると、そのゲート・ソース間電圧ＶＧＳ
と閾値電圧ｖｔｈとの差は、ｖｃｓ−ｖｔｈ＝−１ｖ−
ｉｖ−ｏｖ となり、第３のＭＯＳトランジスタＮ３の電流駆動力が
非常に小さくなり、最悪の場合には第３のＭＯＳトラン
ジスタＮ３がオフ状態になる。これにより、予めブリチ
ャージされた一致検出線ＳＬ３を規定時間内にデイスチ
ャージすることができず、最大動作周波数の低下を招き
、最悪の場合には一致検出の誤動作を招いてしまうとい
う問題が生じる。

また、メモリセル面積の制約上、ゲート幅の狭（１ＭＯ
Ｓトランジスタが使用されるので、ナローチャネル効果
により前記バツクゲートバイアス効果によりシフトした
閾値電圧ｖｔｈ”およびｖｔｈ”は一層増加する。この
ため、連想メモリセルの面積を縮小しようとしてＭＯＳ
トランジスタの寸法を縮小するほど、一致検出の誤動作
が起こり易くなる。

上記したような誤動作を防止するためには、第１のＭＯ
ＳトランジスタＮ１および第２のＭＯＳトランジスタＮ
２の閾値電圧ｖｔｈを下げることが考えられるが、従来
の技術では、連想メモリセル内のすべてのＭＯＳトラン
ジスタの閾値電圧Ｖｔｈが同一になるように作り込まれ
るのて、第１のＭＯＳトランジスタＮ１および第２の〜
ＩＯＳトランジスタＮ２の閾値電圧ｖｔｈを下げると、
その他のＭＯＳトランジスタの閾値電圧Ｖｔｈも下がっ
てしまう。

しかし、フリップフロップ回路のＭＯＳトランジスタＮ
ａおよびＮｂの閾値電圧ｖｔｈが一定値より下がると、
このＭＯＳトランジスタＮａおよびＮｂのオフ状態での
リーク電流が増加し、メモリセルのデータ保持が不可能
になる。従って、連想メモリセル内のすべてのＭＯＳト
ランジスタの閾値電圧ｖｔｈを下げることには限界があ
る。

（発明が解決しようとする課８） 上記したように従来の連想メモリ七少は、連想メモリセ
ルの面積を縮小しようとしてトランジスタの寸法を縮小
するほど一致検出の誤動作が起こり易くなり、連想メモ
リセル内のデータ保持用のＭＯＳトランジスタの閾値電
圧を一定値より下げると、このＭＯＳトランジスタのオ
フ状態でのリーク電流が増加し、メモリセルのデータ保
持が不可能になるという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、連想メモリセルの面積を縮小しようとしてト
ランジスタの寸法を縮小しても一致検出の誤動作が起こ
らず、連想メモリセル内のデータ保持用のＭＯＳトラン
ジスタのオフ状態でのリーク電流を抑制し、メモリセル
のデータ保持に悪影響を与えないで済む連想メモリを提
供することにある。

［発明の構或］ （課題を解決するための手段） 本発明は、相浦的なビットデータを記憶するメモリセル
部と、このメモリセル部の一対のデータ保持ノードのう
ちの一方のデータ保持ノードにゲートが接続され、一対
の一致検索線のうちの一方の一致検索線に一端が接続さ
れた第１のＭＯＳトランジスタと、上記メモリセル部の
他方のデータ保持ノードにゲートが接続され、他方の一
致検索線に一端が接続された第２のＭＯＳＩ−ランジス
タと、これらの第１のＭＯＳトランジスタおよび第２の
ＭＯＳトランジスタの各他端の共通接続点にゲートが接
続され、一致検出線に一端が接続され、所定電位端に他
端が接続された第３のＭＯＳトランジスタとを具備した
連想メモリセルのアレイを有する連想メモリにおいて、
上記第１のＭＯＳトランジスタおよび第２のＭＯＳトラ
ンジスタの各閾値電圧は、前記メモリセル部のＭＯＳト
ランジスタの各閾値電圧よりも低く、かつ、連想メモリ
の動作電源電圧の下限において前記第３のＭＯＳトラン
ジスタのゲートに加わる電圧が第３のＭＯＳトランジス
タの閾値電圧よりも高くなるように設定されていること
を特徴とする。

（作　用） 連想メモリセルの面積を縮小しようとしてＭＯＳトラン
ジスタの寸法を縮小した場合に、たとえバックゲートバ
イアス効果やナローチャネル効果により閾値電圧が増加
しても、少なくとも一致検索用の第１のＭＯＳトランジ
スタおよび第２のＭＯＳトランジスタの各閾値電圧がメ
モリセル部のＭＯＳトランジスタの各閾値電圧よりも低
く設定されているので、動作電源電圧の下限における一
致検出用の第３のＭＯＳトランジスタのゲート電位の高
レベルが高くなり、この時の第３のＭＯＳトランジスタ
のゲート・ソース間電圧と閾値電圧との差も高くなり、
第３のＭＯＳトランジスタの電流駆動力が十分に得られ
る。従って、予めプリチャージされた一致検出線を規定
時間内で速やかにディスチャージすることができるので
、最大動作周波数の低下を招いたり、最悪の場合には一
致検出の誤動作を招いたりするというような問題が生じ
ることもなく、連想メモリセル内のすべてのＭＯＳトラ
ンジスタの閾値電圧が同一になるように作り込まれた場
合よりも一致検索動作が格段に高速に行われる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、連想メモリのメモリセルアレイにおける１個
分のスタティック型連想メモリセル１を示しており、前
述した従来のスタティック型連想メモリセルと比べて回
路接続は同一であるが、第１のＭＯＳトランジスタＮ１
および第２のＭＯＳトランジスタＮ２の各閾値電圧ｖｔ
ｈが変更されている点が異なり、その他は同じであるの
でその説明を省略する。

即ち、第１のＭＯＳトランジスタＮ１および第２のＭＯ
ＳトランジスタＮ２の各閾値電圧ｖｔｈ（例えば約０．
２Ｖ）は、スタティック型メモリセル部ＭＣのＭＯＳト
ランジスタＮ　ａ　−　Ｎ　ｄの各閾値電圧Ｖｔｈ　（
例えば約ＩＶ）よりも低く、かつ、連想メモリの動作電
源電圧の下限において第３のＭＯＳトランジスタＮ３の
ゲートに加わる電圧が第３のＭＯＳトランジスタＮ３の
閾値電圧ｖｔｈよりも高くなるように設定されている。

このように、一部のＭＯＳトランジスタＮ１およびＮ２
の閾値電圧ｖｔｈを低く設定する方法としては、この一
部のＭＯＳトランジスタＮ１およびＮ２のソース・ドレ
イン間のチャネル領域に対するイオン（本例のようなＮ
チャネルＭＯＳ｝−ランジスタの場合には、リン、ヒ素
などの５価の原子のイオン、また、ＰチャネルＭＯＳト
ランジスタの場合には、ホウ素などの３価の原子のイオ
ン）注入量を制御することにより容易に実現できる。

次に、上記連想メモリセルの動作を説明する。

この連想メモリセルの動作は、基本的には前述した従来
のスタティック型連想メモリセルの動作と同様であるが
、第１のＭＯＳトランジスタＮ１および第２のＭＯＳト
ランジスタＮ２の各閾値電圧ｖｔｈが上記したように低
く設定されているので、次に述べるような動作が行われ
る。

即ち、スタティック型メモリセル部ＭＣのＭＯＳトラン
ジスタＮｃおよびＮｄの各閾値電圧ｖｔｈ→ＩＶがバッ
クゲートバイアス効果によりシフトした閾値電圧ｖｔｈ
”が約２Ｖ，第１のＭＯＳトランジスタＮ１および第２
のＭＯＳトランジスタＮ２の各閾値電圧ｖｔｈ→０．２
Ｖがバックゲートバイアス効果によりシフトした閾値電
圧Ｖｔｈ”が約０．７Ｖとすると、動作電源電圧Ｖｃｃ
−５Ｖ±０．２５Ｖ（±５％）の下限におけるノードＣ
の高レベルは、 （Ｖｃｃ−Ｖ　ｔ　ｈ”　）　−Ｖ　ｔ　ｈ”　”→（
４．５Ｖ−２Ｖ）−０．７Ｖ■１．８Ｖとなる。

そこで、第３のＭＯＳトランジスタＮ３の閾値電圧ｖｔ
ｈをスタティック型メモリセル部ＭＣのＭＯＳトランジ
スタＮａおよびＮｂの各閾値電圧ｖｔｈと同様に、例え
ば約ＩＶに設定しておけば、この時の第３のＭＯＳトラ
ンジスタＮ３のゲート・ソース間電圧ＶＧＳと閾値電圧
ｖｔｈとの差は、ＶＧＳ−Ｖｔｈ＋１．８Ｖ−ＩＶ−０
．８Ｖとなり、第３のＭＯＳトランジスタＮ３の電流駆
動力が十分に得られる。

この場合、連想メモリセルの面積を縮小しようとしてＭ
ＯＳトランジスタの寸法を縮小した場合に、たとえバッ
クゲートバイアス効果やナローチャネル効果により閾値
電圧ｖｔｈ”およびｖｔｈ”が一層増加しても、一致検
出用の第３のＭＯＳＩ−ランジスタＮ３の電流駆動力が
十分に得られる余裕がある。従って、予めプリチャージ
された一致検出線ＳＬ３を規定時間内で速やかにディス
チャージすることができるので、最大動作周波数の低下
を招いたり、最悪の場合には一致検出の誤動作を招いた
りするというような問題が生じることもなく、連想メモ
リセル内のすべてのＭＯＳトランジスタの閾値電圧ｖｔ
ｈが同一になるように作り込まれた場合よりも一致検索
動作が格段に高速に行われる。

ここで、スタティック型メモリセル部ＭＣのＭＯＳトラ
ンジスタＮ　ａ　ｗ　Ｎ　ｄおよび第３のＭＯＳトラン
ジスタＮ３の各閾値電圧ｖｔｈを０．９Ｖ，第１のＭＯ
ＳトランジスタＮ１および第２のＭＯＳトランジスタＮ
２の各閾値電圧ｖｔｈを０，７■に設定した場合におけ
る最大動作周波数のＶｃｃ電源依存性を第３図中に実線
で示し、比較のために、連想メモリセル内のすべてのＭ
ＯＳトランジスタの閾値電圧Ｖ　ｔ　ｈを０．９Ｖに設
定した場合における特性を点線で示している。

この特性図から明らかなように、第１のＭＯＳトランジ
スタＮ１および第２のＭＯＳトランジスタＮ２の各閾値
電圧ｖｔｈを他のＭＯＳトランジスタの各閾値電圧ｖｔ
ｈよりも低く設定した方が高い周波数まで動作可能であ
ることが分る。

なお、仮に、連想メモリセル内のすべてのＭＯＳトラン
ジスタの閾値電圧ｖｔｈを第１のＭＯＳトランジスタＮ
１および第２のＭＯＳトランジスタＮ２の各閾値電圧ｖ
ｔｈと同じく約０．２ｖとなるように作り込むと、メモ
リセル部ＭＣのリーク電流が増加し、メモリセルのデー
タ保持が不可能になるが、本発明では、メモリセル部Ｍ
Ｃのフリップフロップ回路のＭＯＳトランジスタＮａお
よびＮｂの各閾値電圧ｖｔｈは低くしないので、リーク
電流の増加によってメモリセルのデータ保持が不可能に
なるおそれはない。

さらに、上記実施例の連想メモリセルは、第１のＭＯＳ
Ｉ−ランジスタＮ１および第２のＭＯＳトランジスタＮ
２の各閾値電圧ｖｔｈとして通常はリーク電流が無視で
きないような低い値に設定されていても、従来例と同様
に、一致検索動作を行わない時には一致検索線ＳＬ２お
よびＳＬ２をそれぞれ接地電位ＶＳＳに固定し、リーク
電流によるスタンバイ電流の増加を防ぐマスク機能を持
たせることが可能である。

また、他の実施例として、第１のＭＯＳトランジスタＮ
１および第２のＭｏＳトランジスタＮ２の各閾値電圧Ｖ
ｔｈを低く設定するだけでなく、第３のＭＯＳトランジ
スタＮ３の閾値電圧も低く設定するようにしてもよい。

この場合、第３のＭＯＳトランジスタＮ３の閾値電圧ｖ
ｔｈは、スタティック型メモリセル部ＭＣのＭＯＳトラ
ンジスタＮａ−Ｎｄの各閾値電圧ｖｔｈよりも低く、か
つ、第３のＭＯＳトランジスタＮ３のゲート電位が低レ
ベルの時のリーク電流によって第３のＭＯＳトランジス
タＮ３のドレイン電位が規定時間内に高レベルから低レ
ベルへ変化してしまう場合の閾値電圧よりも高くなる値
（例えば約０．６Ｖ）に設定しておく。

このようにすれば、前記したように動作電源電圧の下限
におけるノードＣの高レベルが例えば１．８Ｖになった
時の第３のＭＯＳトランジスタＮ３のゲート・ソース間
電圧■Ｇｓと閾値電圧ｖｔｈとの差は、 ＶＧＳ−Ｖｔｈ＝１．８Ｖ−０．６Ｖ−１．２Ｖとなり
、第３のＭＯＳトランジスタＮ３の電流駆動力がさらに
増加し、一致検索動作がさらに高速に行われる。この場
合、予めプリチャージされた一致検出線ＳＬ３の電荷が
、第３のＭＯＳトランジスタＮ３のゲート電位が低レベ
ル（第３のＭＯＳトランジスタＮ３がオフ状態）の時の
リーク電流によって規定時間内にディスチャージされな
いように、つまり、第３のＭＯＳトランジスタＮ３のド
レイン電位が規定時間内に高レベルから低レベルへ変化
してしまわないような閾値電圧ｖｔｈに設定されている
ので問題はない。

なお、本発明は上記各実施例に限られず、゛Ｐチ十ネル
ＭＯＳトランジスタを用いた連想メモリセルを用いても
よく、高抵抗負荷型のスタティック型メモリセル部に代
えて、ＣＭＯＳスタティック型メモリセル部あるいはダ
イナミック型メモリセル部を用いてもよく、その他、以
下に述べるように各種の変形実施が可能である。

即ち、第２図に示したように、連想メモリセルのアレイ
における同一行の複数個の連想メモリセル１・・・に対
して１本の一致検出線ＳＬ３を共通に接続し、複数個の
連想メモリセル１・・・の各セルデータ（ＡＡ　ｓ　Ａ
９　ｓ・・・Ａｎ）と一致検索データＣＳＡｓＳＢｓ・
・・Ｓｎ）との一致検索動作を実現できる。

また、一致検索データ（Ｓ，Ｓ）に代えて、この一致検
索データ（ＳＳＳ）とマスク信号Ｍとの論理積をとった
一致検索データ（Ｓ−Ｍ，　Ｓ−Ｍ）を用い、Ｍ一“１
″の時にはＳ−Ｍ−ＳＳＳ−Ｍ−Ｓとし、Ｍ一“０＃の
時にはＳ−Ｍ−“０“Ｓ◆Ｍ−″０″となるように制御
すれば、Ｍ−“０“とすることによりノードＣは“Ｏ″
レベル、第３のＭＯＳトランジスタＮ３がオフになり、
マスク機能を実現できる。

第４図乃至第１４図は、第１図の回路中の点線で囲まれ
た部分１０（メモリセル部ＭＣと排他的オア論理部）の
変形例を示しており、このうち第４図乃至第１０図はス
タティック型メモリセル部を用いており、第１１図乃至
第１４図はダイナミック型メモリセル部を用いている。

これらの回路において、第１図中と同一部分には同一符
号を付しており、第１１図乃至第１４図中のＣｓ・・・
は寄生容量である。

また、第４図、第６図、第８図、第１０図、第１２図、
第１４図は一対のビット線と共用した一対の一致検索線
（ＳＬＩ’　　　ＳＬ２’　）を使用した例を示してお
り、第５図、第７図、第９図、第１１図、第１３図は一
対のビット線（ＢＬ，ＢＬ）と一対の一致検索線（ＳＬ
Ｉ、ＳＬ２）とを分けて使用した例を示しており、これ
らの回路において、ＢおよびＢは相補的なビット線信号
、ＳおよびＳは相補的な一致検索信号、Ｍはマスク信号
、ＧおよびＧは相補的な選択信号であり、ψは論理積信
号、十は論理和記号である。

第４図乃至第１４図の回路においても、第１図に示した
回路と同様に、セルデータＡと一致検索データＳとの排
他的オア論理をとった論理レベルがノードＣに得られる
。

［発明の効果］ 上述したように本発明の連想メモリによれば、第１のＭ
ＯＳトランジスタおよび第２のＭＯＳトランジスタの各
閾値電圧をメモリセル部のＭＯＳトランジスタの各閾値
電圧よりも低く設定したので、連想メモリセルの面積を
縮小しようとしてＭＯＳトランジスタの寸法を縮小した
場合に、たとえバックゲートバイアス効果やナローチャ
ネル効果によりＭＯＳトランジスタの閾値電圧が増加し
てデータ保持ノードの高レベルが低下したとしても、一
致検出用の第３のＭＯＳＩ−ランジスタをオンするのに
十分なゲート電圧がかかり、その電流駆動力が十分に得
られ、一致検出線を規定時間内で速やかにディスチャー
ジすることができる。

従って、連想メモリセル内のすべてのＭＯＳトランジス
タの閾値電圧を同一に設定した場合よりも、一致検索動
作が格段に高速に行われるよう．になる。

また、連想メモリセル内のすべてのＭＯＳトランジスタ
の閾値電圧を低く設定しなくても一致検索動作が高速に
行われるので、連想メモリセル内のデータ保持用のＭＯ
Ｓトランジスタのオフ状態でのリーク電流を抑制し、メ
モリセルのデータ保持に悪影響を与えないで済む。

また、本発明の連想メモリによれば、さらに、一致検出
用の第３のＭＯＳトランジスタの閾値電圧も低く設定す
ることにより、第３のＭＯＳトランジスタの電流駆動力
が増加し、一致検索動作がさらに高速に行われるように
なる。

【図面の簡単な説明】

第１図は本発明の連想メモリの一実施例における１個分
の連想メモリセルを示す回路図、第２図は第１図の連想
メモリセルのアレイの一部を示すブロック図、第３図は
第１図の連想メモリにおける最大動作周波数のＶｃｃ電
源依存性および比較のために連想メモリセル内のすべて
のＭＯＳトランジスタの閾値電圧を同一に設定した場合
における特性を示す図、第４図乃至第１４図は第１図の
連想メモリセル中の点線で囲まれた部分（メモリセル部
と排他的オア論理部）の変形例を示す回路図である。 ＭＣ・・・メモリセル部、ＢＬ，ＢＬ・・・ビット線対
、ＷＬ・・・ワード線、ＳＬＩ，ＳＬ２，ＳＬＩ’ＳＬ
２’　・・・一致検索線、ＳＬ３・・・一致検出線、Ｄ
、Ｄ・・・データ保持ノード、Ｎ　ａ　−　Ｎ　ｄ・・
・ＭＯＳトランジスタ、Ｎ１〜Ｎ３・・・第１〜第３の
ＭＯＳトランジスタ。

Claims (2)

【特許請求の範囲】
1. （１）相補的なビットデータを記憶するメモリセル部と
   、このメモリセル部の一対のデータ保持ノードのうちの
   一方のデータ保持ノードにゲートが接続され、一対の一
   致検索線のうちの一方の一致検索線に一端が接続された
   第１のＭＯＳトランジスタと、前記メモリセル部の他方
   のデータ保持ノードにゲートが接続され、他方の一致検
   索線に一端が接続された第２のＭＯＳトランジスタと、
   これらの第１のＭＯＳトランジスタおよび第２のＭＯＳ
   トランジスタの各他端の共通接続点にゲートが接続され
   、一致検出線に一端が接続され、所定電位端に他端が接
   続された第３のＭＯＳトランジスタとを具備した連想メ
   モリセルを有する連想メモリにおいて、 前記第１のＭＯＳトランジスタおよび第２のＭＯＳトラ
   ンジスタの各閾値電圧は、前記メモリセル部のＭＯＳト
   ランジスタの各閾値電圧よりも低く、かつ、連想メモリ
   の動作電源電圧の下限において前記第３のＭＯＳトラン
   ジスタのゲートに加わる電圧が第３のＭＯＳトランジス
   タの閾値電圧よりも高くなるように設定されていること
   を特徴とする連想メモリ。
2. （２）前記第３のＭＯＳトランジスタの閾値電圧は、前
   記メモリセル部のＭＯＳトランジスタの各閾値電圧より
   も低く、かつ、第３のＭＯＳトランジスタのゲート電位
   が低レベルの時のリーク電流によって第３のＭＯＳトラ
   ンジスタのドレイン電位が規定時間内に高レベルから低
   レベルへ変化してしまう場合の閾値電圧よりも高くなる
   ように設定されていることを特徴とする請求項１記載の
   連想メモリ。