JPH0241838B2 - - Google Patents
Info
- Publication number
- JPH0241838B2 JPH0241838B2 JP57150844A JP15084482A JPH0241838B2 JP H0241838 B2 JPH0241838 B2 JP H0241838B2 JP 57150844 A JP57150844 A JP 57150844A JP 15084482 A JP15084482 A JP 15084482A JP H0241838 B2 JPH0241838 B2 JP H0241838B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- level
- selection signal
- data retention
- chip selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000014759 maintenance of location Effects 0.000 claims description 21
- 230000006870 function Effects 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16557—Logic probes, i.e. circuits indicating logic state (high, low, O)
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/571—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overvoltage detector
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、チツプ選択信号及び低電圧データ保
持機能を有し電源がデータ保持電圧の最小値より
も高い所定の電圧以下になると外部信号に依らず
非選択状態になるメモリ回路に関するものであ
る。
持機能を有し電源がデータ保持電圧の最小値より
も高い所定の電圧以下になると外部信号に依らず
非選択状態になるメモリ回路に関するものであ
る。
一般にスタテイツク型メモリ回路は非選択状態
（以下スタンバイ状態と称する）において消費電
力を少なくするため、電源電圧を低下させて低電
圧データ保持状態（以下データリテンシヨン状態
と称する）にする機能を有しているのが望まし
い。さらに最近ではメモリ回路にチツプ選択信号
が入力されている状態においても電源をデータリ
テンシヨン電圧の最小値よりも高い所定の電圧以
下に下げるだけで自動的にスタンバイ状態、つま
りデータリテンシヨン状態になる機能（以下オー
トデータリテンシヨン機能と称する）が望まれて
おり種々の提案がなされている。
（以下スタンバイ状態と称する）において消費電
力を少なくするため、電源電圧を低下させて低電
圧データ保持状態（以下データリテンシヨン状態
と称する）にする機能を有しているのが望まし
い。さらに最近ではメモリ回路にチツプ選択信号
が入力されている状態においても電源をデータリ
テンシヨン電圧の最小値よりも高い所定の電圧以
下に下げるだけで自動的にスタンバイ状態、つま
りデータリテンシヨン状態になる機能（以下オー
トデータリテンシヨン機能と称する）が望まれて
おり種々の提案がなされている。
第１図を用いてオートデータリテンシヨン機能
を有した従来のメモリ回路を説明する。第１図に
おいて、インバータ２の出力N3とチツプ選択信
号CSを入力するNORゲートである。NORゲー
トの出力である内部制御信号′によりメモリ回
路の選択、非選択が制御される。そして内部制御
信号′が“０”レベルの時選択状態、“１”レ
ベルの非選択状態となる。電源電圧検出回路１
は、直列接続された抵抗R1とR2によつて電源電
圧Vccを分圧する回路及び分圧回路の出力をゲー
トとするＰチヤンネルMOSトランジスタ（以下
PMOSFETと称する）Q1と抵抗R3を有するイン
バータ回路から構成される。ここで分圧回路の抵
抗R1とR2のレシオは以下の様に設定される。ま
ず電源電圧Vccがメモリ回路の通常の動作電圧
（例えば4.5V〜5.5V）の下では、電源電圧Vccと
節点N1の電位と電位差がPMOSFET Q1のしき
い値電圧の絶対値より大きくかつPMOSFET Q1
のオン抵抗値が抵抗R3の抵抗値に比べ十分小さ
くなる様に、すなわち節点N2の電位“１”レベ
ルである様に分圧回路の抵抗R1とR2を設定する。
したがつて節点N2を入力とするインバータ２の
出力N3はこの動作電圧内では常に“０”レベル
となり内部制御信号′はチツプ選択信号CSによ
つて決定される。すなわちチツプ選択信号CSが
“１”レベルならば内部制御信号′は“０”レ
ベルとなりメモリ回路は選択状態となる。チツプ
選択信号CSが“０”レベルならば内部制御信号
CS′は“１”レベルとなりメモリ回路はスタンバ
イ状態となる。一方、電源電圧Vccがメモリ回路
の通常の動作電圧から低下し節点N1の電位と電
源電圧Vcc間の電位差PMOSFET Q1のしきい値
電圧の絶対値以下の値になるとPMOSFET Q1は
オフし、節点N2の電位は“０”レベルとなりイ
ンバータ２の出力N3は“１”レベルとなる。し
たがつて内部制御信号′はチツプ選択信号CSに
依らず常に“１”レベルとなりメモリ回路はスタ
ンバイ状態、つまりデータリテンシヨン状態とな
る。この様に電源電圧Vccを所定の電圧に低下さ
せるだけで自動的にデータリテンシヨン状態に移
行することができる。しかし上述の様なオートデ
ータリテンシヨン機能を有した従来のメモリ回路
では選択状態、スタンバイ状態に依らず分圧回路
にDC的な電流が流れるという欠点があつた。一
般的にメモリ回路はスタンバイ状態やデータリテ
ンシヨン状態において低消費電力であることが望
ましく、特にバツテリバツクアツプシステムで使
用するときはDC的な電流が流れることは致命的
欠陥となる。
を有した従来のメモリ回路を説明する。第１図に
おいて、インバータ２の出力N3とチツプ選択信
号CSを入力するNORゲートである。NORゲー
トの出力である内部制御信号′によりメモリ回
路の選択、非選択が制御される。そして内部制御
信号′が“０”レベルの時選択状態、“１”レ
ベルの非選択状態となる。電源電圧検出回路１
は、直列接続された抵抗R1とR2によつて電源電
圧Vccを分圧する回路及び分圧回路の出力をゲー
トとするＰチヤンネルMOSトランジスタ（以下
PMOSFETと称する）Q1と抵抗R3を有するイン
バータ回路から構成される。ここで分圧回路の抵
抗R1とR2のレシオは以下の様に設定される。ま
ず電源電圧Vccがメモリ回路の通常の動作電圧
（例えば4.5V〜5.5V）の下では、電源電圧Vccと
節点N1の電位と電位差がPMOSFET Q1のしき
い値電圧の絶対値より大きくかつPMOSFET Q1
のオン抵抗値が抵抗R3の抵抗値に比べ十分小さ
くなる様に、すなわち節点N2の電位“１”レベ
ルである様に分圧回路の抵抗R1とR2を設定する。
したがつて節点N2を入力とするインバータ２の
出力N3はこの動作電圧内では常に“０”レベル
となり内部制御信号′はチツプ選択信号CSによ
つて決定される。すなわちチツプ選択信号CSが
“１”レベルならば内部制御信号′は“０”レ
ベルとなりメモリ回路は選択状態となる。チツプ
選択信号CSが“０”レベルならば内部制御信号
CS′は“１”レベルとなりメモリ回路はスタンバ
イ状態となる。一方、電源電圧Vccがメモリ回路
の通常の動作電圧から低下し節点N1の電位と電
源電圧Vcc間の電位差PMOSFET Q1のしきい値
電圧の絶対値以下の値になるとPMOSFET Q1は
オフし、節点N2の電位は“０”レベルとなりイ
ンバータ２の出力N3は“１”レベルとなる。し
たがつて内部制御信号′はチツプ選択信号CSに
依らず常に“１”レベルとなりメモリ回路はスタ
ンバイ状態、つまりデータリテンシヨン状態とな
る。この様に電源電圧Vccを所定の電圧に低下さ
せるだけで自動的にデータリテンシヨン状態に移
行することができる。しかし上述の様なオートデ
ータリテンシヨン機能を有した従来のメモリ回路
では選択状態、スタンバイ状態に依らず分圧回路
にDC的な電流が流れるという欠点があつた。一
般的にメモリ回路はスタンバイ状態やデータリテ
ンシヨン状態において低消費電力であることが望
ましく、特にバツテリバツクアツプシステムで使
用するときはDC的な電流が流れることは致命的
欠陥となる。
本発明の目的は従来のメモリ回路の欠点を改善
し、オートデータリテンシヨン機能を有しかつス
タンバイ状態やデータリテンシヨン状態において
DC的な電流の流れない低消費電力のトランジス
タメモリ回路を提供することにある。
し、オートデータリテンシヨン機能を有しかつス
タンバイ状態やデータリテンシヨン状態において
DC的な電流の流れない低消費電力のトランジス
タメモリ回路を提供することにある。
本発明によるメモリ回路はチツプ選択信号及び
低電圧データ保持機能を有し第１の電源がデータ
保持電圧の最小値よりも高い所定の電圧以下であ
ることを検出する手段と前記検出手段により非選
択状態へ移行する手段を備えたメモリ回路におい
て、上記検出手段が抵抗手段及びチツプ選択信号
をゲートとする第１のしきい値電圧をもつ第１の
ＮチヤンネルMOSトランジスタ及び上記第１の
電源をゲートとする第２のしきい値電圧をもつ第
２のＮチヤンネルMOSトランジスタを上記第１
の電源と接地電位をもつ第２の電源との間に直列
に接続して構成されることを特徴とする。
低電圧データ保持機能を有し第１の電源がデータ
保持電圧の最小値よりも高い所定の電圧以下であ
ることを検出する手段と前記検出手段により非選
択状態へ移行する手段を備えたメモリ回路におい
て、上記検出手段が抵抗手段及びチツプ選択信号
をゲートとする第１のしきい値電圧をもつ第１の
ＮチヤンネルMOSトランジスタ及び上記第１の
電源をゲートとする第２のしきい値電圧をもつ第
２のＮチヤンネルMOSトランジスタを上記第１
の電源と接地電位をもつ第２の電源との間に直列
に接続して構成されることを特徴とする。
本発明の実施例を第２図を用いて説明する。
第２図においてＮチヤンネルMOSトランジス
タ（以下NMOSFETと称する）Q2は内部制御信
号′をドレイン、チツプ選択信号CSをゲート、
節点N3をソースとする第１のしきい値電圧VT1を
もち、NMOSFET Q3は節点N3をドレイン、電
源Vccをゲート、接地電位をもつ電源GNDをソ
ースとする第２のしきい値電圧VT2をもつ。ここ
でNMOSFET Q3のしきい値電圧VT2はオートデ
ータリテンシヨンに遷移する定の電圧付近に設定
し、かつ抵抗R4とNMOSFET Q2のレシオに影
響を与えない様にNMOSFET Q3のトランジス
タサイズを十分大きく設定する。電源電圧Vccが
メモリ回路の通常の動作電圧の下では
NMOSFET Q3は十分にオンしているため内部
制御信号′はチツプ選択信号CSによつて決定さ
れる。すなわちチツプ選択信号CSが“１”レベ
ルのときは内部制御信号′は“０”レベルとな
り選択状態になる。チツプ選択信号CSが“０”
レベルのときは内部制御信号′は“１”レベル
となりスタンバイ状態になる。一方電源電圧Vcc
がメモリ回路の通常の動作電圧から低下し
NMOSFET Q3のしきい値電圧VT2以下になると
NMOSFET Q3はオフする。したがつて内部制
御信号′はチツプ選択信号CSのレベルに依らず
“１”レベルとなりメモリ回路は自動的にデータ
リテンシヨン状態となりかつDC的な電流も流れ
ない。かかる様に本発明を用いればスタンバイ状
態及びデータリテンシヨン状態において低消費電
力でかつオートデータリテンシヨン機能を有した
メモリ回路が実現できる。また第２図の抵抗R4
は第３図の様にトランジスタQ4で実現しても良
い。さらにCMOS回路の相補性より第４図、第
５図の様な実施例も可能であるが、ここでは動作
説明を省略する。
タ（以下NMOSFETと称する）Q2は内部制御信
号′をドレイン、チツプ選択信号CSをゲート、
節点N3をソースとする第１のしきい値電圧VT1を
もち、NMOSFET Q3は節点N3をドレイン、電
源Vccをゲート、接地電位をもつ電源GNDをソ
ースとする第２のしきい値電圧VT2をもつ。ここ
でNMOSFET Q3のしきい値電圧VT2はオートデ
ータリテンシヨンに遷移する定の電圧付近に設定
し、かつ抵抗R4とNMOSFET Q2のレシオに影
響を与えない様にNMOSFET Q3のトランジス
タサイズを十分大きく設定する。電源電圧Vccが
メモリ回路の通常の動作電圧の下では
NMOSFET Q3は十分にオンしているため内部
制御信号′はチツプ選択信号CSによつて決定さ
れる。すなわちチツプ選択信号CSが“１”レベ
ルのときは内部制御信号′は“０”レベルとな
り選択状態になる。チツプ選択信号CSが“０”
レベルのときは内部制御信号′は“１”レベル
となりスタンバイ状態になる。一方電源電圧Vcc
がメモリ回路の通常の動作電圧から低下し
NMOSFET Q3のしきい値電圧VT2以下になると
NMOSFET Q3はオフする。したがつて内部制
御信号′はチツプ選択信号CSのレベルに依らず
“１”レベルとなりメモリ回路は自動的にデータ
リテンシヨン状態となりかつDC的な電流も流れ
ない。かかる様に本発明を用いればスタンバイ状
態及びデータリテンシヨン状態において低消費電
力でかつオートデータリテンシヨン機能を有した
メモリ回路が実現できる。また第２図の抵抗R4
は第３図の様にトランジスタQ4で実現しても良
い。さらにCMOS回路の相補性より第４図、第
５図の様な実施例も可能であるが、ここでは動作
説明を省略する。
なお本発明は前記実施例に限定されるものでな
く本発明の主旨を満たす種々の範囲に適用できる
ことは言うまでもない。
く本発明の主旨を満たす種々の範囲に適用できる
ことは言うまでもない。
第１図は従来のメモリ回路の部分回路図であ
り、第２図と第３図は本発明の実施例のメモリ回
路の部分回路図である。第４図および第５図は本
発明の他の実施例を示す回路図である。 なお図中の１は電源電圧検出回路、２はインバ
ータ、３はNORゲート、Q1，Q4，Q7，Q8，Q9，
Q10はＰチヤンネルMOSトランジスタ、Q2，Q3，
Q5，Q6，Q11はＮチヤンネルMOSトランジスタ、
R1〜R5は抵抗、N1〜N7は節点、CS，はチツ
プ選択信号、′，CS′は内部制御信号、Vcc，
GNDは電源である。
り、第２図と第３図は本発明の実施例のメモリ回
路の部分回路図である。第４図および第５図は本
発明の他の実施例を示す回路図である。 なお図中の１は電源電圧検出回路、２はインバ
ータ、３はNORゲート、Q1，Q4，Q7，Q8，Q9，
Q10はＰチヤンネルMOSトランジスタ、Q2，Q3，
Q5，Q6，Q11はＮチヤンネルMOSトランジスタ、
R1〜R5は抵抗、N1〜N7は節点、CS，はチツ
プ選択信号、′，CS′は内部制御信号、Vcc，
GNDは電源である。
Claims (1)
- １ 活性レベルおよび非活性レベルを取るチツプ
選択信号の入力手段及び低電圧データ保持機能を
有し、第１の電源がデータ保持電圧の最小値より
も高い所定の電圧以下であることを検出する手段
と前記検出手段により非選択状態へ移行する手段
を備えたメモリ回路において、前記検出手段が抵
抗手段と、チツプ選択信号がゲートに印加された
第１のしきい値電圧をもち前記チツプ選択の信号
の活性レベルおよび非活性レベルに応じてそれぞ
れ導通および非導通を呈する一導電型の第１の
MOSトランジスタと前記第１の電源がゲート直
接に印加され前記第１の電源が前記所定の電圧以
上の時に導通し以下の時に非導通となる一導電型
の第２のしきい値電圧をもつ第２のMOSトラン
ジスタとの直列回路とを前記第１の電源と第２の
電源との間に直列に接続し、前記抵抗手段と直列
回路との中間接続点から検出出力を取り出すこと
を特徴とするメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150844A JPS5940393A (ja) | 1982-08-31 | 1982-08-31 | メモリ回路 |
| US06/528,006 US4631707A (en) | 1982-08-31 | 1983-08-31 | Memory circuit with power supply voltage detection means |
| EP83108582A EP0102618B1 (en) | 1982-08-31 | 1983-08-31 | Memory circuit with power supply voltage detection means |
| DE8383108582T DE3381632D1 (de) | 1982-08-31 | 1983-08-31 | Speicherschaltung mit mitteln zum nachweis der speisespannung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150844A JPS5940393A (ja) | 1982-08-31 | 1982-08-31 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940393A JPS5940393A (ja) | 1984-03-06 |
| JPH0241838B2 true JPH0241838B2 (ja) | 1990-09-19 |
Family
ID=15505609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150844A Granted JPS5940393A (ja) | 1982-08-31 | 1982-08-31 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4631707A (ja) |
| EP (1) | EP0102618B1 (ja) |
| JP (1) | JPS5940393A (ja) |
| DE (1) | DE3381632D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| GB8611794D0 (en) * | 1986-05-14 | 1986-06-25 | Gen Electric Co Plc | Microprocessor back-up system |
| US5001670A (en) * | 1987-02-06 | 1991-03-19 | Tektronix, Inc. | Nonvolatile memory protection |
| FR2613491B1 (fr) * | 1987-04-03 | 1989-07-21 | Thomson Csf | Dispositif de detection du niveau haut d'une tension en technologie mos |
| JPS6444618A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Reset signal generating circuit |
| US4800532A (en) * | 1987-11-25 | 1989-01-24 | Siemens Aktiengesellschaft | Circuit arrangement with a processor and at least two read-write memories |
| US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
| JP2614514B2 (ja) * | 1989-05-19 | 1997-05-28 | 三菱電機株式会社 | ダイナミック・ランダム・アクセス・メモリ |
| EP0475588B1 (en) * | 1990-08-17 | 1996-06-26 | STMicroelectronics, Inc. | A semiconductor memory with inhibited test mode entry during power-up |
| US5124951A (en) * | 1990-09-26 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequenced latched row line repeaters |
| US5121358A (en) * | 1990-09-26 | 1992-06-09 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with power-on reset controlled latched row line repeaters |
| US5424986A (en) * | 1991-12-19 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with power-on reset control of disabled rows |
| US5420798A (en) * | 1993-09-30 | 1995-05-30 | Macronix International Co., Ltd. | Supply voltage detection circuit |
| US6016560A (en) | 1995-06-14 | 2000-01-18 | Hitachi, Ltd. | Semiconductor memory, memory device, and memory card |
| US5884084A (en) * | 1996-10-31 | 1999-03-16 | Intel Corporation | Circuit and method for using early reset to prevent CMOS corruption with advanced power supplies |
| US5940345A (en) * | 1997-12-12 | 1999-08-17 | Cypress Semiconductor Corp. | Combinational logic feedback circuit to ensure correct power-on-reset of a four-bit synchronous shift register |
| JP4549711B2 (ja) * | 2004-03-29 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体回路装置 |
| KR101707266B1 (ko) * | 2013-08-29 | 2017-02-15 | 엘에스산전 주식회사 | Plc에서의 os의 업데이트 장치 및 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192132A (ja) * | 1975-02-10 | 1976-08-12 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120548A (en) * | 1977-03-30 | 1978-10-21 | Toshiba Corp | Battery life display system |
| US4104734A (en) * | 1977-06-30 | 1978-08-01 | Fairchild Camera And Instrument Corporation | Low voltage data retention bias circuitry for volatile memories |
| CH657712A5 (de) * | 1978-03-08 | 1986-09-15 | Hitachi Ltd | Referenzspannungserzeuger. |
| US4288865A (en) * | 1980-02-06 | 1981-09-08 | Mostek Corporation | Low-power battery backup circuit for semiconductor memory |
| JPS56122132U (ja) * | 1980-02-18 | 1981-09-17 |
-
1982
- 1982-08-31 JP JP57150844A patent/JPS5940393A/ja active Granted
-
1983
- 1983-08-31 DE DE8383108582T patent/DE3381632D1/de not_active Expired - Lifetime
- 1983-08-31 US US06/528,006 patent/US4631707A/en not_active Expired - Lifetime
- 1983-08-31 EP EP83108582A patent/EP0102618B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192132A (ja) * | 1975-02-10 | 1976-08-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4631707A (en) | 1986-12-23 |
| JPS5940393A (ja) | 1984-03-06 |
| EP0102618B1 (en) | 1990-06-06 |
| EP0102618A3 (en) | 1987-07-29 |
| EP0102618A2 (en) | 1984-03-14 |
| DE3381632D1 (de) | 1990-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3769048B2 (ja) | 集積回路用パワーオン回路 | |
| US5347170A (en) | Semiconductor integrated circuit having a voltage stepdown mechanism | |
| US5612642A (en) | Power-on reset circuit with hysteresis | |
| JPH0241838B2 (ja) | ||
| US6104221A (en) | Power-up detection circuit of a semiconductor device | |
| JP3238562B2 (ja) | 半導体集積回路 | |
| JPH0786916A (ja) | 半導体集積回路 | |
| US5821787A (en) | Power-on reset circuit with well-defined reassertion voltage | |
| IE54336B1 (en) | Volgate level detecting circuitry | |
| JPH0750556A (ja) | フリップフロップ型増幅回路 | |
| JP3686174B2 (ja) | 半導体集積回路装置 | |
| US5610542A (en) | Power-up detection circuit | |
| US5610544A (en) | Semiconductor integrated circuit free from through current due to source-voltage drop | |
| JPH05347550A (ja) | 半導体集積回路 | |
| US6351109B1 (en) | Integrated circuit | |
| JPH07239348A (ja) | パワーオンリセット回路及び電源電圧検出回路 | |
| JP3255159B2 (ja) | 半導体集積回路 | |
| JP3567160B2 (ja) | 半導体集積回路 | |
| JP4017250B2 (ja) | 安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 | |
| JP3255158B2 (ja) | 半導体集積回路 | |
| US6353560B1 (en) | Semiconductor memory device | |
| US7015731B2 (en) | CMOS output buffer circuit | |
| JPH03209695A (ja) | 集積回路装置 | |
| US5786686A (en) | Low-power consumption type semiconductor device | |
| JP3224712B2 (ja) | 論理＆レベル変換回路及び半導体装置 |