JPS5940393A - メモリ回路 - Google Patents

メモリ回路

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JPS5940393A
JPS5940393A JP57150844A JP15084482A JPS5940393A JP S5940393 A JPS5940393 A JP S5940393A JP 57150844 A JP57150844 A JP 57150844A JP 15084482 A JP15084482 A JP 15084482A JP S5940393 A JPS5940393 A JP S5940393A
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JP
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voltage
power supply
memory circuit
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data retention
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Takayuki Watanabe
敬行 渡辺
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NEC Corp
Nippon Electric Co Ltd
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、チップ選択信号及び低電圧データ保持機能を
有し電源がデータ保持電圧の最小値よりも高い所定の電
圧以下になると外部信号に依らず非選択状態になるメモ
リ回路に関するものである。
一般にスタテイ、ツク型メモリ回路は非選択状態（以下
スタンバイ状態と称する）において消費電力をタカくす
るため、電源電圧を低下させて低電圧データ保持状態（
以下データリテンション状態と称する）にする機能を有
しているのが望ましい。
さらに最近ではメモリ回路にチップ選択信号が入力され
ている状態においても電源をデータリテンション電圧の
最小値よシも高い所定の電圧以下に下けるだけで自動的
にスタンバイ状態、つまりデータリテンション状態にな
る機能Ｃ以下オートデークリテンション機能と称する）
が望まれておシ種々の提案がなされている。
第１図を用いてオートデータリテンション機能を有した
従来のメモリ回路を説明する。第１図において、インバ
ータ２の出力Ｎ、とチ、プ選択信号Ｃ８を入力とするＮ
ＯＲゲートである。ＮＯＲゲートの出力である内部制御
信号ＵＰにょシメモリ回路の選択、非選択が制御される
。そして内部制御信号Ｃ８′がｌｏルベルの時選択状態
、１１ルベルの時非選択状態となる。電源電圧検出回路
１は、直列接続された抵抗Ｒ１とＲ２によって電源電圧
Ｖｃｃを分圧する回路及び分圧回路の出力をゲートとす
るＰチャンネルＭＯＳトランジスタ（以下ＰＭ０８ＦＥ
Ｔと称する）　Ｑｔと抵抗Ｒ３を有するインバータ回路
から構成される。ここで分圧回路の抵抗ＲＩと１モ、の
レシオは以下の様に設定される。まず電源電圧Ｖｃｃが
メモリ回路の通常の動作電圧（例えば４．５ｖ〜５．５
　Ｖ　）の下では、電源電圧Ｖｃｃと節点Ｎ１の１７位
と電位差がＰＭＯ８ＦＥＴＱ、のしきい値電圧の絶対値
より大きくかつＰＭＯ８ＦＥＴＱ、のオン抵抗値が抵抗
几、の抵抗値に比べ十分小さくなる様に、すなわち節点
当の電位ｗ１ｗレベルである様に分圧回路の抵抗Ｒ１と
鳥を設定する。したがって節点Ｎ、を入力とするインバ
ータ２の出力Ｎ８はこの動作電圧内では常にｌ□ｇレベ
ルとなシ内部制御信号Ｃ８′はチップ選択信号Ｃ８によ
って決定される。
すなわちチップ選択信号Ｃ８が−Ｐレベルならば内部制
御信号Ｃ８′は１０ルベルとなシメモリ回路は選択状態
となる。チップ選択信号Ｃ８がｆｆｏＩレベルならは内
部制御信号Ｃ８′は１１ルベルとなシメモリ回路はスタ
ンバイ状態となる。一方、電源電圧Ｖｃｃがメモリ回路
の通常の動作電圧から低下し節点Ｎｌの電位と電源電圧
Ｖｃｅ間の電位差がＰＭＯ８ＦＥＴＱｌのしきい値電圧
の絶対値以下の値になるとＰＭＯ８ＦＥＴＱｌｌｄ、ｔ
７し、節Ａ　Ｎｔ　ノ’ｉｆｉ、位はＪｌレベルとな）
インバータ２の出力Ｎａは’ｌ’レベルとなる。したが
って内部制御信号Ｃ８′はチップ選択信号Ｃ８に依らず
常にｉ１ｍレベルとなりメモリ回路はスタンバイ状態、
つ″１シデータリテンション状態となる。この様に電源
電圧Ｖｃｃを所定の電圧に低下させるだけで自動的にデ
ータリテンシ５ン状態に移行することができる。しかし
上述の様なオートデータリテンション機能を有した従来
のメモリ回路では選択状態、スタンバイ状態に依らず分
圧回路にＤＣ的な電流が流れるという欠点があった。一
般的にメモリ回路はスタンバイ状態やデータリテンショ
ン状態において低消費電力であることが望ましく、特に
バッテリバックアップシステムで使用するときはＤＣ的
な電流が流れることは致命的欠陥となる。
本発明の目的は従来のメモリ回路の欠点を改善し、オー
トデータリテンション機能を有しかつスタンバイ状態や
データリテンション状態においてＤＣ的な電流の流れな
い低消費電力のトランジスタメモリ回路を提供すること
にある。
本発明によるメモリ回路はチップ選択信号及び低電圧デ
ータ保持機能を有し第１の電源がデータ保持電圧の最小
値よりも高い所定の電圧以下であることを検出する手段
と上記検出手段により非選択状態へ移行する手段を備え
たメモリ回路において、上記検出手段が抵抗素子及びチ
ップ選択信号をゲートとする第１のしきい値電圧をもつ
第１のＮチャンネルＭＯＳトランジスタ及び上記第１の
電源をゲートとする第２のしきい値電圧をもつ第２のＮ
チャンネルＭＯＳトランジスタを上記第１の電源と接地
電位をもつ第２の電源との間に直列に接続して構成され
ることを％徴とする。
本発明の実施例を第２図を用いて説明する。
第２図においてＮチャンネルＭＯ８）ランジスタ（以下
ＮＭＯ８ＦＥＴと称する）Ｑｔは内部制御信号Ｃ８′を
ドレイン、チップ選択信号ｃｓをゲート。
節点Ｎ１をソースとする第１のしきい値電圧ＶＴ□をも
ち、ＮＭＯ８ＦＥＴＱ、は節点Ｎｓをドレイン、電源Ｖ
ｃｃをゲート、接地電位をもつ電源ＧＮＤをソースとす
る第２のしきい値電圧ＶＴ□をもつ。ここでＮＭＯ８Ｆ
ＥＴＱｓのしきい値電圧ｖＴ２はオートデークリテンシ
ョンに遷移する所定の電圧付近に設定し、かつ抵抗Ｒ４
とＮＭＯ８ＦＢＴＱ、のレシオに影響を与えない様にＮ
ＭＯ８ＦＥＴＱ、のトランジスタサイズを十分大きく設
定する。電源電圧Ｖｃｃがメモリ回路の通常の動作電圧
の下ではＮＭＯ８ＦＥＴＱ３は十分　　　゛にオンして
いるため内部制御信号Ｃ８／はチップ選択信号Ｃ８によ
って決定される。すなわちチップ選択信号Ｃ８が１１ル
ベルのときは内部制御信号でＰは＠０“レベルとなシ選
択状態になる。チップ選択信号Ｃ８が「０ルベルのとき
は内部制御信号Ｃ８′はＪｌレベルとなシスタンバイ状
態になる。
−万電源箪圧Ｖｃｃがメモリ回路の通割の動作電圧から
低下しＮＭＯ８ＦＢＴＱ、のしきい値電圧ｖＴ□以下に
なるとＮＭＯ８ＦＥＴＱ、Ｖｉオフする。したがって内
部制御信号Ｃ８′はチップ選択信号Ｃ８のレベルに依ら
ず１１ルベルとなシスモリ回路は自動的にデータリテン
ション状態となりかつＤＣ的な電流も流れない。かかる
様に本発明γ用いればスタンバイ状態及びデークリテン
ション状態において低消費電力でかつオートデータリテ
ンション機能を有したメモリ回路が実現できる。また第
２図の抵抗几、は第３図の様にトランジスタＱ４で実現
しても良い。さらにＣＭＯ８回路の相補性より第４図、
第５図の様な実施例も可能であるが、ここでは動作説明
を省略する。
なお本発明は前記実施例に限定されるものでなく本発明
の主旨を満たす種々の範囲に適用できることは言うまで
もない。
【図面の簡単な説明】
第１図は従来のメモリ回路の部分回路図であシ、第２図
と第３図は本発明の実施例のメモリ回路の部分回路図で
ある。第４図および第５図は本発明の他の実施例を示す
回路図である。 なお図中の１は電源電圧検出回路、２はインバータ、３
はＮＯＲゲート、Ｑｔ　ｓ　Ｑ４　＋　Ｑｔ　ｔ　Ｑｓ
　＋　Ｑｏ　ｔ　Ｑｔ。 はＰチャンネルＭＯ８）ランジスタ、Ｑｔ　ｔ　Ｑｓ　
ｚ　Ｑ５　＊Ｑ、、Ｑ１１ｔ／′ｉ、ＮチャンネルＭＯ
８トランジスタ、Ｒ１−Ｒ３は抵抗、Ｎ！〜Ｎ７は節点
、Ｃ８，Ｃ８はチップ選択信号、Ｃ８’　、　ＣＳ’　
ｔｒｉ　内部１ｆｌｌ＃　信号、Ｖｃｃ　、　ＧＮＤは
電源″Ｃある。 茅　ｌ　図 茅２図　　　　祐３閃 第４図　　　　茅５図

Claims (1)

    【特許請求の範囲】
  1. （１）チップ選択信号及び低電圧データ保持機能を有し
    、第１の電源がデータ保持電圧の最小値よりも高い所定
    の電圧以下であることを検出する手段と前記検出手段に
    よシ非選択状態へ移行する手段を備えたメモリ回路にお
    いて、前記検出手段が抵抗手段及びチップ選択信号がゲ
    ートに印加された第１のしきい値電圧をもつ一導電型の
    第１のＭＯＳトランジスタ及び前記第１の電源がゲート
    とするに印加された一導電型の第２のしきい値電圧をも
    つ第２のＭＯＳ）ランジスタを前記第１の電源と基準電
    位との間に直列に接続して構成されることを特徴とする
    メモリ回路。
JP57150844A 1982-08-31 1982-08-31 メモリ回路 Granted JPS5940393A (ja)

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EP83108582A EP0102618B1 (en) 1982-08-31 1983-08-31 Memory circuit with power supply voltage detection means
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