JPS6260190A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6260190A JPS6260190A JP60201045A JP20104585A JPS6260190A JP S6260190 A JPS6260190 A JP S6260190A JP 60201045 A JP60201045 A JP 60201045A JP 20104585 A JP20104585 A JP 20104585A JP S6260190 A JPS6260190 A JP S6260190A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、カラム選択部での高速化を計った半導体記憶
装置に関する。
装置に関する。
本発明は、半導体記憶装置において、一対のビット線と
接地電源との間に一対の高抵抗負荷を備え付けることに
より、カラム選択部での高速化を計ったものである。
接地電源との間に一対の高抵抗負荷を備え付けることに
より、カラム選択部での高速化を計ったものである。
第３図は、従来の半導体装置のカラムのセンス方式の一
例を示した図であυ、そのタイミング波形を第４図に示
す。第３図の回路において、１はメモリアレイ中の１つ
の７リツプフロツプ型のメモリセルであり、ワード線Ｗ
Ｌと一対のビット線ＢＬ 、ＢＬが接続されている。ま
た、該一対のビット線ＢＬ 、ＢＬには、一対の負荷用
Ｎ型ＭＯ８ＦＫＴＱ旧、ＱＮ２のソースが接続されてお
シ、そのそれぞれのゲートとドレインは電圧電源に接続
されている。２はカラム選択部であり、一対のＮ型ＭＯ
８ＦＥＴＱ＊ｓ 、ＱＮ４から成り立ってお）、そのド
レインは該一対のビット線Ｂ Ｌ ’ｔ Ｂ Ｌに、ソ
ースはセンスアンプの入力線となる一対のデータ線ＤＢ
、ＤＢにそれぞれ接続されており、カラム選択部制御信
号Ｖａによって制御されている。
例を示した図であυ、そのタイミング波形を第４図に示
す。第３図の回路において、１はメモリアレイ中の１つ
の７リツプフロツプ型のメモリセルであり、ワード線Ｗ
Ｌと一対のビット線ＢＬ 、ＢＬが接続されている。ま
た、該一対のビット線ＢＬ 、ＢＬには、一対の負荷用
Ｎ型ＭＯ８ＦＫＴＱ旧、ＱＮ２のソースが接続されてお
シ、そのそれぞれのゲートとドレインは電圧電源に接続
されている。２はカラム選択部であり、一対のＮ型ＭＯ
８ＦＥＴＱ＊ｓ 、ＱＮ４から成り立ってお）、そのド
レインは該一対のビット線Ｂ Ｌ ’ｔ Ｂ Ｌに、ソ
ースはセンスアンプの入力線となる一対のデータ線ＤＢ
、ＤＢにそれぞれ接続されており、カラム選択部制御信
号Ｖａによって制御されている。
上記の回路の動作を説明する。待機状態において、該一
対のビット線ＢＬ 、ＢＬの電位であるＶム。
対のビット線ＢＬ 、ＢＬの電位であるＶム。
Ｖｍは、該一対の負荷用ＮＷＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
Ｎｔ 。
Ｎｔ 。
Ｑ■によってＶｏ ｏ −Ｖ〒＋ｕｉ＋ ΔＶ （但し
、ｖＤＤは電圧電源、 ＶｔｌＩＮはＱＮＩ 、 ＱＮ
ｓ ｐ ＱＮｓ ｌ ＱＮ４の閾値電圧、ΔＶはＱＮＩ
、 ＱＮＩのリーク電流あるいはサブスレッシュホー
ルド電流などによる電圧増昇分）までプルアップされて
いる。
、ｖＤＤは電圧電源、 ＶｔｌＩＮはＱＮＩ 、 ＱＮ
ｓ ｐ ＱＮｓ ｌ ＱＮ４の閾値電圧、ΔＶはＱＮＩ
、 ＱＮＩのリーク電流あるいはサブスレッシュホー
ルド電流などによる電圧増昇分）までプルアップされて
いる。
読み出し状態においては、Ｖａが低レベル（以後（Ｌ）
と示す）から高レベル（以後（Ｈ）と示す）に移り、す
なわち、カラム選択部が待機状態から動作状態に移り、
更に該ワード線ＷＬが（Ｌ）から（Ｈ）に移って、メモ
リセルの情報がＢＬ。
と示す）から高レベル（以後（Ｈ）と示す）に移り、す
なわち、カラム選択部が待機状態から動作状態に移り、
更に該ワード線ＷＬが（Ｌ）から（Ｈ）に移って、メモ
リセルの情報がＢＬ。
ＢＬに伝達され始める。しかし、上記で述べたように、
ＢＬ、ＢＬは待機状態ではＶｏｏ−Ｖｔｍ＊＋ΔＶの電
位にある為ＱＮ３ ｐ ＱＮ４はオフ状態であり、メモ
刀セルの情報がＢＬ 、ＢＬに現われ始めても、すぐＫ
Ｑ＊ｓ、ＱＮ４がオンすることはなく、ＢＬ。
ＢＬ、ＢＬは待機状態ではＶｏｏ−Ｖｔｍ＊＋ΔＶの電
位にある為ＱＮ３ ｐ ＱＮ４はオフ状態であり、メモ
刀セルの情報がＢＬ 、ＢＬに現われ始めても、すぐＫ
Ｑ＊ｓ、ＱＮ４がオンすることはなく、ＢＬ。
ＢＬのいずれか一方の電位がＶＤＤ −ＶｔｎＮ以下に
達した時初めてそれに対応するＱＮｓ ｅ ＱＮａのい
ずれか一方のトランジスタがオンし、そのビット線の情
報が対応するデータ線に伝達される。つまり、読み出し
時において、メモリセルの情報がビット線に現われ始め
てから、その情報がデータ線に伝達されるまで、カラム
選択部において第４図に示す１．だけの遅延時間が生じ
ることになる。
達した時初めてそれに対応するＱＮｓ ｅ ＱＮａのい
ずれか一方のトランジスタがオンし、そのビット線の情
報が対応するデータ線に伝達される。つまり、読み出し
時において、メモリセルの情報がビット線に現われ始め
てから、その情報がデータ線に伝達されるまで、カラム
選択部において第４図に示す１．だけの遅延時間が生じ
ることになる。
〔発明が解決しようとする問題点及び目的〕しかし、従
来技術の回路においては、半導体記憶装置が待機状態の
時、ビット線の電位がＶａｎ −Ｖｔ ＩＮ＋ΔＶと、
はとんど電圧電源付近にまでプルアップされているため
％ Ｖａが（Ｈ）Ｋ移ってもカラム選択部内のＮ型Ｍ
ＯＳ Ｆ Ｅ Ｔ ＱＮａ 、 ＱＮ４はオンしない。
来技術の回路においては、半導体記憶装置が待機状態の
時、ビット線の電位がＶａｎ −Ｖｔ ＩＮ＋ΔＶと、
はとんど電圧電源付近にまでプルアップされているため
％ Ｖａが（Ｈ）Ｋ移ってもカラム選択部内のＮ型Ｍ
ＯＳ Ｆ Ｅ Ｔ ＱＮａ 、 ＱＮ４はオンしない。
そのために、メモリセルの情報がビット＃に現われ始め
ても、その情報はすぐにデータ線まで伝達されず、ビッ
ト線のいずれか一方の電位がＶｏｏ −Ｖｔ１ｘ以下に
達した時初めてそれに対応するカラム、選択部内のＮ型
ＭＯ８ＦＥＴがオンし、そのビット線の情報が対応する
データ線に伝達される。つまり、読み出し時において、
メモリセルの情報がビット線に現われ始めてからその情
報がデータ線に伝達されるまでに、カラム選択部におい
て第４図に示すｔｌだけの遅延時間が生じるという問題
点があった。
ても、その情報はすぐにデータ線まで伝達されず、ビッ
ト線のいずれか一方の電位がＶｏｏ −Ｖｔ１ｘ以下に
達した時初めてそれに対応するカラム、選択部内のＮ型
ＭＯ８ＦＥＴがオンし、そのビット線の情報が対応する
データ線に伝達される。つまり、読み出し時において、
メモリセルの情報がビット線に現われ始めてからその情
報がデータ線に伝達されるまでに、カラム選択部におい
て第４図に示すｔｌだけの遅延時間が生じるという問題
点があった。
本発明は以上の問題点を解決するもので、その目的とす
るところは、読み出し時におけるカラム選択部での遅延
時間を少なくすることができる回路を備えた半導体記憶
装置を提供することにある。
るところは、読み出し時におけるカラム選択部での遅延
時間を少なくすることができる回路を備えた半導体記憶
装置を提供することにある。
本発明の半導体記憶装置は、
ａ）マトリクス状に配置されたメモリセルを備え、該メ
モリセルより情報の読み出しを行なう半導体記憶装置に
おいて、 ｂ）該メモリセルの情報が出力される一対のビット線と
、 Ｃ）該ビット線の情報か、センスアンプの入力線となる
一対のデータ線へ伝播するのを制御するカラム選択部と
、 ｄ）電圧電源と該一対のビット線との間に設けられた一
対の負荷用ＭＯＳトランジスタと、ｅ）接地電源と該一
対のビット線との間に設けられた一対のポリシリコン高
抵抗負荷を具備することを特徴とする。
モリセルより情報の読み出しを行なう半導体記憶装置に
おいて、 ｂ）該メモリセルの情報が出力される一対のビット線と
、 Ｃ）該ビット線の情報か、センスアンプの入力線となる
一対のデータ線へ伝播するのを制御するカラム選択部と
、 ｄ）電圧電源と該一対のビット線との間に設けられた一
対の負荷用ＭＯＳトランジスタと、ｅ）接地電源と該一
対のビット線との間に設けられた一対のポリシリコン高
抵抗負荷を具備することを特徴とする。
〔作用〕
本発明は、以上の回路構成にすることにより、すなわち
、一対のビット線と接地電源との間に一対の高抵抗負荷
を接続することにより、半導体記憶装置が待機状態の時
、ビット線の電位をＶＤＤ−Ｖｔ１ｌＮ−ΔＶ ’ （
但し、ＶＤＤは電圧電源、 ＶｔｇＮはＮ型ＭＯ８ＦＥ
Ｔの閾値電圧、ΔＶ゛ は高抵抗負荷による電圧降下分
）まで下がった電位にすることができ、メモリセルの情
報がビット線に現われる以前にカラム選択部内のＮ型Ｍ
Ｏ８ＦＥＴをオン状態にすることができる。このことに
よシ、メモリセルの情報がビット線に現われるとほとん
ど同時に、その情報をデータ線に伝達することができ、
読み出し時における半導体記憶装置内のカラム選折部で
の遅延時間を非常に少なくすることができる。
、一対のビット線と接地電源との間に一対の高抵抗負荷
を接続することにより、半導体記憶装置が待機状態の時
、ビット線の電位をＶＤＤ−Ｖｔ１ｌＮ−ΔＶ ’ （
但し、ＶＤＤは電圧電源、 ＶｔｇＮはＮ型ＭＯ８ＦＥ
Ｔの閾値電圧、ΔＶ゛ は高抵抗負荷による電圧降下分
）まで下がった電位にすることができ、メモリセルの情
報がビット線に現われる以前にカラム選択部内のＮ型Ｍ
Ｏ８ＦＥＴをオン状態にすることができる。このことに
よシ、メモリセルの情報がビット線に現われるとほとん
ど同時に、その情報をデータ線に伝達することができ、
読み出し時における半導体記憶装置内のカラム選折部で
の遅延時間を非常に少なくすることができる。
以下本発明について実施例に基づいて詳細に説明する。
第１図は、本発明の実施例を示す回路であり、そのタイ
ミング波形を第２図に示す。第１図において、１はメモ
リアレイ中の１つの７リツプフロツブ型のメモリセルで
あり、ワード線ＷＬと一対のビット線ＢＬ、丁ｌが接続
されている。
ミング波形を第２図に示す。第１図において、１はメモ
リアレイ中の１つの７リツプフロツブ型のメモリセルで
あり、ワード線ＷＬと一対のビット線ＢＬ、丁ｌが接続
されている。
また、該一対のビット線Ｂ Ｌ 、 ＝Ｂ Ｌには、一
対の負荷用Ｎ型ＭＯ８ＦＥＴＱ旧、ＱＮｚのソースが接
続されており、そのそれぞれのゲートとドレインは電圧
電源に接続されている。２はカラム選択部であり、一対
のＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ ＱＮ３ 、 Ｑ１０から
成り立っており、そのドレインは該一対のビット線ＢＬ
、ＢＬに、ソースはセンスアップの入力線となる一対の
データ線ＤＢ、ＤＢにそれぞれ接続されており、カラム
選択部制御信号Ｖａによって制御されている。更に、該
一対のビット線ＢＬ。
対の負荷用Ｎ型ＭＯ８ＦＥＴＱ旧、ＱＮｚのソースが接
続されており、そのそれぞれのゲートとドレインは電圧
電源に接続されている。２はカラム選択部であり、一対
のＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ ＱＮ３ 、 Ｑ１０から
成り立っており、そのドレインは該一対のビット線ＢＬ
、ＢＬに、ソースはセンスアップの入力線となる一対の
データ線ＤＢ、ＤＢにそれぞれ接続されており、カラム
選択部制御信号Ｖａによって制御されている。更に、該
一対のビット線ＢＬ。
几と接地電源との間に一対の高抵抗負荷Ｒ□ 。
Ｒ２がそれぞれ接続されている。
上記の回路の動作を説明する。待機状態において一対の
ビット線ＢＬ 、ＢＬの電位ＶＡ 、Ｖｍは、該一対の
負荷用Ｎ型ＭＯ８ＦＥＴＱＮＩ 、Ｑｍｔと、該一対の
高抵抗負荷Ｒ１、Ｒｚによって分割された電位Ｖｎｏ
−Ｖ？ＨＮ−ΔＶ°になっている。
ビット線ＢＬ 、ＢＬの電位ＶＡ 、Ｖｍは、該一対の
負荷用Ｎ型ＭＯ８ＦＥＴＱＮＩ 、Ｑｍｔと、該一対の
高抵抗負荷Ｒ１、Ｒｚによって分割された電位Ｖｎｏ
−Ｖ？ＨＮ−ΔＶ°になっている。
読み出し状態においては、 Ｖａ が（Ｌ）から（Ｈ）
に移シ、すなわち、カラム選択部が待機状態から動作状
態に移υ、更に該ワード線ＷＬが（Ｌ）から（Ｈ）Ｋ移
って、メモリセルの情報がＢＬ 、ＢＬに伝達され始め
る。この時、上記で述べたように、ＢＬ、ＢＬは待機状
態ではＶＤＤ−ｖＴＩＩＮ−ΔＶ“の電位にある為、カ
ラム選択部内の一対のＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ ＱＮ
３ 、 Ｑ１０は既にオンしており、ＢＬ、ＢＬにメモ
リセルの情報が現われるのとほとんど同時に、その情報
がＤＢ 、ＤＢに伝達され、この間の遅延時間は従来に
比べると非常に少ない。
に移シ、すなわち、カラム選択部が待機状態から動作状
態に移υ、更に該ワード線ＷＬが（Ｌ）から（Ｈ）Ｋ移
って、メモリセルの情報がＢＬ 、ＢＬに伝達され始め
る。この時、上記で述べたように、ＢＬ、ＢＬは待機状
態ではＶＤＤ−ｖＴＩＩＮ−ΔＶ“の電位にある為、カ
ラム選択部内の一対のＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ ＱＮ
３ 、 Ｑ１０は既にオンしており、ＢＬ、ＢＬにメモ
リセルの情報が現われるのとほとんど同時に、その情報
がＤＢ 、ＤＢに伝達され、この間の遅延時間は従来に
比べると非常に少ない。
以上述べたように本発明によれば、一対のビット線ＢＬ
、ＢＬと接地電源の間に一対の高抵抗負荷Ｒ１，Ｒ２
を接続することにより、該一対のビット線の電位が電圧
電源付近まで上昇する恐れがないために、メモリセルの
情報読み出し時において、カラム選択部での遅延時間が
非常に少ない半導体記憶装置を提供することができる。
、ＢＬと接地電源の間に一対の高抵抗負荷Ｒ１，Ｒ２
を接続することにより、該一対のビット線の電位が電圧
電源付近まで上昇する恐れがないために、メモリセルの
情報読み出し時において、カラム選択部での遅延時間が
非常に少ない半導体記憶装置を提供することができる。
第１図は、本発明の読み出しの回路構成図第２図は、第
１図の読み出し動作タイミング図第３図は、従来の読み
出しの回路構成図第４図は、第６図の読み出し動作タイ
ミング図である。 １はメモリセル、２はカラム選択部％ＢＬ、ＢＬはビッ
ト線、ＤＢ、ＤＢはデータ線、ＷＬはワード線ｚＶａは
カラム選択部制御信号、ｖＤＤは電圧電源、ｖ３．は接
地電源、 Ｖｙ曲は閾値電圧、ΔＶ。 ΔＶ°は電圧変化分、を里 はカラム選択部での遅延時
間、ＶＡ 、 ＶｍはＢＬ、ＢＬＯｆｉ位、Ｒｘ、Ｒ
ｚは高抵抗負荷である。 ｉ５ｑ ｙｔ ｉｓ レノ［！ｌ １７１ＥＡ ｉｓ！
１第１図 ｉｔント但し１す」イ乍り４ミンτ四 第２図
１図の読み出し動作タイミング図第３図は、従来の読み
出しの回路構成図第４図は、第６図の読み出し動作タイ
ミング図である。 １はメモリセル、２はカラム選択部％ＢＬ、ＢＬはビッ
ト線、ＤＢ、ＤＢはデータ線、ＷＬはワード線ｚＶａは
カラム選択部制御信号、ｖＤＤは電圧電源、ｖ３．は接
地電源、 Ｖｙ曲は閾値電圧、ΔＶ。 ΔＶ°は電圧変化分、を里 はカラム選択部での遅延時
間、ＶＡ 、 ＶｍはＢＬ、ＢＬＯｆｉ位、Ｒｘ、Ｒ
ｚは高抵抗負荷である。 ｉ５ｑ ｙｔ ｉｓ レノ［！ｌ １７１ＥＡ ｉｓ！
１第１図 ｉｔント但し１す」イ乍り４ミンτ四 第２図
Claims (1)
- （１）ａ）マトリクス状に配置されたメモリセルを備え
、該メモリセルより情報の読み出しを行なう半導体記憶
装置において、 ｂ）該メモリセルの情報が出力される一対のビット線と
、 ｃ）該ビット線の情報が、センスアンプの入力線となる
一対のデータ線へ伝播するのを制御するカラム選択部と
、 ｄ）電圧電源と該一対のビット線との間に設けられた一
対の負荷用ＭＯＳトランジスタと、 ｅ）接地電源と該一対のビット線との間に設けられた一
対のポリシリコン高抵抗負荷を具備することを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201045A JPS6260190A (ja) | 1985-09-11 | 1985-09-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201045A JPS6260190A (ja) | 1985-09-11 | 1985-09-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260190A true JPS6260190A (ja) | 1987-03-16 |
Family
ID=16434495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201045A Pending JPS6260190A (ja) | 1985-09-11 | 1985-09-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260190A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0573601U (ja) * | 1991-10-09 | 1993-10-08 | 恵和商工株式会社 | 液晶表示装置 |
| JPH075305A (ja) * | 1993-04-19 | 1995-01-10 | Keiwa Shoko Kk | 光拡散シート材 |
| JPH075101U (ja) * | 1993-06-25 | 1995-01-24 | 恵和商工株式会社 | 複合シート材 |
| JPH078802U (ja) * | 1993-06-29 | 1995-02-07 | 恵和商工株式会社 | ガラス貼着用シート材 |
| JPH078803U (ja) * | 1993-06-29 | 1995-02-07 | 恵和商工株式会社 | 光拡散シート材 |
-
1985
- 1985-09-11 JP JP60201045A patent/JPS6260190A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0573601U (ja) * | 1991-10-09 | 1993-10-08 | 恵和商工株式会社 | 液晶表示装置 |
| JPH075305A (ja) * | 1993-04-19 | 1995-01-10 | Keiwa Shoko Kk | 光拡散シート材 |
| JPH075101U (ja) * | 1993-06-25 | 1995-01-24 | 恵和商工株式会社 | 複合シート材 |
| JPH078802U (ja) * | 1993-06-29 | 1995-02-07 | 恵和商工株式会社 | ガラス貼着用シート材 |
| JPH078803U (ja) * | 1993-06-29 | 1995-02-07 | 恵和商工株式会社 | 光拡散シート材 |
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