JPS59203296A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59203296A JPS59203296A JP58076459A JP7645983A JPS59203296A JP S59203296 A JPS59203296 A JP S59203296A JP 58076459 A JP58076459 A JP 58076459A JP 7645983 A JP7645983 A JP 7645983A JP S59203296 A JPS59203296 A JP S59203296A
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- trs
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体記憶装置に関するもので、特［ＣＭ
ＯＳ構成のランダムアクセスメモリ（ＲＡＭ）における
ビットライン電位のセンスアンプに係るものである。
ＯＳ構成のランダムアクセスメモリ（ＲＡＭ）における
ビットライン電位のセンスアンプに係るものである。
従来、ＣＭＯＳ ＲＡＭにおけるビットライン電位の
センスアンプとして、第１図に示すよ・うなバイポーラ
トランジスタを用いたものが提案されている。この回路
は、バイポーラトランジスタの高速動作特性と高感度特
性とをＣＭＯＳＲＡＭに適用したもので、ダーリントン
接続されたＮＰＮ形のバイポーラトランジスタＱ 、ｔ
Ｑ２およびＱ３．ｔＱ４、負荷抵抗Ｒ１−Ｒ２、抵抗Ｒ
３，Ｒ４、電流源として働（Ｎ Ｐ Ｎ形のトランジス
タＱ、と負荷抵抗Ｒ６との直列回路、および入力端が前
記トランジスタＱ２．Ｑ、のコレクタに接続されるＭＯ
Ｓトランジスタ構成の差動増幅器１）とから成る。上記
Ｉ・ランジスタＱ、、ＱｓのベースにはビットラインＢ
Ｌ。
センスアンプとして、第１図に示すよ・うなバイポーラ
トランジスタを用いたものが提案されている。この回路
は、バイポーラトランジスタの高速動作特性と高感度特
性とをＣＭＯＳＲＡＭに適用したもので、ダーリントン
接続されたＮＰＮ形のバイポーラトランジスタＱ 、ｔ
Ｑ２およびＱ３．ｔＱ４、負荷抵抗Ｒ１−Ｒ２、抵抗Ｒ
３，Ｒ４、電流源として働（Ｎ Ｐ Ｎ形のトランジス
タＱ、と負荷抵抗Ｒ６との直列回路、および入力端が前
記トランジスタＱ２．Ｑ、のコレクタに接続されるＭＯ
Ｓトランジスタ構成の差動増幅器１）とから成る。上記
Ｉ・ランジスタＱ、、ＱｓのベースにはビットラインＢ
Ｌ。
、ＢＬ２が接続される。上記差動増幅器１１は出力信号
レベルをＭＯ８回路のレベルに合わせるだめのもので、
例えばビットラインＢＬ、。
レベルをＭＯ８回路のレベルに合わせるだめのもので、
例えばビットラインＢＬ、。
ＢＬ２の信号振幅レベルを５００ ｍＶ程度とすると、
このレベルが上ａ己バイポーラトランジスタＱ１〜Ｑ４
から成る差動増幅器によって１６Ｖ程度寸で増幅され、
その出力が差動増幅器１ノによって電源電圧程度′まで
増幅された差動出力ＯＵ Ｔ Ｉが得られるようになっ
ている。
このレベルが上ａ己バイポーラトランジスタＱ１〜Ｑ４
から成る差動増幅器によって１６Ｖ程度寸で増幅され、
その出力が差動増幅器１ノによって電源電圧程度′まで
増幅された差動出力ＯＵ Ｔ Ｉが得られるようになっ
ている。
上記第１図の回路において、ダーリントン接続を用いて
いるのは、ヒツトラインＢＬ、。
いるのは、ヒツトラインＢＬ、。
ＢＬ２の振幅はＭＯＳの出力であり、ベース電流を充分
に供給でへないため、また差動増幅器りＱ２．Ｑ４が飽
和しないためにはこのトランジスタＱ２．Ｑ４のベース
電流を下げる必要があるためである。なお、スタンドバ
イ時には、カレントソーストランジスタＱ５のベースを
ローＬｚヘル（（設定してこのトランジスタ。５をオフ
状態にすることにより、このセンスアンプの消費電力を
零にできる。
に供給でへないため、また差動増幅器りＱ２．Ｑ４が飽
和しないためにはこのトランジスタＱ２．Ｑ４のベース
電流を下げる必要があるためである。なお、スタンドバ
イ時には、カレントソーストランジスタＱ５のベースを
ローＬｚヘル（（設定してこのトランジスタ。５をオフ
状態にすることにより、このセンスアンプの消費電力を
零にできる。
第２図（ａ） 、 （ｂ）は、ダーリントン接続の差動
増幅器と、一段の差動増幅器とを示している。一段の差
動増幅器の最大振幅にＲｃｉｅであり、感ｔｆｉｉ、／
１２ け ｅＸｐ −（Ｖｌ −Ｖ２ ） 、＝ ｅＸｐｚ；７
−ｋＴ ｋＴである。今
、たとえばトランジスタ。６．Ｑ７のベース印加電圧Ｖ
１とＶ２との差ΔＶが１００ｒ／ＬＶとすれば、１１
／ １２ ”’ ５４であり、２％程度の誤差で最大振
幅Ｒｃｉｅ と等しくなる。これに対し、（ａ）図に
示すダーリントン接続の差動増幅器における最大振幅は
、片側のダーリントン接続されたトランジスタが両方と
も完全なオフ状態であってもＲｃ （ｉ ｅ −Ｖｆ
／Ｒｅ） Ｌかとれない。ここでＶｆはＰ Ｎ接合の
順方向電圧である。
増幅器と、一段の差動増幅器とを示している。一段の差
動増幅器の最大振幅にＲｃｉｅであり、感ｔｆｉｉ、／
１２ け ｅＸｐ −（Ｖｌ −Ｖ２ ） 、＝ ｅＸｐｚ；７
−ｋＴ ｋＴである。今
、たとえばトランジスタ。６．Ｑ７のベース印加電圧Ｖ
１とＶ２との差ΔＶが１００ｒ／ＬＶとすれば、１１
／ １２ ”’ ５４であり、２％程度の誤差で最大振
幅Ｒｃｉｅ と等しくなる。これに対し、（ａ）図に
示すダーリントン接続の差動増幅器における最大振幅は
、片側のダーリントン接続されたトランジスタが両方と
も完全なオフ状態であってもＲｃ （ｉ ｅ −Ｖｆ
／Ｒｅ） Ｌかとれない。ここでＶｆはＰ Ｎ接合の
順方向電圧である。
この回路の感度解析を行なうと、Ｒ６＝ｏｏで各トラン
ジスタの電流増幅率βが等しいとすると、１ ＋ ／
ｉ ２ ＝ ｅｘｐ −−一ΔＶｋＴ と計算される。今、前記と同様にΔＶ＝１００ｍＶとす
れば、ｉ、／ｉ２ ＝７．１となり、ΔＶが大きい領域
では、出力振幅差ΔＶｏｕｔがΔＶ ｏｕｔ ＝Ｒｃ
ｉ ｅ （−’−ニー１−） となるのでほとんど問題
とはなα＋１ らないが、低入力振幅では感度が低下する。
ジスタの電流増幅率βが等しいとすると、１ ＋ ／
ｉ ２ ＝ ｅｘｐ −−一ΔＶｋＴ と計算される。今、前記と同様にΔＶ＝１００ｍＶとす
れば、ｉ、／ｉ２ ＝７．１となり、ΔＶが大きい領域
では、出力振幅差ΔＶｏｕｔがΔＶ ｏｕｔ ＝Ｒｃ
ｉ ｅ （−’−ニー１−） となるのでほとんど問題
とはなα＋１ らないが、低入力振幅では感度が低下する。
Ｒｅが有限の値の場合、例えばＲｃ＝Ｒｅ−１０にΩ、
１ｅ＝２４０μＡにおける入力゛電圧と出力電圧との関
係を第３図に示す。実線が第２図（ａ）の回路の特性で
あり、破線が第２図（ｂ）の回路の特性である。図示す
るように、感度、増幅率ともに第２図（ａ） （０回路
は第２図（ｂ）の回路に及ばない。しかし、第２図（ｂ
）の回路は０ＭＯ８ＲＡＭのセンスアンプとしては適当
ではない。それは前述したように、例えば１ｅ＝２４０
μＡの時、電流増幅率β−５０とすると、５μＡの電流
を必要とし、ヒツトラインのハイレベルの電圧降下を引
き起こし、メモリ自身の電源電圧マージンの不足を引き
起こすためである。また、ビット線電位のハイレベルを
ＢＬＨとすルト、出力振幅（はＶｃｃ−ＢＬＨ程度しか
とれない等の欠点があるためである。
１ｅ＝２４０μＡにおける入力゛電圧と出力電圧との関
係を第３図に示す。実線が第２図（ａ）の回路の特性で
あり、破線が第２図（ｂ）の回路の特性である。図示す
るように、感度、増幅率ともに第２図（ａ） （０回路
は第２図（ｂ）の回路に及ばない。しかし、第２図（ｂ
）の回路は０ＭＯ８ＲＡＭのセンスアンプとしては適当
ではない。それは前述したように、例えば１ｅ＝２４０
μＡの時、電流増幅率β−５０とすると、５μＡの電流
を必要とし、ヒツトラインのハイレベルの電圧降下を引
き起こし、メモリ自身の電源電圧マージンの不足を引き
起こすためである。また、ビット線電位のハイレベルを
ＢＬＨとすルト、出力振幅（はＶｃｃ−ＢＬＨ程度しか
とれない等の欠点があるためである。
このような欠点を改善するーっの手段として、第４図に
示すようにエミッタフォロワの電流としてｉｅ、ｉ６’
を流すものがある。この方法は、トランジスタＱ２−
Ｑ４から成る差動増幅器の入力として、ビット線電位ｖ
、、ｖ２のｉｅ。
示すようにエミッタフォロワの電流としてｉｅ、ｉ６’
を流すものがある。この方法は、トランジスタＱ２−
Ｑ４から成る差動増幅器の入力として、ビット線電位ｖ
、、ｖ２のｉｅ。
ｌｅ′で決捷るＶ 、ｆだけ下がった電圧がそれぞれ印
加されるため、前記第２図（ｂ）と同程度の感度および
増幅率が得られる。さらに、スタンドバイ時にはトラン
ジスタＱ、、Ｑ、およびＱ、のベース電位をローレベル
に設定することにより、消費電力を零にできる。
加されるため、前記第２図（ｂ）と同程度の感度および
増幅率が得られる。さらに、スタンドバイ時にはトラン
ジスタＱ、、Ｑ、およびＱ、のベース電位をローレベル
に設定することにより、消費電力を零にできる。
しかし、上記のような構成では、メモリセルへの情報の
書き込みの際、トランジスタＱ、のベースに接続される
ビット線ＢＬ、の電位Ｖ１ヲＧ Ｎ Ｄ ｌ／ベル、ト
ランジスタＱ３のベースに接続されるビット線ＢＬ２の
電位■２をＶＤＤ１／ベル（（設定する必要があり、そ
の過程においてトランジスタＱ８が飽和してしまう。こ
のことはバイポーラトランジスタのみで構成されている
メモリにおいては特に大きな問題とはならないが、ＣＭ
ＯＳメモリニおいてはラフチアツブの要因となる０この
現象（ラッチアップ）を避けるためには、書き込み時に
このトランジスタＱ８をオフしてしまえば良いが、書き
込み−読み出し−書き込みというサイクルの速度低下を
招く。しかも、このトランジスタＱ８をオフさせる信号
のタイミングの設定も難しい。
書き込みの際、トランジスタＱ、のベースに接続される
ビット線ＢＬ、の電位Ｖ１ヲＧ Ｎ Ｄ ｌ／ベル、ト
ランジスタＱ３のベースに接続されるビット線ＢＬ２の
電位■２をＶＤＤ１／ベル（（設定する必要があり、そ
の過程においてトランジスタＱ８が飽和してしまう。こ
のことはバイポーラトランジスタのみで構成されている
メモリにおいては特に大きな問題とはならないが、ＣＭ
ＯＳメモリニおいてはラフチアツブの要因となる０この
現象（ラッチアップ）を避けるためには、書き込み時に
このトランジスタＱ８をオフしてしまえば良いが、書き
込み−読み出し−書き込みというサイクルの速度低下を
招く。しかも、このトランジスタＱ８をオフさせる信号
のタイミングの設定も難しい。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高感度。
その目的とするところは、高感度。
高性能でしかもスタンドバイ時には消費電力を零にでき
、かつ書き込み動作時Ｖζも問題のないすぐれた半導体
記憶装置を提供することである。
、かつ書き込み動作時Ｖζも問題のないすぐれた半導体
記憶装置を提供することである。
ＭＯＳトランジスタで構成され情報を記憶するメモリセ
ルのビットラインに、動作時には定電流源として働きス
タンドバイ時に遮断きれる手段を負荷とするエミッタフ
ォロワ増幅器の入力端を接続するとともに、このエミッ
タフォロワ増幅器の出力端にエミッタカップルされた差
動増幅器の入力端を接続する。さらに、上記差動増幅器
の出力端にその出力レベルをＭＯ３信号レベルに増幅す
るＭＯ８Ｉ−ランジスタ構成の増幅器を設けたものであ
る。
ルのビットラインに、動作時には定電流源として働きス
タンドバイ時に遮断きれる手段を負荷とするエミッタフ
ォロワ増幅器の入力端を接続するとともに、このエミッ
タフォロワ増幅器の出力端にエミッタカップルされた差
動増幅器の入力端を接続する。さらに、上記差動増幅器
の出力端にその出力レベルをＭＯ３信号レベルに増幅す
るＭＯ８Ｉ−ランジスタ構成の増幅器を設けたものであ
る。
以下、この発明の一実施例について図面を参照して説明
する。第５図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。図において、１２
Ｈｔ １２２ ｔ・・・はＣＭＯ３構成のスタティック
メモリセルで、このメモリセル１２１，１２２．・・・
は、ヒツトラインＢＬ、、ＢＬ２．・・・とワードライ
ンＷＬ、。
する。第５図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。図において、１２
Ｈｔ １２２ ｔ・・・はＣＭＯ３構成のスタティック
メモリセルで、このメモリセル１２１，１２２．・・・
は、ヒツトラインＢＬ、、ＢＬ２．・・・とワードライ
ンＷＬ、。
ＷＬ２．・・・との各交差位置に配設される０１３はビ
ットラインＢＬ、、ＢＬ、上の信号を転送するカラムト
ランス７アゲート、１４．１５はＭＯＳトランジスタ、
１６．１７は動作時には定電流源として働きスタンドバ
イ時に遮断される手段として働くＭＯＳトランジスタで
、このＭＯ８Ｉ−ランジスタ１６．１’７はチップイネ
ーブル信号に対応してオン・オフ制御される。
ットラインＢＬ、、ＢＬ、上の信号を転送するカラムト
ランス７アゲート、１４．１５はＭＯＳトランジスタ、
１６．１７は動作時には定電流源として働きスタンドバ
イ時に遮断される手段として働くＭＯＳトランジスタで
、このＭＯ８Ｉ−ランジスタ１６．１’７はチップイネ
ーブル信号に対応してオン・オフ制御される。
第６図は、トランジスタＱ、のベース駆動回路を示して
いる。前記ＭＯ８）ランジスタ１６．１７はセレクトレ
ベルが例えば５Ｖ、ディセレクトレベルがＯＶであるの
で、チップイネーブル信号を２段のインバータ回路を介
してそのゲートに印加すれば良いが、トランジスタＱ５
はセレクトレベルが例えば１，２Ｖ、ディセレクト１ノ
ベルがＯＶであるので、図示するようなレベル変換回路
によって駆動する必要がある０チツプイネ一ブル信号Ｃ
Ｅはインバータ回路１８を介してＰチャネル形のＭＯＳ
トランジスタ１９およびＮチャネル形のＭＯＳトランジ
スタ２０のゲートに供給される。これらＭＯＳトランジ
スター１９．２０は一端が共通接続されており、”ＭＯ
Ｓトランジスタ１９の他端は抵抗Ｒ９、ＮＰＮ形トラン
ジスタＱ、。のコレクタ・エミッタ間および抵抗Ｒ，ｏ
、Ｒ，，を介して上記ＭＯＳトランジスタ２０の他端に
接続される。
いる。前記ＭＯ８）ランジスタ１６．１７はセレクトレ
ベルが例えば５Ｖ、ディセレクトレベルがＯＶであるの
で、チップイネーブル信号を２段のインバータ回路を介
してそのゲートに印加すれば良いが、トランジスタＱ５
はセレクトレベルが例えば１，２Ｖ、ディセレクト１ノ
ベルがＯＶであるので、図示するようなレベル変換回路
によって駆動する必要がある０チツプイネ一ブル信号Ｃ
Ｅはインバータ回路１８を介してＰチャネル形のＭＯＳ
トランジスタ１９およびＮチャネル形のＭＯＳトランジ
スタ２０のゲートに供給される。これらＭＯＳトランジ
スター１９．２０は一端が共通接続されており、”ＭＯ
Ｓトランジスタ１９の他端は抵抗Ｒ９、ＮＰＮ形トラン
ジスタＱ、。のコレクタ・エミッタ間および抵抗Ｒ，ｏ
、Ｒ，，を介して上記ＭＯＳトランジスタ２０の他端に
接続される。
このトランジスタ２０のソース、ドレイン間にはＮＰＮ
形トランジスタＱ、□のコ１／クタ、エミッタが並列接
続され、このトランジスタＱｏのベースは抵抗Ｒ９とＲ
１，との接続点に接続され、上記トランジスタＱ、ｏの
ベースはトランジスタＱｏのコレクタに接続される。そ
して、トランジスタＱＩｏのエミッタからトランジスタ
Ｑ５の駆動信号が出力される〇 上記のような構成において動作を説明する。
形トランジスタＱ、□のコ１／クタ、エミッタが並列接
続され、このトランジスタＱｏのベースは抵抗Ｒ９とＲ
１，との接続点に接続され、上記トランジスタＱ、ｏの
ベースはトランジスタＱｏのコレクタに接続される。そ
して、トランジスタＱＩｏのエミッタからトランジスタ
Ｑ５の駆動信号が出力される〇 上記のような構成において動作を説明する。
読み出し動作の場合は、ビットラインＢＬ、。
Ｂ Ｌ ２の信号はカラムトランスファゲート１３を介
してセンスラインＢ Ｌ Ｉａ＋ Ｂ Ｌ ２ａに伝達
され、エミッタフォロワ回路を介してレベルシフトおよ
び増幅がなされ、その出力は差動増幅器に入力される。
してセンスラインＢ Ｌ Ｉａ＋ Ｂ Ｌ ２ａに伝達
され、エミッタフォロワ回路を介してレベルシフトおよ
び増幅がなされ、その出力は差動増幅器に入力される。
その出力信号を増幅器で電源電位までフルスイングさせ
て出力信号ｏＵＴ２を得る。
て出力信号ｏＵＴ２を得る。
一方、書き込み動作の場合は、ＭｏＳトランジスタ１４
．１５のうちいずオしか一方がオンし、ビットラインの
電１ｖをＧＮＤレベル、他方をＶＤＤ 近傍凍て上昇さ
せる。この時たとえば、センスラインＢＬ２ａのレベル
は、ＧＮＤＩノベルからＶＤＤ レベルまで変化する可
能性があるが、そのいずれのレベルに対してもＭＯＳト
ランジスタ１７を介して基準電流が多量に流れ、ラッチ
アップを起こすことはない。
．１５のうちいずオしか一方がオンし、ビットラインの
電１ｖをＧＮＤレベル、他方をＶＤＤ 近傍凍て上昇さ
せる。この時たとえば、センスラインＢＬ２ａのレベル
は、ＧＮＤＩノベルからＶＤＤ レベルまで変化する可
能性があるが、そのいずれのレベルに対してもＭＯＳト
ランジスタ１７を介して基準電流が多量に流れ、ラッチ
アップを起こすことはない。
第７図は、上記第５図の回路における時間と出力電圧と
の関係のシュミレーショノ波形を示すもので、破線で示
している。実線は前記第１図の回路のし／ユミレーショ
ン波形である。所定の時間にアドレス信号ＡＤが入力さ
れると、ヒツトラインＢＬ、、ＢＬ２ （センスライン
ＢＬ１ａ、ＢＬ２ａもほぼ同じ）は図にＢＬで示すよう
になる。時間に対する傾斜が緩やかなのは、ビットライ
ンおよびセンスラインに付随する寄生６最が太きいため
である。センスアンプ出力時の波形をＳＡ、（第５図の
回路）および５Ａ２（第１図の回路）で示す。領域ｔ１
はディレーで、前記第１図の回路において（はセンス感
度が特に低電位差の領域で悪いことに起因する。
の関係のシュミレーショノ波形を示すもので、破線で示
している。実線は前記第１図の回路のし／ユミレーショ
ン波形である。所定の時間にアドレス信号ＡＤが入力さ
れると、ヒツトラインＢＬ、、ＢＬ２ （センスライン
ＢＬ１ａ、ＢＬ２ａもほぼ同じ）は図にＢＬで示すよう
になる。時間に対する傾斜が緩やかなのは、ビットライ
ンおよびセンスラインに付随する寄生６最が太きいため
である。センスアンプ出力時の波形をＳＡ、（第５図の
回路）および５Ａ２（第１図の回路）で示す。領域ｔ１
はディレーで、前記第１図の回路において（はセンス感
度が特に低電位差の領域で悪いことに起因する。
ＯＵＴ＋ 、０ＵＴ２がそれぞ）Ｌの出力波形である。
ディレーｔ２がｔ、より若干大きい理由は、第１段目の
センスアンプの出力振幅が大きく、シかも立ち上がりが
急峻なことによる。
センスアンプの出力振幅が大きく、シかも立ち上がりが
急峻なことによる。
第８図はこの発明の他の実施例を示すもので、要部のみ
示している。すなわち、前記第５図の回路におけるＭＯ
Ｓトランジスタ１６．１７に加えてさらにこのトランジ
スタ１６．１７ＶＣ直列に抵抗Ｒ，２，Ｒ，３を設けた
ものである。ここでＭＯＳトランジスタ１６．１７は、
スタンドパイ時の電流を遮断するスイッチとして働く。
示している。すなわち、前記第５図の回路におけるＭＯ
Ｓトランジスタ１６．１７に加えてさらにこのトランジ
スタ１６．１７ＶＣ直列に抵抗Ｒ，２，Ｒ，３を設けた
ものである。ここでＭＯＳトランジスタ１６．１７は、
スタンドパイ時の電流を遮断するスイッチとして働く。
そして、抵抗Ｒ，２，Ｒ，３が定電流源として働く０こ
のような構成においても上記実施例と同様な効果が得ら
れるのはもちろんである。
のような構成においても上記実施例と同様な効果が得ら
れるのはもちろんである。
以上説明したよ・うに、この発明しこよ几ε・、Ｙ高ｌ
盛度、高１１叱でしかもスタンドバイ時には消費電力を
零にでき、かつ書き込み動作時にも問題のないすぐれた
半導体記憶装置が得られる。
盛度、高１１叱でしかもスタンドバイ時には消費電力を
零にでき、かつ書き込み動作時にも問題のないすぐれた
半導体記憶装置が得られる。
第１図および第２図はそれぞれ従来の半導体記憶装置に
おけるセンスアンプを説明するための図、第３図は上記
第２図の回路の入出力特性を示す図、第４図は従来のバ
イポーラＥＣＬ回路を示す図、第５図はこの発明の一実
施例１（係る半導体記憶装置を説明する／ヒめの図、第
６図は上記第５図の回路における這流源トランジスタの
・＼−ス駆動回路を示す図、第７図は従来および本発明
のシュミレーション波形図、第８図はこの発明の他の実
施例説明するだめの図である０ １）・・・増幅器、１２１ ｗ １２２ ・・メモリ
セル、１６．１７・・・ＭＯ３＋−ランジスタ、ＢＬ、
。 ＢＬ、・・・ビットライン、Ｑ１〜Ｑ５・・・ＮＰＮ形
バイポーラトランジスタ。 出願人代理人 弁理士 銘 江 武 彦第３図 第４図 弔つ °°］ 第 ６図 第 ７ 図 Ｂ分間□ 手続補正書 昭和５８Ｖ、、 、Ｃ，月１０日 特許庁長官 若杉和夫 ” ■、事件の表示 特願昭５Ｂ−７６４，５９号 ２・ 発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 住所 東京都港区虎ノ門１丁目２６番５づ 第１７森ビ
ル６、補正の対象
おけるセンスアンプを説明するための図、第３図は上記
第２図の回路の入出力特性を示す図、第４図は従来のバ
イポーラＥＣＬ回路を示す図、第５図はこの発明の一実
施例１（係る半導体記憶装置を説明する／ヒめの図、第
６図は上記第５図の回路における這流源トランジスタの
・＼−ス駆動回路を示す図、第７図は従来および本発明
のシュミレーション波形図、第８図はこの発明の他の実
施例説明するだめの図である０ １）・・・増幅器、１２１ ｗ １２２ ・・メモリ
セル、１６．１７・・・ＭＯ３＋−ランジスタ、ＢＬ、
。 ＢＬ、・・・ビットライン、Ｑ１〜Ｑ５・・・ＮＰＮ形
バイポーラトランジスタ。 出願人代理人 弁理士 銘 江 武 彦第３図 第４図 弔つ °°］ 第 ６図 第 ７ 図 Ｂ分間□ 手続補正書 昭和５８Ｖ、、 、Ｃ，月１０日 特許庁長官 若杉和夫 ” ■、事件の表示 特願昭５Ｂ−７６４，５９号 ２・ 発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 住所 東京都港区虎ノ門１丁目２６番５づ 第１７森ビ
ル６、補正の対象
Claims (3)
- （１）ＭＯＳ）ランジスタで構成され情報を記（慮する
メモリセルと、このメモリセルのビットラインが入力端
に接続され、動作時には定電流源として働きスタンドバ
イ時に遮断される手段を負荷とするエミッタフォロワ増
幅器と、このエミッタフォロワ増幅器の出力端に入力端
が接続され、るエミッタカップルされた差動増幅器と、
ＭＯＳトランジスタで構成され上記差動増幅器の出力レ
ベルをＩＶｌｆＯ８信号レヘルに増しする増幅器とを具
備したことを特徴とする半導体記憶装置。 - （２） 前記動作時には定電流源として働きスタンド
バイ時に遮断される手段１ｄ１チップイネ−フル信号で
導通制御されるＭｏｓ＋−ランジスタから成ることを特
徴とする特許請求の範囲第（１）項記載の半導体記憶装
置。 - （３） 前記動作時には定電流源として働きスタン
ドハイ時に遮断される手段は、チップイネ−フル信号で
導通制御されるＭＯＳトランジスタと、このＭＯＳトラ
ンジスタに直列接続される抵抗とから成ることを特徴と
する特許請求の範囲第（１）項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076459A JPS59203296A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
| US06/563,501 US4604533A (en) | 1982-12-28 | 1983-12-20 | Sense amplifier |
| DE19833346529 DE3346529A1 (de) | 1982-12-28 | 1983-12-22 | Leseverstaerker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076459A JPS59203296A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59203296A true JPS59203296A (ja) | 1984-11-17 |
| JPH0241112B2 JPH0241112B2 (ja) | 1990-09-14 |
Family
ID=13605736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076459A Granted JPS59203296A (ja) | 1982-12-28 | 1983-04-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59203296A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6273487A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | センスアンプ回路 |
| US4984207A (en) * | 1987-07-10 | 1991-01-08 | Hitachi, Ltd. | Semiconductor memory device |
| JP2013520133A (ja) * | 2010-02-15 | 2013-05-30 | 日本テキサス・インスツルメンツ株式会社 | 正確な電流ステアリングを備えた低電力高速差動ドライバ |
-
1983
- 1983-04-30 JP JP58076459A patent/JPS59203296A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0586000B2 (ja) * | 1983-12-26 | 1993-12-09 | Hitachi Ltd | |
| JPS6273487A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | センスアンプ回路 |
| US4984207A (en) * | 1987-07-10 | 1991-01-08 | Hitachi, Ltd. | Semiconductor memory device |
| JP2013520133A (ja) * | 2010-02-15 | 2013-05-30 | 日本テキサス・インスツルメンツ株式会社 | 正確な電流ステアリングを備えた低電力高速差動ドライバ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241112B2 (ja) | 1990-09-14 |
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