JPH0586000B2 - - Google Patents
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- JPH0586000B2 JPH0586000B2 JP58243807A JP24380783A JPH0586000B2 JP H0586000 B2 JPH0586000 B2 JP H0586000B2 JP 58243807 A JP58243807 A JP 58243807A JP 24380783 A JP24380783 A JP 24380783A JP H0586000 B2 JPH0586000 B2 JP H0586000B2
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Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもの
で、例えば、CMOS（相補型MOS）又はバイポー
ラ型スタテイツク型RAM（ランダム、アクセ
ス・メモリ）に利用して有効な技術に関するもの
である。 〔背景技術〕 従来より、特開昭56−58193号公報によつて、
CMOSスタテイツク型RAMにおける動作の高速
化を図るため、読み出し／書込み回路及びデイジ
ツト線選択回路にバイポーラ型トランジスタを採
用したものが公知である。 このような半導体記憶装置にあつては、バイポ
ーラ型トランジスタに動作（バイアス）電流を常
時供給し続けるものであるため、その消費電流が
極めて大きく、バツテリーバツクアツプをその大
きな特長とするCMOSスタテイツク型RAMとし
ては、バツテリーバツクアツプが不能になるとい
う重大な欠陥を有するものとなる。また、この読
み出し回路は、カラムスイツチ回路としてバイポ
ーラ型トランジスタを用いるとともに、このカラ
ムスイツチ回路を通して選択されたメモリセルに
電流を供給して、その読み出し信号を得るもので
ある。しかし、上記読み出し電流の電流値は、メ
モリセルのMOSFETのコンダクタンス特性によ
り決定されるため大きくできない。なぜなら、上
記電流値を大きくするためには、その素子サイズ
を大きくしなければならないが、大記憶容量化の
ためにメモリセルの素子サイズは大きくできない
からである。したがつて、上記公知の半導体記憶
装置は、バイポーラ型トランジスタを用いたにも
かかわらず、あまり読み出し動作を速くできな
い。また、カラムスイツチ回路をバイポーラ型ト
ランジスタの構成するため、カラムアドレスデコ
ーダ回路の出力信号（選択／非選択）レベルの設
定が難しくなるという問題も有する。 〔発明の目的〕 この発明の目的は、無効電流の発生を防止しつ
つ、動作の高速化を達成した半導体集積回路装置
を提供することにある。 この発明の他の目的は、CMOS回路における
低消費電力性を損なうことなく、動作の高速化を
図つたCMOSスタテイツク型RAMを提供するこ
とにある。 この発明の更に他の目的は、大幅な低消費電力
化を達成したバイポーラ型RAMを提供すること
にある。 この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、バイポーラ型トランジスタの動作
期間にのみその動作電流を流す電流源としての
MOSFETを用いることにより、高速化と低消費
電力化とを達成した半導体集積回路装置を得るも
のである。 〔実施例 １〕 第１図には、この発明をCMOSスタテイツク
型RAMに適用した場合の一実施例の回路図が示
されている。特に制限されないが、同図のRAM
は、公知のバイポーラ（Bi）及びCMOS（相補型
MOS）集積回路（IC）技術によつて１個のシリ
コン単結晶のような半導体基板上に形成される。
端子Ax，Ay，Din，Dout，及びは、その
外部端子とされる。なお、同図において電源供給
端子は省略されている。特に制限されないが、こ
の実施例のCMOSスタテイツク型RAMは、約
64Kビツトの記憶容量を持つようされる。そし
て、後述するコモンデータ線における浮遊容量を
削減するため、メモリアレイが４個に分割されて
構成される。 メモリセルMCは、その１つの具体的回路が代
表として示されており、ゲートとドレインが互い
に交差結線（ラツチ形態）された記憶（駆動）
MOSFETQ１，Ｑ２と、上記MOSFETQ１，Ｑ
２のドレインと電源電圧VDDとの間には、特に制
限されないが、情報保持用のポリ（多結晶）シリ
コン層で形成された高抵抗Ｒ１，Ｒ２が設けられ
ている。そして、上記MOSFETQ１，Ｑ２の共
通接続点と相補データ線（又はデイジツト線）Ｄ
０，０との間に伝送ゲートMOSFETQ３，Ｑ
４が設けられている。他のメモリセルMCも相互
において同様な回路構成にされている。これらの
メモリセルMCは、マトリツクス状に配置され
て、代表として示されているメモリアレイＭ−
ARYOを構成する。すなわち、同じ行に配置さ
れたメモリセルの伝送ゲート型MOSFETQ３，
Ｑ４等のゲートは、それぞれ対応するワード線Ｗ
１及びＷ２に共通に接続され、同じ列に配置され
たメモリセルの入出力端子は、それぞれ対応する
一対の相補データ線Ｄ０，０及びＤ１，１に
接続される。 上記メモリセルMCにおいて、それを低消費電
力にさせるため、その抵抗Ｒ１は、MOSFETQ
１がオフ状態にされているときのMOSFETQ２
のゲート電圧をしきい値電圧以上に維持させるこ
とができる程度の高抵抗値にされる。同様に抵抗
Ｒ２も高抵抗値にされる。言い換えると、上記抵
抗Ｒ１は、MOSFETQ１のドレインリーク電流
によつてMOSFETQ２のゲート容量（図示しな
い）に蓄積されている情報電荷が放電させられて
しまうのを防ぐ程度の電流供給能力を持つように
される。 この実施例に従うと、メモリアレイがCMOS
−IC技術によつて製造されるにもかかわらず、
上記のようにメモリセルMCはｎチヤンネル
MOSFETとポリシリコン抵抗素子とから構成さ
れる。上記ポリシリコン抵抗素子に代えてｐチヤ
ンネルMOSFETを用いる場合に比べ、メモリセ
ル及びメモリアレイの大きさを小さくできる。す
なわち、ポリシリコン抵抗を用いた場合、駆動
MOSFETQ１又はＱ２のゲート電極と一体的に
形成できるとともに、それ自体のサイズを小型化
できる。そして、ｐチヤンネルMOSFETを用い
たときのように、駆動MOSFETQ１，Ｑ２から
比較的大きな距離を持つて離さなければならない
ことがないので無駄な空白部分が生じない。 同図において、ワード線Ｗ１は、Ｘアドレスデ
コーダＸ−DCRで形成された選択信号を受ける
駆動回路DV１によつて選択される。他のワード
線Ｗ２についても同様である。 上記ＸアドレスデコーダＸ−DCRは、相互に
おいて類似のノアゲート回路Ｇ１，Ｇ２等により
構成される。これらのノアゲート回路Ｇ１，Ｇ２
等の入力には、図示しない適当な回路装置から供
給される外部アドレス信号Axを受けるＸアドレ
スバツフアＸ−ADBで加工された内部相補アド
レス信号が所定の組合せにより印加される。 上記メモリアレイＭ−ARY０における一対の
データ線Ｄ０，０及びＤ１，１は、特に制限
されないが、それぞれデータ線選択のための伝送
ゲートMOSFETQ９，Ｑ１０及びＱ１１，Ｑ１
２から構成されたカラムスイツチ回路を介してコ
モンデータ線CD０，０に接続される。このコ
モンデータ線CD０，０には、読み出し回路Ｒ
の入力端子と、書込み回路Ｗの出力端子が接続さ
れる。図示しない他のメモリアレイＭ−ARY０
〜メモリアレイＭ−ARY３のコモンデータ線も
それぞれ上記読み出し回路Ｒの対応する入力端子
と、書込み回路Ｗの対応する出力端子に接続され
る。上記読み出し回路Ｒの出力端子は、データ出
力端子Doutに読み出し信号を送出し、書込み回
路Ｗの入力端子には、データ入力端子Dinから供
給される書込みデータ信号が印加される。 上記カラムスイツチ回路を構成する
MOSFETQ９，Ｑ１０及びＱ１１，Ｑ１２のゲ
ートには、それぞれＹアドレスデコーダＹ−
DCRから選択信号Ｙ１，Ｙ２が供給される。こ
のＹアドレスデコーダＹ−DCRは、相互におい
て類似のノアゲート回路Ｇ３、Ｇ４等により構成
される。これらのノアゲート回路Ｇ３，Ｇ４の入
力には、図示しない適当な回路装置から供給され
る外部アドレス信号Ayを受けるＹアドレスバツ
フアＹ−ADBで加工された内部相補アドレス信
号が所定の組合せにより印加される。 制御回路CONは、外部端子，からの制
御信号を受けて、内部制御タイミング信号を形成
する。 この実施例では、特に制限されないが、チツプ
非選択時にデータ線の負荷MOSFETQ５等とい
ずれか１つ選択状態とされたワード線に接続され
たメモリセルMCの伝送ゲートMOSFETQ３等及
びオン状態となつている記憶MOSFETQ１等を
通して直流電流が流れるのを防止するため、上記
ＸアドレスデコーダＸ−DCRを構成するノアゲ
ート回路Ｇ１，Ｇ２等の入力に上記制御回路
CONにより形成された非選択状態の内部チツプ
選択信号のハイレベルによつて、全ワード線を
非選択状態としている。 第２図には、上記読み出し回路の一実施例の回
路図が示されている。 この実施例では、上記メモリアレイＭ−ARY
０からの読み出し信号を増幅するセンスアンプ
SA０として、差動形態のバイポーラ型トランジ
スタＴ１，Ｔ２が用いられる。すなわち、上記コ
モンデータ線CD０，０に現れたメモリセルの
読み出し電圧は、上記差動トランジスタＴ１，Ｔ
２のベースに供給される。これらの差動トランジ
スタＴ１，Ｔ２の共通エミツタには、動作タイミ
ング信号φpa０を受けるＮチヤンネル
MOSFETQ１３が設けられる。他の代表として
示されているメモリアレイＭ−ARY３に対して
も同様な差動トランジスタＴ３，Ｔ４と、Ｎチヤ
ンネルMOSFETQ１４とで構成されたセンスア
ンプSA３が設けられる。そして、上記差動トラ
ンジスタＴ１，Ｔ２及びＴ３，Ｔ４等の対応する
コレクタは、それぞれ共通化されて後述するメイ
ンアンプMAの一対の入力端子に接続される。 各差動トランジスタの共通エミツタに設けられ
るMOSFETQ１３，Ｑ１４のゲートに供給され
る動作タイミング信号φpa０，φpa３は、チツプ
が選択状態にされ、読み出し動作状態にされたと
きにロウレベル（論理“０”）になる読み出し制
御信号WE＋と、上記メモリアレイＭ−ARY
０〜Ｍ−ARY３の選択動作に用いられる相補ア
ドレス信号ａxi，ａyiとを受けるノア（NOR）
ゲート回路Ｇ５，Ｇ６により形成される。これに
よつて、読み出し動作のために選択されたメモリ
アレイに対応した１つのセンスアンプSAの動作
電流を形成するMOSFETのみがオン状態とな
り、残り３個のセンスアンプSAのMOSFETはオ
フ状態になる。 上記共通化された各センスアンプSA０〜SA３
を構成する差動トランジスタＴ１，Ｔ２〜Ｔ３，
Ｔ４のそれぞれのコレクタは、メインアンプMA
の初段回路を構成するベース接地型の増幅トラン
ジスタＴ５，Ｔ６のエミツタにそれぞれ接続され
る。これらのトランジスタＴ５，Ｔ６のベースに
は、次のバイアス回路によつて形成されたバイア
ス電圧が供給されている。すなわち、電源電圧
VDDと回路の接地電位点との間に、上記電源電圧
VDDをレベルシフトする直列形態のダイオードＤ
１，Ｄ２とバイアス電流を流すＮチヤンネル
MOSFETQ１６とが直列形態に接続される。ま
た、上記ダイオードＤ１には、並列形態にＮチヤ
ンネルMOSFETQ２３が設けられ、この
MOSFETQ２３とゲートには、特に制限されな
いが、読み出し動作のときにロウレベルになる読
み出し制御信号WE＋が供給される。また、上
記トランジスタＴ５，Ｔ６のそれぞれのエミツタ
にはそのバイアス電流を形成するＮチヤンネル
MOSFETQ１５，Ｑ１７が設けられる。これら
のMOSFETQ１５，Ｑ１７のゲートには、上記
読み出し動作の時にハイレベルになる制御信号
WE・CSが供給されることによつて、読み出し動
作の時のみ上記MOSFETQ１５〜Ｑ１７がオン
状態となり、それぞれのバイアス電流を形成す
る。 また、上記トランジスタＴ５，Ｔ６のコレクタ
と電源電圧VDDとの間には、負荷手段としてそれ
ぞれ並列形態にされたＰチヤンネルMOSFETQ
２０，Ｑ２１とＮチヤンネルMOSFETQ２２，
Ｑ２４が設けられる。上記Ｐチヤンネル
MOSFETQ２０，Ｑ２１のゲートは、回路の接
地電位が定常的に供給されることによつて常時オ
ン状態となり、ＮチヤンネルMOSFETQ２２，
Ｑ２４のゲートには、上記読み出し制御信号WE
＋が供給される。 これらのトランジスタＴ５，Ｔ６のコレクタ出
力は、エミツタフオロワトランジスタＴ７，Ｔ８
を通してデータ出力バツフアDOBに伝えられる。
上記トランジスタＴ７，Ｔ８のエミツタには、そ
の動作電流を形成するＮチヤンネルMOSFETQ
１８，Ｑ１９がそれぞれ設けられ、上記読み出し
制御信号CSが供給される。 この実施例回路の動作の一例を第３図に示した
タイミング図に従つて説明する。 読み出し動作においては、ライトイネーブル信
号がハイレベルにされ、チツプ選択信号が
ロウレベルされる。これにより、読み出し制御信
号・CSがハイレベルに、その反転信号WE＋
CSがロウレベル（図示せず）になる。したがつ
て、例えば、このとき供給されたアドレス信号
axi，ayiがロウレベルならノアゲート回路Ｇ５が
開いてその出力信号φpa０がハイレベルになり
MOSFETQ１３がオン状態にする。これにより
差動トランジスタＴ１，Ｔ２に動作電流が流れる
ので、メモリアレイＭ−ARY０からの読み出し
信号を増幅してコレクタから送出する。 一方、メインアンプMAの制御信号・CSが
ハイレベルになるので、電流源を構成する
MOSFETQ１５〜Ｑ１９がオン状態になつて、
それぞれのトランジスタＴ５〜Ｔ８に動作電流を
形成するので、上記センスアンプSA０の出力信
号を増幅して図示しないデータ出力バツフア
DOBに供給するので、外部端子から読み出し出
力信号Dputが得られる。 なお、他のメモリアレイＭ−ARY１〜Ｍ−
ARY３のセンスアンプSA１〜SA３は、その動
作タイミング信号pa１〜φpa３がロウレベルにな
つて動作電流を形成するMOSFETQ１４等がオ
フ状態になるので、出力ハイインピーダンス状態
となる。これにより、メインアンプMAには、上
記選択されたメモリアレイＭ−ARY０の出力電
流のみが供給される。 また、書込み動作にあつては、同図に破線で示
すように上記ライトイネーブル信号がロウレ
ベルになるため、上記制御信号・CSがロウレ
ベルに、WE＋がハイレベルになる。これによ
り、センスアンプSA０〜SA３とメインアンプ
MAの増幅トランジスタの動作電流を形成する
MOSFETQ１３〜Ｑ１９が全てオフ状態になつ
て、これらの動作を禁止するものである。このと
き、メインアンプMAの初段回路のバイアス電圧
は、MOSFETQ２３のオン状態によつて約VDD−
Vf（VfはダイオードＤ２の順方向電圧）にしてい
る。また、負荷手段としてのＮチヤンネル
MOSFETQ２２及びＱ２４もオン状態としてエ
ミツタフオロワトランジスタＴ７，Ｔ８のベース
電位を共に高くして、その出力信号を受けるデー
タ出力バツフア回路DOBの入力段回路を構成す
るところのＰチヤンネルMOSFETが共にオフ状
態になるようにしている（図示せず）。 〔実施例 ２〕 第４図には、この発明をバイポーラ型RAMに
適用した場合の一実施例の回路図が示されてい
る。同図のRAMは、上記第１図の回路と同様な
半導体集積回路の製造技術によつて、１個のシリ
コンのような半導体基板上において形成される。
端子XA０ないしXAk，YA０ないしYA１，
Dout，Din，，，−Vee及びGNDは、その
外部端子とされる。なお、電源端子−Vee，
GNDは、同図には示されていない。また、同図
においては、第１図の実施例回路と異なり、トラ
ンジスタを示す回路記号をＱで表し、MOSFET
をＭで表している。 メモリアレイＭ−ARYを構成する複数のメモ
リセルのうち、１つのメモリセルについてのみ具
体的回路が同図に示されている。メモリセルとし
ては、特に制限されないが、そのベース、コレク
タ間が互いに交差結線された駆動npnトランジス
タＱ１２，Ｑ１３と、そのコレクタにそれぞれ設
けられた負荷pnpトランジスタＱ１４，Ｑ１５と
で構成されたフリツプフロツプが用いられてい
る。上記駆動npnトランジスタＱ１２，Ｑ１３
は、特に制限されないが、マルチエミツタ構造と
されている。そして、その一方のエミツタが共通
化され、他方のエミツタがメモリセルの入出力端
子とされ、代表として示されている一対の相補デ
ータ線Ｄ０，０にそれぞれ接続される。なお、
上記駆動npnトランジスタＱ１２，Ｑ１３は、ベ
ース及びコレクタがそれぞれ共通接続された２つ
のトランジスタにより、それぞれ構成するものと
してもよい。また、上記負荷トランジスタＱ１
４，Ｑ１５は、並列形態にされた負荷抵抗とクラ
ンプダイオードとに置き換えるものであつてもよ
い。上記負荷トランジスタＱ１４，Ｑ１５の共通
化されたエミツタは、代表として示されているワ
ード線Ｗ０に接続される。 上記代表として示されているメモリセルを中心
として、横の行には同様なｍ個のメモリセルが配
置され（同図では、ブラツクボツクスにて１個の
みが示されている）、上記ワード線Ｗ０に接続さ
れる。この横の行には、上記ワード線Ｗ０に対応
した保持電流線ST０が設けられており、メモリ
セルの駆動トランジスタＱ１２，Ｑ１３の上記共
通化された一方のエミツタが接続される。同様に
代表として示された他の行（ワード線Wn、保持
電流線STn）についても上記同様にメモリセルが
接続される。これらの保持電流線ST０，STnに
は、メモリセルへの保持電流を形成する定電流源
Ist（図示せず）がそれぞれ設けられている。 また、縦の列には、上記同様なｎ個のメモリセ
ルが配置され、相補データ線Ｄ０，０にその入
出力端子が共通に接続される。このように行、列
にｍ×ｎ個のメモリセルが配置され、メモリアレ
イＭ−ARYが構成される。 代表として示された上記ワード線Ｗ０，Wn
は、アドレスデコード信号Ｘ０，Xnを受けるワ
ード線駆動トランジスタＱ１６，Ｑ１７により、
選択／非選択が行われる。これらのアドレスデコ
ード信号Ｘ０，Xnは、ＸアドレスデコーダＸ−
DCRによつて形成される。 図示しない適当な回路装置から供給されるアド
レス信号は、外部端子XA０ないしXAkを介して
アドレスバツフアXAB０ないしXABkに入力さ
れる。これらのアドレスバツフアXAB０ないし
XABkは、入力アドレス信号に従つた非反転ア
ドレス信号、反転アドレス信号を加工形成して上
記ＸアドレスデコーダＸ−DCRに伝える。これ
によりＸアドレスデコーダＸ−DCRが１つのワ
ード線選択信号を形成するので、１つのワード線
選択が行われる。 この実施例においては、代表として示された相
補データ線Ｄ０，０は、カラムスイツチとして
のトランジスタＱ１８，Ｑ２０を介して、図示し
ない他の相補データ線に対しても共通に設けら
れ、内部チツプ選択信号csによつてオン状態とな
つて読み出し／書込み電流Irを形成するＮチヤン
ネルMOSFETM１，Ｍ３に接続される。上記カ
ラムスイツチとしてのトランジスタＱ１８，Ｑ２
０のベースには、ＹアドレスデコーダＹ−DCR
で形成されたアドレスデコード信号Ｙ０が印加さ
れる。すなわち、図示しない適当な回路装置から
供給されたアドレス信号は、外部端子YA０ない
しYA１を介してアドレスバツフアYAB０ない
しYAB１に入力される。これらのアドレスバツ
フアYAB０ないしYAB１は、入力アドレス信号
に従つた非反転アドレス信号、反転アドレス信号
を加工形成して上記ＹアドレスデコーダＹ−
DCRに伝える。これによりＹアドレスデコーダ
Ｙ−DCRが１つのデータ線選択信号を形成する。
これによつて、一対の相補データ線の選択が行わ
れる。この実施例では、特に制限されないが、非
選択時のデータ線に所定のバイアス電圧を与える
ために、次のバイアス回路が設けられる。すなわ
ち、そのコレクタに回路の接地電位が与えられた
トランジスタＱ２１がベース、コレクタ間に直列
形態とされたダイオードＤ３と抵抗Ｒ６が設けら
れる。そして、この直列ダイオードＤ３と抵抗Ｒ
６は、上記カラムスイツチトランジスタと同様な
トランジスタＱ１９を介して上記同様な電流Irを
形成するＮチヤンネルMOSFETM２に接続され
る。上記トランジスタＱ２１は、特に制限されな
いが、マルチエミツタ構造とされ、それぞれ相補
データ線Ｄ０，０に接続される。 一方、この相補データ線Ｄ０，０には、微小
定電流源が結合されている。すなわち、定電圧
Vb１をベースに受け、エミツタに抵抗が設けら
れたトランジスタＱ２３（Ｑ２４）により、常時
微小定電流の吸い込みを行つている。 これにより、非選択時のデータ線電位は、約ダ
イオードＤ３の順方向電圧とトランジスタＱ２１
のベース、エミツタ間電圧とを加えた電圧でバイ
アスされる。なお、相補データ線Ｄ０，０が選
択された時には、上記MOSFETM２のオン状態
により形成した電流IrがトランジスタＱ１９を通
して抵抗Ｒ６に流れるのでトランジスタＱ２１が
オフして、相補データ線Ｄ０，０は選択された
メモリセルの記憶情報に従つた電位にされる。 代表として示された行のメモリセルの書込み／
読み出しのために、相補データ線Ｄ０，０に
は、そのエミツタが結合された電流切り換えスイ
ツチトランジスタＱ７，Ｑ６が設けられる。これ
らのトランジスタＱ７，Ｑ６のコレクタ出力は、
メインアンプMAの入力に伝えられる。メインア
ンプMAは、その増幅動作を行うとともに、ECL
（Emitter Coupled Logic）で構成されたデータ
出力バツフアDOBの入力レベルに合致させた出
力信号を形成する。データ出力バツフアDOBは、
外部端子Doutから送出する読み出し出力信号を
形成する。上記メインアンプMAは、上記第１図
の実施例回路と類似の回路によつて構成される。 上記電流切り換えスイツチトランジスタＱ７，
Ｑ６のベースには、書込回路WAの出力電圧Ｖ
１，Ｖ２が印加される。この出力電圧Ｖ１，Ｖ２
を形成する書込回路WAは、差動トランジスタＱ
１〜Ｑ３と、その共通エミツタに設けられた定電
流源と、上記トランジスタＱ１，Ｑ２のコレクタ
にそれぞれ設けられた抵抗Ｒ１，Ｒ２と、この抵
抗Ｒ１，Ｒ２とトランジスタＱ３のコレクタとの
共通接続点と、接地電位との間に設けられた抵抗
Ｒ３とで構成される。上記トランジスタＱ１，Ｑ
２のベースには、後述するデータ入力バツフア
DIBからの書込みデータ信号din，inが印加さ
れ、トランジスタＱ３のベースには、後述する制
御回路CONTからの内部ライトイネーブル信号
weが供給される。 この実施例では、特に制限されないが、読み出
し動作のとき、上記書込回路WAの出力電圧Ｖ
１，Ｖ２に前記入力データ信号din，inのレベ
ル変化に従つてノイズが発生するのを防止するた
め、データ入力バツフアDIBは、次の回路構成と
される。すなわち、外部端子Dinから供給された
書込みデータ信号を受けるトランジスタＱ８と、
そのベースに入力信号を識別するための基準電圧
Vb２が印加されたトランジスタＱ９とが差動形
態にされる。この差動トランジスタＱ８，Ｑ９の
コレクタにそれぞれ抵抗Ｒ４，Ｒ５が設けられ
る。そして、この差動トランジスタＱ８，Ｑ９の
コレクタ出力は、エミツタフオロワトランジスタ
Ｑ２５，Ｑ２６のベースに印加され、これらのト
ランジスタＱ２５，Ｑ２６のエミツタから上記書
込回路WAに伝えられるデータ信号din，inが
出力される。読み出し動作のとき、外部端子Din
からの信号に従つて上記データ信号din，inが
変化しないようにするため、上記差動トランジス
タＱ８，Ｑ９の共通エミツタには、差動トランジ
スタＱ１０のコレクタが接続される。このトラン
ジスタＱ１０のベースには、上記内部ライトイネ
ーブル信号を識別するための基準電圧Vb３が
印加される。上記トランジスタＱ１０と差動形態
にされたトランジスタＱ１１のベースには、上記
内部ライトイネーブル信号が印加される。こ
のトランジスタＱ１１のコレクタは、ダイオード
Ｄ１，Ｄ２を通して上記差動トランジスタＱ８，
Ｑ９のコレクタに接続される。 この実施例では、チツプ非選択状態での無効電
流を削減するため、特に制限されないが、上記各
トランジスタＱ１〜Ｑ５及びトランジスタＱ８〜
Ｑ１１，Ｑ２５，Ｑ２６の動作電流１１〜１４
は、内部チツプ選択信号csによりオン状態になる
ＮチヤンネルMOSFETM４〜Ｍ９により形成さ
れる。 外部端子，から供給された制御信号を受
ける制御回路CONTは、上記データ出力バツフ
アDOBの動作制御信号、上記書込回路WA及び
データ入力バツフアDIBに供給される上記内部ラ
イトイネーブル信号及び上記内部チツプ選択
信号csを形成する。 このチツプを選択するために、制御信号が
ロウレベルにされると、この制御回路CONTは、
ハイレベルの内部チツプ選択信号csを形成する。
これに対して、このチツプを非選択状態にするた
めに、制御信号がハイレベルにされたときに
は、ロウレベルの内部チツプ選択信号csを制御回
路CONTが形成する。 読み出し動作は、端子がハイレベルとさ
れ、端子がロウレベルとされた時に行われる。
この時、データ入力バツフアDIBは、端子WEの
ハイレベルにより上記ライトイネーブル信号
がハイレベルになつているため、トランジスタＱ
１０がオフ状態となり、トランジスタＱ１１がオ
ン状態となつてダイオードＤ１，Ｄ２を通して抵
抗Ｒ４，Ｒ５に1/2づつの電流１４を流す。した
がつて、外部端子Dinからの信号に無関係にその
出力レベルを中間レベルに固定して、読み出し動
作状態で、外部端子Dinの変化によるノイズがそ
の読み出し基準電圧Ｖ１，Ｖ２（Vrefc）に現れ
るのを防止するものである。 この実施例では、上記メモリアレイＭ−ARY
の読み出し／書込み電流Ir、及び代表として示さ
れている書込回路WAの動作電流がMOSFETに
より形成されるようにするとともに、上記内部チ
ツプ選択信号csにより上記MOSFETが動作させ
られるようにしたことにより、チツプ非選択状態
での無駄な電流が流れるのを防止するものであ
る。他の周辺回路であるアドレスデコーダＸ−
DCR，Ｙ−DCRの動作電流を形成する電流源回
路も上記内部チツプ選択信号csを受けてオン状態
となる同様なMOSFETにより構成することによ
つて、その無効電流を削減するものである。な
お、チツプ非選択状態でアドレスデコーダＸ−
DCR，Ｙ−DCRの動作電流を形成するMOSFET
をオフ状態としたとき、その出力信号が非選択レ
ベルになるようにされるものである。 この実施例では、チツプ選択信号を用い、チツ
プ非選択状態とチツプ選択状態とで、トランジス
タの動作電流を形成するMOSFETをオフ／オン
状態に切り換えることにより、チツプ非選択状態
での無駄な電流消費を削減するものであるが、チ
ツプ選択状態においても、アドレス信号の変化検
出回路と、この検出回路により、アドレスバツフ
ア、アドレスデコーダ、メモリアレイＭ−ARY、
読み出し回路又は書込み回路の順に時系列的に動
作させるタイミング信号を形成する回路とを設け
て、それぞれの動作タイミング信号に従つて時系
列的に動作の必要なタイミングのみに各回路ブロ
ツクを動作状態にするものであつてもよい。この
場合には、チツプ選択状態においてもその電流消
費を削減することができる。 なお、上記実施例１及び２においては、バイポ
ーラトランジスタの動作電流を形成するとき、そ
のMOSFETは、飽和領域で動作させられてい
る。これにより、MOSFETは、バイポーラトラ
ンジスタに対して、ほゞ一定（定電流）の動作電
流を形成することができるものである。 また、実施例１において、高速動作化を図るた
めに、アドレスバツフアADB、アドレスデコー
ダDCRなどのそれぞれが、MOSFETとバイポー
ラ型トランジスタとにより構成された場合（例え
ば、MOSFETにより必要な論理回路が構成さ
れ、次段を高速駆動できるように、バイポーラ型
トランジスタで構成されたドライバー回路が上記
論理回路の出力信号を受けるように設けられた場
合）、バイポーラ型トランジスタの動作電流を
MOSFETにより形成するようにするとともに、
このMOSFETを上述したのと同様に制御するこ
とにより、RAMの低消費電力化と高速化とを図
ることが可能となる。また、この場合、上述した
アドレス信号の変化検出回路と同様なアドレス信
号の変化検出回路と、上述したタイミング信号を
形成する回路と同様なタイミング信号形成回路と
を設けておいて、上述したのと同様にアドレスバ
ツフア、デコーダ、センスアンプ、書込み回路又
は読み出し回路の順に時系列的に必要なタイミン
グのときにのみ動作させるようにしてもよい。こ
のようにすれば、チツプ選択状態においても、低
消費電力化を図ることが可能となる。 なお、アドレス信号の変化を検出する回路の具
体的構成は、周知であるので、その詳細な説明は
省略するものである。 〔効果〕 (1) 比較的大きな動作電流を必要とするバイポー
ラ型トランジスタの動作電流を形成する回路と
してその動作期間中にのみオン状態となる
MOSFETを用いることによつて、その無駄な
電流消費が削減できるから、大幅な低消費電力
化を図ることができるという効果が得られる。 (2) CMOSスタテイツク型RAMにおけるセンス
アンプとして、バイポーラ型トランジスタによ
り構成された差動トランジスタを用いることに
よつてデータ線にはその電流増幅率の逆比例に
従つて微少電流しか流れない。言い換えると、
メモリセルのセルサイズを小さくしてその電流
駆動能力を小さくしても、センスアンプの動作
電流（を大きくできる。これにより、高速読み
出し動作を実現できるという効果が得られる。 (3) センスアンプを構成する差動トランジスタの
動作電流を形成する回路として読み出し動作の
ときのみオン状態になるMOSFETを用いるこ
とにより、無駄な電流消費を削減できるという
効果が得られる。これにより、CMOSスタテ
イツク型RAMの特長である低消費電力性を損
なうことがなく、バイポーラ型トランジスタ回
路を用いつつバツテリーバツクアツプ等の動作
も可能になる。 (4) メモリアレイＭ−ARYを複数個に分割する
とともに、センスアンプにアドレスデコーダ機
能を設けることによつて、いつそうの低消費電
力化と高速動作化とを実現することができると
いう効果が得られる。 (5) バイポーラ型RAMにおけるメモリアレイＭ
−ARYの読み出し／書込み電流及び書込回路、
読出回路等の周辺回路の電流源としてチツプ選
択状態のときのみオン状態となるMOSFETを
用いることによつて、チツプ非選択状態での無
駄な電流を大幅に削減できるという効果が得ら
れる。 (6) RAMにおける各回路ブロツクの動作電流を
形成する回路としてMOSFETを用いるととも
に、アドレス信号の変化検出信号に基づいてこ
れらの回路ブロツクを時系列的に必要なタイミ
ングで動作させることにより、チツプ選択状態
での無駄な電流消費をも削減できるという効果
が得られる。 以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、第１図の実施例回路のメモリセル
は、上記情報保持用抵抗に代え、ｐチヤンネル
MOSFETを用いるものであつてもよい。また、
上記CMOS回路に代え、ｎチヤンネルMOSFET
か又はｐチヤンネルMOSFETのMOSFET一方
により構成するものとしてもよい。また、その周
辺回路の具体的回路構成及びタイミング制御は、
種々の実施形態を採ることができるものである。 また、バイポーラ型トランジスタの動作電流を
形成するMOSFETは、ＰチヤンネルMOSFET
により構成するものの他、これらのMOSFETの
ゲートには、所定の定電圧をその動作タイミング
時に供給するものであつてもよい。 〔利用分野〕 以上の説明では本願発明者によつてなされた発
明をその背景となつた技術分野であるCMOSス
タテイツク型RAM及びバイポーラ型RAMに適
用した場合について説明したが、これに限定され
るものではなく、信号の増幅、伝達等を行うバイ
ポーラ型トランジスタと、その動作電流を形成す
る回路を含む半導体集積回路装置に広く利用でき
るものである。
で、例えば、CMOS（相補型MOS）又はバイポー
ラ型スタテイツク型RAM（ランダム、アクセ
ス・メモリ）に利用して有効な技術に関するもの
である。 〔背景技術〕 従来より、特開昭56−58193号公報によつて、
CMOSスタテイツク型RAMにおける動作の高速
化を図るため、読み出し／書込み回路及びデイジ
ツト線選択回路にバイポーラ型トランジスタを採
用したものが公知である。 このような半導体記憶装置にあつては、バイポ
ーラ型トランジスタに動作（バイアス）電流を常
時供給し続けるものであるため、その消費電流が
極めて大きく、バツテリーバツクアツプをその大
きな特長とするCMOSスタテイツク型RAMとし
ては、バツテリーバツクアツプが不能になるとい
う重大な欠陥を有するものとなる。また、この読
み出し回路は、カラムスイツチ回路としてバイポ
ーラ型トランジスタを用いるとともに、このカラ
ムスイツチ回路を通して選択されたメモリセルに
電流を供給して、その読み出し信号を得るもので
ある。しかし、上記読み出し電流の電流値は、メ
モリセルのMOSFETのコンダクタンス特性によ
り決定されるため大きくできない。なぜなら、上
記電流値を大きくするためには、その素子サイズ
を大きくしなければならないが、大記憶容量化の
ためにメモリセルの素子サイズは大きくできない
からである。したがつて、上記公知の半導体記憶
装置は、バイポーラ型トランジスタを用いたにも
かかわらず、あまり読み出し動作を速くできな
い。また、カラムスイツチ回路をバイポーラ型ト
ランジスタの構成するため、カラムアドレスデコ
ーダ回路の出力信号（選択／非選択）レベルの設
定が難しくなるという問題も有する。 〔発明の目的〕 この発明の目的は、無効電流の発生を防止しつ
つ、動作の高速化を達成した半導体集積回路装置
を提供することにある。 この発明の他の目的は、CMOS回路における
低消費電力性を損なうことなく、動作の高速化を
図つたCMOSスタテイツク型RAMを提供するこ
とにある。 この発明の更に他の目的は、大幅な低消費電力
化を達成したバイポーラ型RAMを提供すること
にある。 この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、バイポーラ型トランジスタの動作
期間にのみその動作電流を流す電流源としての
MOSFETを用いることにより、高速化と低消費
電力化とを達成した半導体集積回路装置を得るも
のである。 〔実施例 １〕 第１図には、この発明をCMOSスタテイツク
型RAMに適用した場合の一実施例の回路図が示
されている。特に制限されないが、同図のRAM
は、公知のバイポーラ（Bi）及びCMOS（相補型
MOS）集積回路（IC）技術によつて１個のシリ
コン単結晶のような半導体基板上に形成される。
端子Ax，Ay，Din，Dout，及びは、その
外部端子とされる。なお、同図において電源供給
端子は省略されている。特に制限されないが、こ
の実施例のCMOSスタテイツク型RAMは、約
64Kビツトの記憶容量を持つようされる。そし
て、後述するコモンデータ線における浮遊容量を
削減するため、メモリアレイが４個に分割されて
構成される。 メモリセルMCは、その１つの具体的回路が代
表として示されており、ゲートとドレインが互い
に交差結線（ラツチ形態）された記憶（駆動）
MOSFETQ１，Ｑ２と、上記MOSFETQ１，Ｑ
２のドレインと電源電圧VDDとの間には、特に制
限されないが、情報保持用のポリ（多結晶）シリ
コン層で形成された高抵抗Ｒ１，Ｒ２が設けられ
ている。そして、上記MOSFETQ１，Ｑ２の共
通接続点と相補データ線（又はデイジツト線）Ｄ
０，０との間に伝送ゲートMOSFETQ３，Ｑ
４が設けられている。他のメモリセルMCも相互
において同様な回路構成にされている。これらの
メモリセルMCは、マトリツクス状に配置され
て、代表として示されているメモリアレイＭ−
ARYOを構成する。すなわち、同じ行に配置さ
れたメモリセルの伝送ゲート型MOSFETQ３，
Ｑ４等のゲートは、それぞれ対応するワード線Ｗ
１及びＷ２に共通に接続され、同じ列に配置され
たメモリセルの入出力端子は、それぞれ対応する
一対の相補データ線Ｄ０，０及びＤ１，１に
接続される。 上記メモリセルMCにおいて、それを低消費電
力にさせるため、その抵抗Ｒ１は、MOSFETQ
１がオフ状態にされているときのMOSFETQ２
のゲート電圧をしきい値電圧以上に維持させるこ
とができる程度の高抵抗値にされる。同様に抵抗
Ｒ２も高抵抗値にされる。言い換えると、上記抵
抗Ｒ１は、MOSFETQ１のドレインリーク電流
によつてMOSFETQ２のゲート容量（図示しな
い）に蓄積されている情報電荷が放電させられて
しまうのを防ぐ程度の電流供給能力を持つように
される。 この実施例に従うと、メモリアレイがCMOS
−IC技術によつて製造されるにもかかわらず、
上記のようにメモリセルMCはｎチヤンネル
MOSFETとポリシリコン抵抗素子とから構成さ
れる。上記ポリシリコン抵抗素子に代えてｐチヤ
ンネルMOSFETを用いる場合に比べ、メモリセ
ル及びメモリアレイの大きさを小さくできる。す
なわち、ポリシリコン抵抗を用いた場合、駆動
MOSFETQ１又はＱ２のゲート電極と一体的に
形成できるとともに、それ自体のサイズを小型化
できる。そして、ｐチヤンネルMOSFETを用い
たときのように、駆動MOSFETQ１，Ｑ２から
比較的大きな距離を持つて離さなければならない
ことがないので無駄な空白部分が生じない。 同図において、ワード線Ｗ１は、Ｘアドレスデ
コーダＸ−DCRで形成された選択信号を受ける
駆動回路DV１によつて選択される。他のワード
線Ｗ２についても同様である。 上記ＸアドレスデコーダＸ−DCRは、相互に
おいて類似のノアゲート回路Ｇ１，Ｇ２等により
構成される。これらのノアゲート回路Ｇ１，Ｇ２
等の入力には、図示しない適当な回路装置から供
給される外部アドレス信号Axを受けるＸアドレ
スバツフアＸ−ADBで加工された内部相補アド
レス信号が所定の組合せにより印加される。 上記メモリアレイＭ−ARY０における一対の
データ線Ｄ０，０及びＤ１，１は、特に制限
されないが、それぞれデータ線選択のための伝送
ゲートMOSFETQ９，Ｑ１０及びＱ１１，Ｑ１
２から構成されたカラムスイツチ回路を介してコ
モンデータ線CD０，０に接続される。このコ
モンデータ線CD０，０には、読み出し回路Ｒ
の入力端子と、書込み回路Ｗの出力端子が接続さ
れる。図示しない他のメモリアレイＭ−ARY０
〜メモリアレイＭ−ARY３のコモンデータ線も
それぞれ上記読み出し回路Ｒの対応する入力端子
と、書込み回路Ｗの対応する出力端子に接続され
る。上記読み出し回路Ｒの出力端子は、データ出
力端子Doutに読み出し信号を送出し、書込み回
路Ｗの入力端子には、データ入力端子Dinから供
給される書込みデータ信号が印加される。 上記カラムスイツチ回路を構成する
MOSFETQ９，Ｑ１０及びＱ１１，Ｑ１２のゲ
ートには、それぞれＹアドレスデコーダＹ−
DCRから選択信号Ｙ１，Ｙ２が供給される。こ
のＹアドレスデコーダＹ−DCRは、相互におい
て類似のノアゲート回路Ｇ３、Ｇ４等により構成
される。これらのノアゲート回路Ｇ３，Ｇ４の入
力には、図示しない適当な回路装置から供給され
る外部アドレス信号Ayを受けるＹアドレスバツ
フアＹ−ADBで加工された内部相補アドレス信
号が所定の組合せにより印加される。 制御回路CONは、外部端子，からの制
御信号を受けて、内部制御タイミング信号を形成
する。 この実施例では、特に制限されないが、チツプ
非選択時にデータ線の負荷MOSFETQ５等とい
ずれか１つ選択状態とされたワード線に接続され
たメモリセルMCの伝送ゲートMOSFETQ３等及
びオン状態となつている記憶MOSFETQ１等を
通して直流電流が流れるのを防止するため、上記
ＸアドレスデコーダＸ−DCRを構成するノアゲ
ート回路Ｇ１，Ｇ２等の入力に上記制御回路
CONにより形成された非選択状態の内部チツプ
選択信号のハイレベルによつて、全ワード線を
非選択状態としている。 第２図には、上記読み出し回路の一実施例の回
路図が示されている。 この実施例では、上記メモリアレイＭ−ARY
０からの読み出し信号を増幅するセンスアンプ
SA０として、差動形態のバイポーラ型トランジ
スタＴ１，Ｔ２が用いられる。すなわち、上記コ
モンデータ線CD０，０に現れたメモリセルの
読み出し電圧は、上記差動トランジスタＴ１，Ｔ
２のベースに供給される。これらの差動トランジ
スタＴ１，Ｔ２の共通エミツタには、動作タイミ
ング信号φpa０を受けるＮチヤンネル
MOSFETQ１３が設けられる。他の代表として
示されているメモリアレイＭ−ARY３に対して
も同様な差動トランジスタＴ３，Ｔ４と、Ｎチヤ
ンネルMOSFETQ１４とで構成されたセンスア
ンプSA３が設けられる。そして、上記差動トラ
ンジスタＴ１，Ｔ２及びＴ３，Ｔ４等の対応する
コレクタは、それぞれ共通化されて後述するメイ
ンアンプMAの一対の入力端子に接続される。 各差動トランジスタの共通エミツタに設けられ
るMOSFETQ１３，Ｑ１４のゲートに供給され
る動作タイミング信号φpa０，φpa３は、チツプ
が選択状態にされ、読み出し動作状態にされたと
きにロウレベル（論理“０”）になる読み出し制
御信号WE＋と、上記メモリアレイＭ−ARY
０〜Ｍ−ARY３の選択動作に用いられる相補ア
ドレス信号ａxi，ａyiとを受けるノア（NOR）
ゲート回路Ｇ５，Ｇ６により形成される。これに
よつて、読み出し動作のために選択されたメモリ
アレイに対応した１つのセンスアンプSAの動作
電流を形成するMOSFETのみがオン状態とな
り、残り３個のセンスアンプSAのMOSFETはオ
フ状態になる。 上記共通化された各センスアンプSA０〜SA３
を構成する差動トランジスタＴ１，Ｔ２〜Ｔ３，
Ｔ４のそれぞれのコレクタは、メインアンプMA
の初段回路を構成するベース接地型の増幅トラン
ジスタＴ５，Ｔ６のエミツタにそれぞれ接続され
る。これらのトランジスタＴ５，Ｔ６のベースに
は、次のバイアス回路によつて形成されたバイア
ス電圧が供給されている。すなわち、電源電圧
VDDと回路の接地電位点との間に、上記電源電圧
VDDをレベルシフトする直列形態のダイオードＤ
１，Ｄ２とバイアス電流を流すＮチヤンネル
MOSFETQ１６とが直列形態に接続される。ま
た、上記ダイオードＤ１には、並列形態にＮチヤ
ンネルMOSFETQ２３が設けられ、この
MOSFETQ２３とゲートには、特に制限されな
いが、読み出し動作のときにロウレベルになる読
み出し制御信号WE＋が供給される。また、上
記トランジスタＴ５，Ｔ６のそれぞれのエミツタ
にはそのバイアス電流を形成するＮチヤンネル
MOSFETQ１５，Ｑ１７が設けられる。これら
のMOSFETQ１５，Ｑ１７のゲートには、上記
読み出し動作の時にハイレベルになる制御信号
WE・CSが供給されることによつて、読み出し動
作の時のみ上記MOSFETQ１５〜Ｑ１７がオン
状態となり、それぞれのバイアス電流を形成す
る。 また、上記トランジスタＴ５，Ｔ６のコレクタ
と電源電圧VDDとの間には、負荷手段としてそれ
ぞれ並列形態にされたＰチヤンネルMOSFETQ
２０，Ｑ２１とＮチヤンネルMOSFETQ２２，
Ｑ２４が設けられる。上記Ｐチヤンネル
MOSFETQ２０，Ｑ２１のゲートは、回路の接
地電位が定常的に供給されることによつて常時オ
ン状態となり、ＮチヤンネルMOSFETQ２２，
Ｑ２４のゲートには、上記読み出し制御信号WE
＋が供給される。 これらのトランジスタＴ５，Ｔ６のコレクタ出
力は、エミツタフオロワトランジスタＴ７，Ｔ８
を通してデータ出力バツフアDOBに伝えられる。
上記トランジスタＴ７，Ｔ８のエミツタには、そ
の動作電流を形成するＮチヤンネルMOSFETQ
１８，Ｑ１９がそれぞれ設けられ、上記読み出し
制御信号CSが供給される。 この実施例回路の動作の一例を第３図に示した
タイミング図に従つて説明する。 読み出し動作においては、ライトイネーブル信
号がハイレベルにされ、チツプ選択信号が
ロウレベルされる。これにより、読み出し制御信
号・CSがハイレベルに、その反転信号WE＋
CSがロウレベル（図示せず）になる。したがつ
て、例えば、このとき供給されたアドレス信号
axi，ayiがロウレベルならノアゲート回路Ｇ５が
開いてその出力信号φpa０がハイレベルになり
MOSFETQ１３がオン状態にする。これにより
差動トランジスタＴ１，Ｔ２に動作電流が流れる
ので、メモリアレイＭ−ARY０からの読み出し
信号を増幅してコレクタから送出する。 一方、メインアンプMAの制御信号・CSが
ハイレベルになるので、電流源を構成する
MOSFETQ１５〜Ｑ１９がオン状態になつて、
それぞれのトランジスタＴ５〜Ｔ８に動作電流を
形成するので、上記センスアンプSA０の出力信
号を増幅して図示しないデータ出力バツフア
DOBに供給するので、外部端子から読み出し出
力信号Dputが得られる。 なお、他のメモリアレイＭ−ARY１〜Ｍ−
ARY３のセンスアンプSA１〜SA３は、その動
作タイミング信号pa１〜φpa３がロウレベルにな
つて動作電流を形成するMOSFETQ１４等がオ
フ状態になるので、出力ハイインピーダンス状態
となる。これにより、メインアンプMAには、上
記選択されたメモリアレイＭ−ARY０の出力電
流のみが供給される。 また、書込み動作にあつては、同図に破線で示
すように上記ライトイネーブル信号がロウレ
ベルになるため、上記制御信号・CSがロウレ
ベルに、WE＋がハイレベルになる。これによ
り、センスアンプSA０〜SA３とメインアンプ
MAの増幅トランジスタの動作電流を形成する
MOSFETQ１３〜Ｑ１９が全てオフ状態になつ
て、これらの動作を禁止するものである。このと
き、メインアンプMAの初段回路のバイアス電圧
は、MOSFETQ２３のオン状態によつて約VDD−
Vf（VfはダイオードＤ２の順方向電圧）にしてい
る。また、負荷手段としてのＮチヤンネル
MOSFETQ２２及びＱ２４もオン状態としてエ
ミツタフオロワトランジスタＴ７，Ｔ８のベース
電位を共に高くして、その出力信号を受けるデー
タ出力バツフア回路DOBの入力段回路を構成す
るところのＰチヤンネルMOSFETが共にオフ状
態になるようにしている（図示せず）。 〔実施例 ２〕 第４図には、この発明をバイポーラ型RAMに
適用した場合の一実施例の回路図が示されてい
る。同図のRAMは、上記第１図の回路と同様な
半導体集積回路の製造技術によつて、１個のシリ
コンのような半導体基板上において形成される。
端子XA０ないしXAk，YA０ないしYA１，
Dout，Din，，，−Vee及びGNDは、その
外部端子とされる。なお、電源端子−Vee，
GNDは、同図には示されていない。また、同図
においては、第１図の実施例回路と異なり、トラ
ンジスタを示す回路記号をＱで表し、MOSFET
をＭで表している。 メモリアレイＭ−ARYを構成する複数のメモ
リセルのうち、１つのメモリセルについてのみ具
体的回路が同図に示されている。メモリセルとし
ては、特に制限されないが、そのベース、コレク
タ間が互いに交差結線された駆動npnトランジス
タＱ１２，Ｑ１３と、そのコレクタにそれぞれ設
けられた負荷pnpトランジスタＱ１４，Ｑ１５と
で構成されたフリツプフロツプが用いられてい
る。上記駆動npnトランジスタＱ１２，Ｑ１３
は、特に制限されないが、マルチエミツタ構造と
されている。そして、その一方のエミツタが共通
化され、他方のエミツタがメモリセルの入出力端
子とされ、代表として示されている一対の相補デ
ータ線Ｄ０，０にそれぞれ接続される。なお、
上記駆動npnトランジスタＱ１２，Ｑ１３は、ベ
ース及びコレクタがそれぞれ共通接続された２つ
のトランジスタにより、それぞれ構成するものと
してもよい。また、上記負荷トランジスタＱ１
４，Ｑ１５は、並列形態にされた負荷抵抗とクラ
ンプダイオードとに置き換えるものであつてもよ
い。上記負荷トランジスタＱ１４，Ｑ１５の共通
化されたエミツタは、代表として示されているワ
ード線Ｗ０に接続される。 上記代表として示されているメモリセルを中心
として、横の行には同様なｍ個のメモリセルが配
置され（同図では、ブラツクボツクスにて１個の
みが示されている）、上記ワード線Ｗ０に接続さ
れる。この横の行には、上記ワード線Ｗ０に対応
した保持電流線ST０が設けられており、メモリ
セルの駆動トランジスタＱ１２，Ｑ１３の上記共
通化された一方のエミツタが接続される。同様に
代表として示された他の行（ワード線Wn、保持
電流線STn）についても上記同様にメモリセルが
接続される。これらの保持電流線ST０，STnに
は、メモリセルへの保持電流を形成する定電流源
Ist（図示せず）がそれぞれ設けられている。 また、縦の列には、上記同様なｎ個のメモリセ
ルが配置され、相補データ線Ｄ０，０にその入
出力端子が共通に接続される。このように行、列
にｍ×ｎ個のメモリセルが配置され、メモリアレ
イＭ−ARYが構成される。 代表として示された上記ワード線Ｗ０，Wn
は、アドレスデコード信号Ｘ０，Xnを受けるワ
ード線駆動トランジスタＱ１６，Ｑ１７により、
選択／非選択が行われる。これらのアドレスデコ
ード信号Ｘ０，Xnは、ＸアドレスデコーダＸ−
DCRによつて形成される。 図示しない適当な回路装置から供給されるアド
レス信号は、外部端子XA０ないしXAkを介して
アドレスバツフアXAB０ないしXABkに入力さ
れる。これらのアドレスバツフアXAB０ないし
XABkは、入力アドレス信号に従つた非反転ア
ドレス信号、反転アドレス信号を加工形成して上
記ＸアドレスデコーダＸ−DCRに伝える。これ
によりＸアドレスデコーダＸ−DCRが１つのワ
ード線選択信号を形成するので、１つのワード線
選択が行われる。 この実施例においては、代表として示された相
補データ線Ｄ０，０は、カラムスイツチとして
のトランジスタＱ１８，Ｑ２０を介して、図示し
ない他の相補データ線に対しても共通に設けら
れ、内部チツプ選択信号csによつてオン状態とな
つて読み出し／書込み電流Irを形成するＮチヤン
ネルMOSFETM１，Ｍ３に接続される。上記カ
ラムスイツチとしてのトランジスタＱ１８，Ｑ２
０のベースには、ＹアドレスデコーダＹ−DCR
で形成されたアドレスデコード信号Ｙ０が印加さ
れる。すなわち、図示しない適当な回路装置から
供給されたアドレス信号は、外部端子YA０ない
しYA１を介してアドレスバツフアYAB０ない
しYAB１に入力される。これらのアドレスバツ
フアYAB０ないしYAB１は、入力アドレス信号
に従つた非反転アドレス信号、反転アドレス信号
を加工形成して上記ＹアドレスデコーダＹ−
DCRに伝える。これによりＹアドレスデコーダ
Ｙ−DCRが１つのデータ線選択信号を形成する。
これによつて、一対の相補データ線の選択が行わ
れる。この実施例では、特に制限されないが、非
選択時のデータ線に所定のバイアス電圧を与える
ために、次のバイアス回路が設けられる。すなわ
ち、そのコレクタに回路の接地電位が与えられた
トランジスタＱ２１がベース、コレクタ間に直列
形態とされたダイオードＤ３と抵抗Ｒ６が設けら
れる。そして、この直列ダイオードＤ３と抵抗Ｒ
６は、上記カラムスイツチトランジスタと同様な
トランジスタＱ１９を介して上記同様な電流Irを
形成するＮチヤンネルMOSFETM２に接続され
る。上記トランジスタＱ２１は、特に制限されな
いが、マルチエミツタ構造とされ、それぞれ相補
データ線Ｄ０，０に接続される。 一方、この相補データ線Ｄ０，０には、微小
定電流源が結合されている。すなわち、定電圧
Vb１をベースに受け、エミツタに抵抗が設けら
れたトランジスタＱ２３（Ｑ２４）により、常時
微小定電流の吸い込みを行つている。 これにより、非選択時のデータ線電位は、約ダ
イオードＤ３の順方向電圧とトランジスタＱ２１
のベース、エミツタ間電圧とを加えた電圧でバイ
アスされる。なお、相補データ線Ｄ０，０が選
択された時には、上記MOSFETM２のオン状態
により形成した電流IrがトランジスタＱ１９を通
して抵抗Ｒ６に流れるのでトランジスタＱ２１が
オフして、相補データ線Ｄ０，０は選択された
メモリセルの記憶情報に従つた電位にされる。 代表として示された行のメモリセルの書込み／
読み出しのために、相補データ線Ｄ０，０に
は、そのエミツタが結合された電流切り換えスイ
ツチトランジスタＱ７，Ｑ６が設けられる。これ
らのトランジスタＱ７，Ｑ６のコレクタ出力は、
メインアンプMAの入力に伝えられる。メインア
ンプMAは、その増幅動作を行うとともに、ECL
（Emitter Coupled Logic）で構成されたデータ
出力バツフアDOBの入力レベルに合致させた出
力信号を形成する。データ出力バツフアDOBは、
外部端子Doutから送出する読み出し出力信号を
形成する。上記メインアンプMAは、上記第１図
の実施例回路と類似の回路によつて構成される。 上記電流切り換えスイツチトランジスタＱ７，
Ｑ６のベースには、書込回路WAの出力電圧Ｖ
１，Ｖ２が印加される。この出力電圧Ｖ１，Ｖ２
を形成する書込回路WAは、差動トランジスタＱ
１〜Ｑ３と、その共通エミツタに設けられた定電
流源と、上記トランジスタＱ１，Ｑ２のコレクタ
にそれぞれ設けられた抵抗Ｒ１，Ｒ２と、この抵
抗Ｒ１，Ｒ２とトランジスタＱ３のコレクタとの
共通接続点と、接地電位との間に設けられた抵抗
Ｒ３とで構成される。上記トランジスタＱ１，Ｑ
２のベースには、後述するデータ入力バツフア
DIBからの書込みデータ信号din，inが印加さ
れ、トランジスタＱ３のベースには、後述する制
御回路CONTからの内部ライトイネーブル信号
weが供給される。 この実施例では、特に制限されないが、読み出
し動作のとき、上記書込回路WAの出力電圧Ｖ
１，Ｖ２に前記入力データ信号din，inのレベ
ル変化に従つてノイズが発生するのを防止するた
め、データ入力バツフアDIBは、次の回路構成と
される。すなわち、外部端子Dinから供給された
書込みデータ信号を受けるトランジスタＱ８と、
そのベースに入力信号を識別するための基準電圧
Vb２が印加されたトランジスタＱ９とが差動形
態にされる。この差動トランジスタＱ８，Ｑ９の
コレクタにそれぞれ抵抗Ｒ４，Ｒ５が設けられ
る。そして、この差動トランジスタＱ８，Ｑ９の
コレクタ出力は、エミツタフオロワトランジスタ
Ｑ２５，Ｑ２６のベースに印加され、これらのト
ランジスタＱ２５，Ｑ２６のエミツタから上記書
込回路WAに伝えられるデータ信号din，inが
出力される。読み出し動作のとき、外部端子Din
からの信号に従つて上記データ信号din，inが
変化しないようにするため、上記差動トランジス
タＱ８，Ｑ９の共通エミツタには、差動トランジ
スタＱ１０のコレクタが接続される。このトラン
ジスタＱ１０のベースには、上記内部ライトイネ
ーブル信号を識別するための基準電圧Vb３が
印加される。上記トランジスタＱ１０と差動形態
にされたトランジスタＱ１１のベースには、上記
内部ライトイネーブル信号が印加される。こ
のトランジスタＱ１１のコレクタは、ダイオード
Ｄ１，Ｄ２を通して上記差動トランジスタＱ８，
Ｑ９のコレクタに接続される。 この実施例では、チツプ非選択状態での無効電
流を削減するため、特に制限されないが、上記各
トランジスタＱ１〜Ｑ５及びトランジスタＱ８〜
Ｑ１１，Ｑ２５，Ｑ２６の動作電流１１〜１４
は、内部チツプ選択信号csによりオン状態になる
ＮチヤンネルMOSFETM４〜Ｍ９により形成さ
れる。 外部端子，から供給された制御信号を受
ける制御回路CONTは、上記データ出力バツフ
アDOBの動作制御信号、上記書込回路WA及び
データ入力バツフアDIBに供給される上記内部ラ
イトイネーブル信号及び上記内部チツプ選択
信号csを形成する。 このチツプを選択するために、制御信号が
ロウレベルにされると、この制御回路CONTは、
ハイレベルの内部チツプ選択信号csを形成する。
これに対して、このチツプを非選択状態にするた
めに、制御信号がハイレベルにされたときに
は、ロウレベルの内部チツプ選択信号csを制御回
路CONTが形成する。 読み出し動作は、端子がハイレベルとさ
れ、端子がロウレベルとされた時に行われる。
この時、データ入力バツフアDIBは、端子WEの
ハイレベルにより上記ライトイネーブル信号
がハイレベルになつているため、トランジスタＱ
１０がオフ状態となり、トランジスタＱ１１がオ
ン状態となつてダイオードＤ１，Ｄ２を通して抵
抗Ｒ４，Ｒ５に1/2づつの電流１４を流す。した
がつて、外部端子Dinからの信号に無関係にその
出力レベルを中間レベルに固定して、読み出し動
作状態で、外部端子Dinの変化によるノイズがそ
の読み出し基準電圧Ｖ１，Ｖ２（Vrefc）に現れ
るのを防止するものである。 この実施例では、上記メモリアレイＭ−ARY
の読み出し／書込み電流Ir、及び代表として示さ
れている書込回路WAの動作電流がMOSFETに
より形成されるようにするとともに、上記内部チ
ツプ選択信号csにより上記MOSFETが動作させ
られるようにしたことにより、チツプ非選択状態
での無駄な電流が流れるのを防止するものであ
る。他の周辺回路であるアドレスデコーダＸ−
DCR，Ｙ−DCRの動作電流を形成する電流源回
路も上記内部チツプ選択信号csを受けてオン状態
となる同様なMOSFETにより構成することによ
つて、その無効電流を削減するものである。な
お、チツプ非選択状態でアドレスデコーダＸ−
DCR，Ｙ−DCRの動作電流を形成するMOSFET
をオフ状態としたとき、その出力信号が非選択レ
ベルになるようにされるものである。 この実施例では、チツプ選択信号を用い、チツ
プ非選択状態とチツプ選択状態とで、トランジス
タの動作電流を形成するMOSFETをオフ／オン
状態に切り換えることにより、チツプ非選択状態
での無駄な電流消費を削減するものであるが、チ
ツプ選択状態においても、アドレス信号の変化検
出回路と、この検出回路により、アドレスバツフ
ア、アドレスデコーダ、メモリアレイＭ−ARY、
読み出し回路又は書込み回路の順に時系列的に動
作させるタイミング信号を形成する回路とを設け
て、それぞれの動作タイミング信号に従つて時系
列的に動作の必要なタイミングのみに各回路ブロ
ツクを動作状態にするものであつてもよい。この
場合には、チツプ選択状態においてもその電流消
費を削減することができる。 なお、上記実施例１及び２においては、バイポ
ーラトランジスタの動作電流を形成するとき、そ
のMOSFETは、飽和領域で動作させられてい
る。これにより、MOSFETは、バイポーラトラ
ンジスタに対して、ほゞ一定（定電流）の動作電
流を形成することができるものである。 また、実施例１において、高速動作化を図るた
めに、アドレスバツフアADB、アドレスデコー
ダDCRなどのそれぞれが、MOSFETとバイポー
ラ型トランジスタとにより構成された場合（例え
ば、MOSFETにより必要な論理回路が構成さ
れ、次段を高速駆動できるように、バイポーラ型
トランジスタで構成されたドライバー回路が上記
論理回路の出力信号を受けるように設けられた場
合）、バイポーラ型トランジスタの動作電流を
MOSFETにより形成するようにするとともに、
このMOSFETを上述したのと同様に制御するこ
とにより、RAMの低消費電力化と高速化とを図
ることが可能となる。また、この場合、上述した
アドレス信号の変化検出回路と同様なアドレス信
号の変化検出回路と、上述したタイミング信号を
形成する回路と同様なタイミング信号形成回路と
を設けておいて、上述したのと同様にアドレスバ
ツフア、デコーダ、センスアンプ、書込み回路又
は読み出し回路の順に時系列的に必要なタイミン
グのときにのみ動作させるようにしてもよい。こ
のようにすれば、チツプ選択状態においても、低
消費電力化を図ることが可能となる。 なお、アドレス信号の変化を検出する回路の具
体的構成は、周知であるので、その詳細な説明は
省略するものである。 〔効果〕 (1) 比較的大きな動作電流を必要とするバイポー
ラ型トランジスタの動作電流を形成する回路と
してその動作期間中にのみオン状態となる
MOSFETを用いることによつて、その無駄な
電流消費が削減できるから、大幅な低消費電力
化を図ることができるという効果が得られる。 (2) CMOSスタテイツク型RAMにおけるセンス
アンプとして、バイポーラ型トランジスタによ
り構成された差動トランジスタを用いることに
よつてデータ線にはその電流増幅率の逆比例に
従つて微少電流しか流れない。言い換えると、
メモリセルのセルサイズを小さくしてその電流
駆動能力を小さくしても、センスアンプの動作
電流（を大きくできる。これにより、高速読み
出し動作を実現できるという効果が得られる。 (3) センスアンプを構成する差動トランジスタの
動作電流を形成する回路として読み出し動作の
ときのみオン状態になるMOSFETを用いるこ
とにより、無駄な電流消費を削減できるという
効果が得られる。これにより、CMOSスタテ
イツク型RAMの特長である低消費電力性を損
なうことがなく、バイポーラ型トランジスタ回
路を用いつつバツテリーバツクアツプ等の動作
も可能になる。 (4) メモリアレイＭ−ARYを複数個に分割する
とともに、センスアンプにアドレスデコーダ機
能を設けることによつて、いつそうの低消費電
力化と高速動作化とを実現することができると
いう効果が得られる。 (5) バイポーラ型RAMにおけるメモリアレイＭ
−ARYの読み出し／書込み電流及び書込回路、
読出回路等の周辺回路の電流源としてチツプ選
択状態のときのみオン状態となるMOSFETを
用いることによつて、チツプ非選択状態での無
駄な電流を大幅に削減できるという効果が得ら
れる。 (6) RAMにおける各回路ブロツクの動作電流を
形成する回路としてMOSFETを用いるととも
に、アドレス信号の変化検出信号に基づいてこ
れらの回路ブロツクを時系列的に必要なタイミ
ングで動作させることにより、チツプ選択状態
での無駄な電流消費をも削減できるという効果
が得られる。 以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、第１図の実施例回路のメモリセル
は、上記情報保持用抵抗に代え、ｐチヤンネル
MOSFETを用いるものであつてもよい。また、
上記CMOS回路に代え、ｎチヤンネルMOSFET
か又はｐチヤンネルMOSFETのMOSFET一方
により構成するものとしてもよい。また、その周
辺回路の具体的回路構成及びタイミング制御は、
種々の実施形態を採ることができるものである。 また、バイポーラ型トランジスタの動作電流を
形成するMOSFETは、ＰチヤンネルMOSFET
により構成するものの他、これらのMOSFETの
ゲートには、所定の定電圧をその動作タイミング
時に供給するものであつてもよい。 〔利用分野〕 以上の説明では本願発明者によつてなされた発
明をその背景となつた技術分野であるCMOSス
タテイツク型RAM及びバイポーラ型RAMに適
用した場合について説明したが、これに限定され
るものではなく、信号の増幅、伝達等を行うバイ
ポーラ型トランジスタと、その動作電流を形成す
る回路を含む半導体集積回路装置に広く利用でき
るものである。
第１図は、この発明をCMOSスタテイツク型
RAMに適用した場合の一実施例を示す回路図、
第２図は、第１図に示した実施例における読み出
し回路の一実施例を示す回路図、第３図は、その
動作の一例を説明するためのタイミング図、第４
図は、この発明をバイーラ型RAMに適用した場
合の一実施例を示す回路図である。 Ｘ−ADB，XAB０〜XABk……Ｘアドレスバ
ツフア、Ｙ−ADB，YAB０〜YAB１……Ｙア
ドレスバツフア、Ｘ−DCR……Ｘアドレスデコ
ーダ、Ｙ−DCR……Ｙアドレスデコーダ、MC…
…メモリセル、Ｗ，WA……書込み回路、Ｒ……
読み出し回路、SA，SA０〜SA３……センスア
ンプ、MA……メインアンプ、DOB……データ
出力バツフア、DIB……データ入力バツフア、
CON，CONT……制御回路。
RAMに適用した場合の一実施例を示す回路図、
第２図は、第１図に示した実施例における読み出
し回路の一実施例を示す回路図、第３図は、その
動作の一例を説明するためのタイミング図、第４
図は、この発明をバイーラ型RAMに適用した場
合の一実施例を示す回路図である。 Ｘ−ADB，XAB０〜XABk……Ｘアドレスバ
ツフア、Ｙ−ADB，YAB０〜YAB１……Ｙア
ドレスバツフア、Ｘ−DCR……Ｘアドレスデコ
ーダ、Ｙ−DCR……Ｙアドレスデコーダ、MC…
…メモリセル、Ｗ，WA……書込み回路、Ｒ……
読み出し回路、SA，SA０〜SA３……センスア
ンプ、MA……メインアンプ、DOB……データ
出力バツフア、DIB……データ入力バツフア、
CON，CONT……制御回路。
Claims (1)
- 【特許請求の範囲】 １ CMOSスタテツク型RAMをなす複数のメモ
リアレイと、 それぞれ入力が対応されるメモリアレイに接続
されかつ出力が互いに共通接続されてなる複数の
センスアンプと、 上記複数のセンスアンプの動作を制御する制御
信号を形成する制御手段と、 を備え、 上記各センスアンプは、バイポーラ差動トラン
ジスタと、かかる差動トランジスタ共通エミツタ
に接続された電流源用MOSFETとを持ち、 上記制御手段は、上記複数のセンスアンプの内
の、チツプ選択信号とアドレス信号とライトイネ
ーブル信号とにより読み出し選択されるべきメモ
リアレイに対応されたセンスアンプの電流源用
MOSFETのみをオン状態とする制御信号を形成
するようにされてなる、 ことを特徴とする半導体集積回路装置。 ２ 上記差動トランジスタの共通接続されたコレ
クタ出力は、エミツタ入力のバイポーラ型トラン
ジスタからなる増幅素子と、かかるエミツタ入力
のバイポーラ型トランジスタのエミツタに接続さ
れその動作期間中のみにオン状態となつて電流源
負荷を構成するMOSFETとからなる増幅回路の
より増幅されるものであることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243807A JPS60136084A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
| GB08431943A GB2154086B (en) | 1983-12-26 | 1984-12-18 | Semiconductor integrated circuit device with power consumption reducing arrangement |
| KR1019840008079A KR930008575B1 (ko) | 1983-12-26 | 1984-12-18 | 저소비 전력 구성의 반도체 집적회로 장치 |
| DE19843447723 DE3447723A1 (de) | 1983-12-26 | 1984-12-21 | Integrierte halbleiterschaltung |
| US07/492,329 US5111432A (en) | 1983-12-26 | 1990-03-12 | Semiconductor integrated circuit device with power consumption reducing arrangement |
| HK402/90A HK40290A (en) | 1983-12-26 | 1990-05-24 | Semiconductor integrated circuit device with power consumption reducing arrangement |
| US07/832,334 US5265060A (en) | 1983-12-26 | 1992-02-07 | Semiconductor integrated circuit device with power consumption reducing arrangement |
| US08/124,582 US5373474A (en) | 1983-12-26 | 1993-09-22 | Semiconductor integrated circuit device with power consumption reducing arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243807A JPS60136084A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136084A JPS60136084A (ja) | 1985-07-19 |
| JPH0586000B2 true JPH0586000B2 (ja) | 1993-12-09 |
Family
ID=17109225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243807A Granted JPS60136084A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5111432A (ja) |
| JP (1) | JPS60136084A (ja) |
| KR (1) | KR930008575B1 (ja) |
| DE (1) | DE3447723A1 (ja) |
| GB (1) | GB2154086B (ja) |
| HK (1) | HK40290A (ja) |
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