JPS5956292A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関し、特に絶縁ゲート型
電界効果トランジスタ（以下、ＭＯ８ＦｆｆｌＴと称す
る）金主な回路荷成素子とした半導体記憶装置に関する
。

半導体記憶装置、例えばランダム・アクセス・メモリ（
ＲＡＭ）には、ダイナミック型とスタティック型とがあ
る。ダイナミック型ＲＡＭは、情報全記憶するためのメ
モリセル？ｃ　ｆｌ成する素子数が、スタティック型の
それに比べ少ないため、スタティック型ＲＡＭに比べ大
吉ｊη化しや丁い。しかしながら、ダイナミック型ＲＡ
Ｍは、スタティック型ＲＡＭに比べ、それを動作させる
ために、外部から供給するタイミング信号＋３のむが多
く、タイミング制御がむずかしいという欠点ヲ有してい
る。

そこで本願発明′：４は、太番場化が用油で、外部から
のタイミング制御がスタティック型ＲＡＭのように簡単
な擬似スタティック型ＲＡ　Ｍを考えた。

この発明の目的は、外部からのタイミング制御を簡素化
しつつ、高速動作、高巣栢化を図った新規な半導体記憶
装＆’ｔ−提供することにある。

この発明のｆｌｆ＋の目的は、以下の説明及び図面から
明らかになるであろう、 以１、この発明全害施列とともに詳細に説明する。

第１図にしま、この発明の一実ＭＩ例のブロック図が示
されている。

同図に」？いＣ５点綴で囲’Ｊ７’Ｌ７こ各回路ブロッ
クは、公知の半導体集積回路の製造技術によって、１個
の半導体ノル板上に形成芒Ｊ１、端子工１０゜Ａ、−、
〜ＡＪ、　（１８、ＷＪｉ：　、　ＡＯ〜Ａ１及びｖｃ
ｏ　’Ｖ、　、　ｉｔ、　・ｊ−）外８８　Ｗ：Ｍ子と
さｎ、端子ｖａａ　”ｓｓに図示（−ないＪ１ト１当な
外部電飾装置から給′屯が行なわｉする。

回路記−号Ｍ　−Ａ　ＲＹで示さｉｌているのは、メモ
リアレイであり、公知のＬ　Ｍ　ＯＳ型メモリセルがマ
トリックス状に配置さｔしでいる。丁なわち、１個のＭ
Ｏ８ＦＩＣＴと１個のキャパシタによって構成さｎたメ
モリセルがマトリクス状に配置さｎでいる。この実施列
では、１時に制限されないか、メモリセルは、１対の平
行に配置さｎた相補データｉＤ、Ｄのいず７″Ｉか一方
に、その入出力ノードが結合さｆｌ、　　２５！：恵方
式で配置される。

回路記号Ｐｏｔで示されているのは、データ線プリチャ
ージ回路であり、ブリチャージノくルスφ、。Ｉｔ受け
て、相補データ線り、Ｄ開音短絡するＭＯ８ＦＩ！！Ｔ
によシ構成される。

回路記号ＳＡで示されているのｔよ、センスアンプであ
り、電源電圧Ｖ。。側と回路の接地’６ｉ、位ＶＢｅ側
とにそｎぞｎパワースイッチ用ＭＯ８ＦＥＴが設けられ
た０ＭＯ８（相補型−金柄絶縁物牛４体）ランチ回路で
構成さｎｌその一四の入出力ノードは、上記相補データ
ＩＮｉ！ｉ！Ｄ、Ｄに結合されている。

′電源電圧Ｖ。ｏｌｌｌｌ及び回路の接地電位ｖａｓ側
に七れぞ′ｒＬ設けられた上記パワースイッチ用ＭＯ８
ＦＥＴは、タイミング信号φ　１．φｐａｗ及びａ φ　　、φ　　によって、そのオン／オフが１しす御ｐ
ａｔ　　　　　ｐａ２ 嘔ｎる。

回路記号Ｃ−５Ｗで示−，４ｔｌているのは、カラムス
イッチであり、後述するカラムアドレスデコーダ０−Ｄ
ＯＲから供給されるカラム選択（ｆｌ号に従って、選択
された相補データ線のみ全共通相補データ線に結合させ
る。

回路記号Ｘ−ＡＤＢで示されているのは、Ｘアドレスバ
ッファであり、端子ＡｏないしＡ１からの外部アドレス
信号を受けて、内部相補アドレス回路記号Ｙ−ＡＤＢで
示されているのは、Ｙアドレスバッファであり、端子Ａ
ｉ＋１ないしＡ、からの外部アドレス信号を受けて、内
部相補アドレする。

回路記号Ｒ−Ｊ）　ａ　Ｒで示さ才しているのは、ロウ
アドレスデコーダでめり、上記相補アドレス毎号Ｙのワ
ード線選択１ば号を形成する。このワード線選択イキ号
ンよ、タイミングパルスφ工に同期して、Ｍ−ＡＲＹに
伝えられる。

回路１己号Ｕ−ＤＯＲで示されているのは、刀汐ムアド
レスデコーダでめ９、上記相補アドレス（ｉｆ号ａ１＋
１．ａ１＋１ないしａＪ−ａ、７　　ｋ受けて、Ｍ−Ａ
ＲＹのデータ線選択（ｇ号を形成する。

このデータ線選択信号は、タイミングパルスチアに同期
して、カラムスイッチａ−ＳＷに伝えられる。

回路記号ＰＣ，で示さｎているのは、共通データ線のプ
リチャージ回路でｈＤ、プリチャージパルスφ。。、奮
受けて共通相補データ想を短絡するＭＯＳ　Ｆ　ＦｉＴ
によ多構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプ日Ａと同様な回路が用いられる。丁
なわち、メインアンプＭＡは、電源′電圧Ｖ。。側と、
回路の接地電位側とにそれぞれパワースイッチ用ＭＯＥ
ＩＦＩＩ！Ｔが設けられたＣＭＯＳラッチ回路によって
構成されており、その１対の人出力ノードが、それぞＬ
上Ｎ＋２　Ｌ対の共通相補データ線に結合さｎている。

そして、上記そｎぞハのパワースイッチ用ＭＯ８Ｆｆｆ
ｉＴは、タイミング信号φｍａｉ’φｍａ２及びφ＋ｎ
ａｉ’φｍａ２によって、そのオン／オフが制御される
。

回路記号ＤＯＢで示さｎているのは、データ出力バッフ
ァであり、タイミング信号φＲＷによりＭＡからの読出
しデータを外部端＋１１０に送出する。なお、曹込時に
は、タイミング信号φ□にニジ、このデータ出力バッフ
ァＤＯＢは不動作状態にさ第１る。ｌた、タイミング信
号φＨ□は、ＤＯＩ３の出力全読出時にハイインピーダ
ンスにするためのものであり、主としてリフレッシュ動
作ケ行なうために用いられる。丁なわち、將、み出し動
作の状態にして、アドレス伯号奮変化させることにより
、リフレッシュ動作？行なうことができる。しかも、こ
のときタイミング信号φ８．によってデータ出力バッフ
ァＤＯＢの出力がハイインピーダンスになるようにして
おけば、複敬の半導体記憶装置の出力間でワイキードＯ
Ｒ論哩を簡単に形成することができる。

回路記号りよりで示されているのは、データ入カバソフ
ァであり、タイミング信号φＲＷにより端子工１０から
の１込デ一タ葡共通データ線に伝える。なお、抗出し時
には、この′タイミンク信号φＦ１ｗにより、Ｄよりは
不動作状態にされる。

この実施例では、上記各椋タイミングイ３号を次の各回
路ブロックにより形成する。

回路記号１ｒｉＧＴｘで示されているのは、特に制限さ
ｎないが、内部アドレス信号ａ。ないしａｌ（又はａ６
ないしａ、）’に受けて、アドレス信号の立ち上り又は
立ち下りのエツジを検出するエツジトリガ回路である。

回路記号ｆｆ、　（）　Ｔ　Ｙ　で示されているのは、
特に制限さｎないが、内部アドレスイば号ａ１−１ない
しａｙ（又はａ１＋１ないしａ、）’に受けて、アドレ
ス１Ｈ号の立ち上シ又は立ち下シのエツジを検出するエ
ツジトリガ回路である。

こｎらのエツジトリガ回路ｆｌｌＧｌ°、、ＥＧＴＹは
、特に制限てれないが、後述するように、内部アドレス
信号ａＱないしａｉ　”ｉ＋１ないしａＪと１七の遅延
１８号と全それぞれ受ける排曲的削埋和回路と、その出
力金堂ける論理和回路とにより構成さｎ１上記内部アド
レスイｇ号ａ６ないしａｌ・ａ１＋１ないしａ、のいず
れかが変化したとさ、その変化のタイミングに同期した
エツジ検出パルスφｎｘ’φ８Ｙをそれぞれ形成する。

回路目己号Ｔ　Ｇで示されているのは、タイミング発生
回路で４５９、上記代表として水爆れた主要なタイミン
グ信号等全形成する。このタイミング発生回路Ｔ（）は
、上記エツジ検出パルスφＥＫ’φＦ、Ｙの他、外部端
子からのライトイネ−フル信号ＷＥ。

チップ選択信号Ｏ８金堂けで、上記一連のタイミングパ
ルスｆ：Ｉｉ６成する。

第２図には、上記第１図における主要な回路の具体的−
′５Ｌ４／ＩＩＩＩ圀の回路図か示さ１ている。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
刀くさＩｔており、一対の平竹に配置された相補データ
ｉＪＤ、Ｄに、スイッチＭＯ８１＋’ｆ！ＴＱｌｌｌｌ
ないしＱ１９　　とＭＯ８容駐８で（１４成され７１に
数のメモリセルのそれぞｎの人出力ノードが、同図に示
すように所定の規則性ｔもって配分さｒｔて結合されて
いる。

クリチャージ回路ｐｏｔは、代表としで示されたＭＯ８
Ｆ’ＫＴＱ、４のように、相補データ線り。

０間に設けらｔ７たスイッチＭＯ８ＦＢＴＱ、Ｉｃより
（、°１成される。

センスアンプＳＡは、代表として水爆れたｐチャンネル
ＭＯＢＦＨＴＱ７　　、Ｑｏ　と、ｎチャンネルＭＯＳ
ＩＭ！；ＴＱ、、、　Ｑ８とからなる０ＭＯ８（相補型
ＭＯ８）ラッチ回路で構成さ１、その一対の入出力ノー
ドが上記相補データ勝り、Ｄに結合されている。’Ｊ　
７ｔ　、上記ラッチ回路には、特に制限されないが、並
列形態のｐチャンネルＭＯ８Ｆ［ＴＱ＋２　、Ｑｔｓ　
　葡通して電諒電圧Ｖ。。が供給さｎ、並列形態のｎチ
ャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　（６ｒＱｚ　ｋ通
して回路の接地電圧ｖ８□が供給される。

こ〕ｔらのパワースイッチ１４Ｍ０８ＦＥＴＱ直０゜Ｑ
＋＋及びＭＯ日ＦＫＴＱ、ｔｚ　、Ｑ＋ｓｉよ、１山の
１司４求な行に設けられたセンスアンプＳＡに対しても
共辿に用いられる。

上目己ＭＯ８ＦＥＴＱ、◎、　Ｑ、ｔｘ　のゲートにｔ
ま、センスアンプＢＡ’ｆ活性化させるタイミング毎号
φ　１．φ、ａｌが印加され、ＭＯＬＩＦＫＴＱ、口。

ａ Ｑｔｓのゲートには、上記タイミング１６号φ、ａ１゜
φ　１より迎ノまた、タイミング信号φ、８２゜ａ ７２が印加される。上記タイミング信号φ、ａｔａ と１書］は、互いに相補的なタイミング（ＱＪ号であり
、ｌｔ上上記タイミング４芳 ａ いに相補的なタイミング１６号である。丁なわち、例え
ば、上記タイミング（Ｎ号φｐａ＋は、上記タイミング
信号φｉ）　ａ　ｌに対し位相反転さｔ’ｔＴｃタイミ
ング信号である。

このように、センスアンプＳＡ葡２段階に分けて活性化
させるようにしたことにより、センスアンプＳＡによる
相補データ線のハイレベル側の電位の大きな低下（落ち
込み）を防止することができるとともに、データの高速
読み出し１行なうことができる。

丁なわち、メモリセルからの微少読み出し電圧葡センス
アンプ日Ａで増幅する」局舎−３１ず、比較的小さなコ
ンダクタンスのＭＯ　Ｓ　ＦＥＴ　Ｑ＋ｏ　。

ＱｌｔｋタイミングｊＦ４＋ｊφ　１，φ　　　によジ
オｐａ　　　　　　ｐａ＋ ン状態にする。このようにすることによシ、センスアン
プＢＡは、相補データ０間の電位差？］ｌ−増ＩＮＡし
始める。この増幅動作の始めの時期においては、相補デ
ータ線間の電位差が小４いため、ノ・イレベル側のデー
タ線の電流が、過渡的に、そのデータ線に結合されたＭ
ＯＳＦＥＴ及びパワースイッチ用ＭＯ８ＦＥＴ’ｚ弁し
で流ｎ，てしまうため、ハイレベル側の電位が落ち込ん
でし萱う。しかしながンスとして）くことにより、この
ときに流れるノ蔦イレペル側のデータ線の電ＤＩＥ．　
’ｔｒ：小さな値に制限子ルコトができ、ハイレベル１
１１１の′１位の落ち込み盆訪止することができる。こ
のようにして、相補データ線間の電位差が、おる程度大
きくなった時点で、比較的大きなコンダクタンスのスイ
ッチ用ＭＯ　５ＦＥＴＱ目．Ｑｔｓ　ｋタイミング信号
φｐ　ａ　ｇ　＋φ，１によりオン状態にして、センス
アンプＳＡの増幅動作？速くする。丁なわち、このよう
に２段階に分けて、センスアンプ５ＡｖＪ［幅動作ｒ行
わせることによって、相補データ線の）・イレベル側の
落ち込みケ防止しつつ、高速読み出しｒ行わせ不ことが
できる。

ロウデコーダＲ−ＤＯＲは、そのｌ　ｌｉ，１回路分（
ワード線４本分）が代表として示さｒｔておシ、汐すえ
は内部アドレス信号８．２ないしａ６乞受ｔｆるｎチャ
ンネルＭＯ８ＦＦｆＴＱｓａないしＱｓａ及びｐチャン
ネルＭＯ８ＦＦｉＴＱ，ａｙないしＱ４１　で構成さｊ
た０ＭＯ８回路にょるＮＡＲＤ回路により上記４本分の
り一ドｎ１１選択信号が形成される。

このＮＡＮＤ回路の出力は、ＣＭＯＳインバータエＶｌ
で反転され、カットＭＯ８ＦＦｉＴＱ，＊ｓないしＱ　
ｓ　ｒ　ｋ　１１ｆｌ　［／て、ＭＯ８ＦｆｔｊＴＱ，
意４ないしＱｚｙのゲートに伝えられる。

また、アト１／ス信号ａＱ，ＩＬＩで形成されたデコー
ド侶−号と、タイミングパルスφＸとの組合ぜで形ＪＪ
１４さｉｔ．　ｒｔ．　を通りのワード緑選択タイミン
ク化号φｘ００ないしφｘｔｔが上ＮＵ２　Ｍ　Ｏ　Ｓ
　Ｆ’　Ｗ　Ｔ　Ｑ　２　４な員しくＪｖｔｋブｒして
各ワード線に伝えらｎる。

また、名ソード線と接地′電位との間には、ＭＯ８Ｂ′
Ｉ！ＩＴｑ彦ｏなＬ／’　シＱ　ｍ　ｓ　が設けら７１
．、七のゲートに上記ＮＡＮＤ回路の出力が印加される
ことによって、非選択時のワード線ケ接地電位に固定さ
せルモのである。丁なわち、Ｄ「望のワードａｌ’にメ
モリセルの選択レベルにすることきに、不所望のワード
線が選択レベルにならないように、ＮＡＮＤｌｌｊｌ　
Ｉ［Ｉｔ５の出力に、ｉ：　ツー［ｉｔｔ制御す＃’Ｌ
ルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　カ”）−ド線と回路の接地電
位点との間に設けら１゜ている。

上記ワード線にハ、リセット用のＭＯ８ＦＫＴＱｏない
しＱ６が設けられており、リセットパルスφｐｗ　ｋ受
けてこ１１らのＭＯ８ＦＥＴＱｏ〜ＱＩＩがオンするこ
とによって、前の動作サイクル、例えばＭｃみ出しサイ
クルにおいて、選択−ｃ：　ｆｌ　’ＩＣワード線が、
次の動作サイクルのために接地レベルにリセットさｔす
る。

カラムスイッチ０−８Ｗは、式次として示されているＭ
Ｏ８ＦｇＴＱ、＋２−Ｑ４ｓ　のように、相補データ線
り、Ｄと共通相補データ線ＯＤ、ＣＤ全選択的に結合さ
せる。

ｃｎらのＭＯ８ＦＩ！ｉＴＱ＊ｉ　、Ｑ４！ｌ　のゲー
トには、カラムデコーダ０−ＤＯＲからの込択伯号か供
給さＪする。上記共通相補データ線ＣＤ　、ＣＤ間には
、プリチャージ回路ＰＯ２ｆ構成するプリチャージＭＯ
８ＬＭｆｉＴＱ４４が設けらｎている。

この共通相補データ線（：！Ｄ、ＣＤには、上記センス
アンプＳＡと同様な回路＋１４成のメインアンプＭＡの
一対の入出力ノードが結合されている。

また、上記共通データ線ＣＤ、ＣＤには、データ人力バ
ッファＤよりの相補出力ノードが結合さｎている。

ＥＧＴｘ（ＥＣ）ＴＹ）は、内部アドレス１５号ａすな
いしａｉ（ａｉ＋ｉないしａ　Ｊ）と、ｉ？：　ｌｙ＃
回路ＤｏないしＤ１全通して形成’３１１．た内部アビ
レフ４５号のりＹ延信号と奮受ける排１１０的論叩和回
路Ｂ　Ｘ　ＯないしｆｆＸ１と、こｎらのＥＸｏないし
ＥＸ工かりの出力信号ヶ受けるＯＲ回ｂり６とにより’
ｉＭ　ＪＪｙ、される。

次に、この実施ρＵ回路のｄＩＤ作盆第３図のタイミン
グ図に従って説明する。

なお、同図においては、図面１児や丁くするために、タ
イミング信号φ　　、φ　２及びφｍａ＋　’ｐａｔ　
　　　　ｐａ φＩ１１□は省略されている。

いずれかのアドレス４Ｍ号ａｎが、列えば図ボのように
ハイレベルからロウレベルに立ち下ると、その遅り１〔
信号ａｎ′が遅ｊて立ち下るため、この間だけ・・イレ
ペル（“ＩＮ）となるエツジ検出パルスφＪｌ、工（φ
ＦｉＹ）が形成される。

ＴＧは、このパルスφ。（φ。）盆受けて、リセットパ
ルスφ□８？形成する。このリセットパルスφＲ８によ
り、前の動作サイクル、１９ｕえは読み出し動作での各
回路の動作状態がリセットされる。

例えば、リセットパルスφ□。にもとすいて形成された
ワード線リセットパルスφＰＷ　（図示せず）により、
ワード線がリセット−、ｔ　ｚｌ、るとともに、ワード
線選択タイミング信号φ工、センスアンプＳＡのタイミ
ング信号φ　　、φ　　、データ線速ｐａｌ　　　ｐａ
！ 択タイミング信号φア及びメインアンプＭＡのタイミン
グ信号φｍａｉ　’φｎ１゜等がｒべてリセット状態に
される。例えば、これらのタイミング信号φ工、φｐ　
ａ　ｌ＋φ、＋２．φア、φＩｌｌ　ａ　Ｉ及びφＩｎ
ａ２はロウレベルにされる。

上記タイミング信号φｐ　ａ　ｉ　ｌφｐａ２及びφｍ
ａｌ　’φｍａ２がロウレベルとさｊるため、これらの
１ｇ号と相補的な関係圧ある上記タイミング信号φｐａ
ｌ’ルとなる。このため、上記センスアンプＳＡ及びメ
インアンプＭＡは、そｔＬぞｎ不活性状態にさｊ、相補
データ線り、Ｄ及び共通相イ１ｇデータ１７ＣＤ。

ＣＤは、フローティング状態にされる。

ところで、相補データｉＤ、Ｄ及び共通相補データ線Ｃ
Ｄ　、ＯＤには、それぞれ薔生谷ｆｆｉが結合されでい
る。これらの各！ｔチ生答ｉｔは、前の動作サイクルに
おいて、そｎ、ぞれ対応したデータ線の′電位に↓６じ
た寛４１７ｒが充電されている。例えば、相補データ線
ＤＫ結合された寄生容ｉＪ、と、相補テータ線ＤＩＣ結
合込れたを生容量についてみると、′ＮＵの動作サイク
ルにおいて、相補データ線りが、しＵえばハイレベル（
ｖｏｏ）で相補データ＋ｔＭ　Ｄがロウレベル（Ｏｖ）
でめった場合、上ロピデータ翻りのＱ）ｉ住谷足には、
ハイレベル（Ｖｏ。）に応じた直向が蓄積”Ｇ　ｔ＋１
、上記データ線りの″都生容絹にＱま、ロウレベル（Ｕ
Ｖ）に応じた電荷が畜４ｉＪさ７’ｌることになる。こ
のことは共通相補データ＋ｖｌ！ｌ１ＣＤ　、　ＣＤの
それぞれのを生容叶についても同じである。

このように前の動作サイクルにおいて決１つた電荷が蓄
積された寄生容量會有する相補データ線Ｄ・Ｄ及び共通
相補データ４７０１）、ＣＤが、上述のようにフローテ
ィング状態にされることによって、相補データｉＤ、Ｄ
及び４いＩＩＪ相補データ線Ｃ！Ｄ、ＣＤに結合された
それぞノ１、の寄生容量は、そｉｌぞれ前の動作サイク
ルにおいて決１つた電荷ｔＣ１，持テることになる。従
って、相補データ線り。

Ｄ及び共通相補データＩｆｉｌｏ　Ｄ　、　０１）（１
）−ｔｎぞｎｃｖ′屯位も電位の動作サイクルでの七ｔ
１ぞれのｔ位業保持することになる。例えは、土ｆｉｔ
′、列のように、前の動作サイクルにおいて、相補デー
タ線りの寄生容量及び相補データ＠Ｄの寄生容量にそｎ
ぞれｐＪ［定のｔ荷が蓄積さｔ″した場合、上述のよう
にして）ａ−テインク状態にちれた相補データ線りの有
するか生容ｎ：は、ハイレベル（Ｖ、。）に応じた電荷
？保持し、同じくフローティンク状幅にされた相補デー
タｔＮＤの有する寄生容量ｔよ、ロウレベル（ＯＶ）に
応じた電荷全保持する。このため、フローティング状態
にされた上記相補データ線りの電位はハイレベル（Ｖｏ
。）を・作付し、上記相補データ線Ｉ）の電位はロウレ
ベル（、ｏ　ｖ　）　葡１持することになる。このこと
は、共通相補データ線ＣＤ。

ＯＤにおいても同じである。

丁なわ゛ら、Ｊ二Ｆ！己センスアンプＦ＋Ａ及びメイン
アンプＭＡの不活性化にニジ、相補データ１９１）、Ｄ
。

共通相補データ森ＯＤ、ＣＤは、フローティング状態テ
ハイレベル（Ｖｏ。）、ロウレベル（ＯＶ）を保持する
ものとなる。

上記ワード線のリセットが終了したタイミングに合せて
、プリチャージパルスφ、。３．φ、。、が発生する。

こｎに１リプリチヤ一ジＭＯＳ　Ｆ　ＥＴ　Ｑ、目。

Ｑ、４４がオンするため、上目己両者が短Ａｌ１Ｊされ
て、相補データ線り、Ｄ及び共通相補データ線ＣＤ。

ＣＤは、゛電荷分散によって、約ｖ０゜／２の中間レベ
ルにプリチャージがな−ｄｆｌる。

この間に、リセットパルスφ□８かロウレベルＩｃ立ち
下り、リセット状態はリセット終了後に解除δする。

上記プリチャージ信号φ、。、による相補データがる。

これに工す、アドレス信号ＡｏないしＡ１によって決す
る１つのワード線にローデコーダＲ−ＤＯＲからハイレ
ベルが印加烙れる。丁なわち、アドレス信号Ａ。ないし
ＡＬＫ工って決するＬつのワード線が選択され、メモリ
セルの選（くレベルにさｎる。つ１す、このワード線の
電位が、メモリセル會構成するスイッチＭＯ８ＦＫＴｉ
オン状態にするようなレベルにされる。

こｎにニジ、選択され几メモリセルに結合さｎた一方の
データ線、しＵえばデータ線りの奇生各社と、メモリセ
ルの記憶容置とのｔＭＪで電荷分散が行なわｎ１データ
ｉＤのレベルが、メモリセルの記憶容量に蓄えられた電
荷、ざい換えればメモリセルに記憶さｎているデータに
応じて変化する。この場合、他方のデータＮＡＤに結合
δれたメモリセルは選択されないので、このデータｆ！
ＤｔＩよ、上記プリチャージレベルＶ。ｏ／２ｗ１Ｍ持
して込る。このため、上記データ線りとＤとの間には微
小′亀圧差が生じる。丁なわち、上記メモリセルの記憶
容量に例えばＶ。０に応じ＊１ｉＬ荷が蓄えら）１．て
いた場合、上記データＮＪＤの電位は、上記データ＋ｆ
ＭＤの電位（ｖｏ０／２）よりも尚〈なり、上記データ
線りとＤとの間には、倣少な電圧差か生じる。こ１に対
して、上記メモリセルの記憶容量Ｖｃ例えばＯＶに応じ
たｔ荷が蓄えられていた場合、言い換えれば、上目己記
憶容量忙電荷が蓄ｕｔ賂ｆ１．てｂない場合、上記デー
タｔＩｌＤの電位は、上目Ｃデータ線りの電位（Ｖｏｏ
／２　）よりも低くなり、データＭｌ？ＤとＤとの間に
は、微少な電圧差が生じる。

このデータ＆１ＤとＤとの間の微少な電圧差は、センス
アンプによシ増幅される。丁なわち、次にタイイング伯
号φｐａｔがノ・イレペル（タイミング４ｍ号φ、１４
はロウレベル）にされることにより、センスアンプＳＡ
が活性化呑れ、上記相補データ線りとＤとの間のｔ位差
を大きくする増幅動作が開始さｎる。次いで、タイミン
グ１１１号φｐａｌがノ・イレベル（タイミング信号φ
、ｅＬ、＆、Ｌロウレベル）に式ｎる。これによりセン
スアンプＳＡの増幅度が大きくなって、上記相補データ
線りとＤとの間の電位差がいっそう大きくさｉＬる。

次に、データ線選択タイミング信号φ工がノ・イレベル
にされるとともに、プリチャージ４１号φ、。。

がロウレベルにさｔ”する。

プリチャージ４ＦＩ号φ、。２がロウレベルに嘔れるこ
とにより、Ｍ　ＯＳ　Ｆ　Ｊ’ｉ　Ｔ　Ｑ４４がオフ状
態となシ、共通相補データ線ＣＤ、ＯＤのプリチャージ
が終了する。

ｌた、データ線選択タイミング（ｔＪ号φ工か）・イレ
ベルにされることにより、アドレス信号Ａ、＋。

ないしＡ１によって決筐る１対の相補データ線り。

Ｄ７共通データ線ＣＤ、ＯＤＫ結合するためのカラム選
択信号か、カラムデコーダＵ−ＤＯＲからカラムスイッ
チ口ｓＷに供給さｙする。このため、カラム選択信号に
よって選択されたｔＸの相補データＷＭＤ、Ｄか、カラ
ムスイッチａｓｗ’＜介して共通相補データｈｉＪＯＤ
　、　ＯＤＫ結合さノする。

このように、相補データＩ＆ｌＤ　、　Ｄか共通相補デ
ータ線ＯＤ、ＣＤに結合さｆｌ、る頃、プリチャージ信
号φ、。、によって共通相補データ線ＣＤ　、　ＣＤへ
のプリチャージが終了する工うにしておけば、共通デー
タ線とデータ蘇とが結合される前にノイズ等が共通デー
タ線に加わっても共通データＣＤ。

ＯＤの電位を互いに等しくすることかできる。このため
、選択され友データ腺り、Ｄ間の電位皮が正確に共通デ
ータＩｖｌＩＣＤ、ＯＤＫ伝わるようになるため、この
半導体記１５ロ、装誼會二ノイズに強くすることができ
る。

上述したように、共通相補データ線ＯＤ、ＣＤも、」二
ｄ己４１１　？ｉミロデータり、Ｄと１司（）文に、プ
リチャージＭＯｆＪ１＋’１３Ｔ（Ｊ、４４によってＶ
。ｇ　／　２　　にプリチャージ？！７’Ｌ−（いる。

この７ζめ、共通データ線ＯＤの電位船よ、この共通デ
ータ線ＣＤの−７ｆ住容正に蓄えらｒしていた電荷（Ｖ
ｏｏ７２に対応した′電荷）と、選択されてこの共通デ
ーター〇ＤＩＣ結合されたデータ線Ｄ（１）奇生容量に
脅えらｎている電荷と０１に荷分散によって決する。同
様に、共通データ線ＣＤの′電位は、共通データ線ＯＪ
）の′ａ生生茶に蓄えらｎていｔ電荷（ｖｏｏ／２に対
応した電荷）と、選択さｊて上記共通データｉ！１ＩＣ
Ｄに結合さｊたデータ線りの寄生容量に蓄えられている
電荷との電荷分散によって決する。

レリえば、データ線ＤＫ昂合さｎたメモリセルでおって
、七の記憶容量にＶ。０に応じた電荷が蓄槓芒れたメモ
リセル（その記憶谷−７ｖに応じた電荷が蓄積さ才また
メモリセル）が選択で２１．た場合、そのメモリセルの
記憶６閂の１１荷と、データ線りのを生茶ｉｔの電油Ｉ
との電荷分散によって決するデータ線りの電位は、一方
のデータ線りの電荷よりも高く（低く）なり、このデー
タ＄）ＩＤ、Ｄ間の電位差がセンスアンプＥＩ　Ａによ
って増幅さする。このため、データ線りの１ζ位はハイ
レベル（ロウレベル）へ変化し、データｉＪ　Ｄの電位
はロウレベル（ハイレベル）へ変化する。従って、上記
データ線りのを主容量の電荷は、ハイレベル（ロウレベ
ル）に応じた値へ変化し、上Ｈ１」データｌｕＤの奇生
容量の電荷は、ロウレベル（ハイレベル）に応シた値へ
変化Ｔることになる。Ｃのため、上述したようにして、
この相補データｉｄＤ、Ｄが共通相補データＩＩＪ！Ｏ
Ｄ、ＣＤに結合さｔまた場合、データ線りのを主容量の
電荷と共通データ線ＣＤの寄生容量の電荷との電荷分散
によって決互る共通データｆＪＩＣＤの電位は、データ
＋ＷｔｉｌＤの寄生茶ｈ１の電荷と共通データｉ０Ｄの
寄生茶ｌｆｔの１直付との電荷分散によって決Ｉる共通
データｉ０Ｄの電位よシも高く（低く）なる。

データ線りに結合さｎｌｃメモリセルが選択された場合
も、上記と同様にして、共通データ線に、その選択式れ
たメモリセルの記憶容邦に蓄えられていた電荷罠従りた
電位差が現わｎる。

なお、第３１には、データｉＤに結合されたメモリセル
であって、その記憶容度にＶ。０に応じた電荷が蓄積さ
れているメモリセル（又は、データ線りに結合さｎだメ
モリセルでるって、その配憶容量にＯｖに応じ１ζ電荷
が蓄積δれているメモリセル）が選択され友ときのデー
タ想り、Ｄ及び共、’ｄ＋データ線ＣＤ、ＣＤのそれぞ
れの電位変化が実線で示さ１．ている。

この共通データＮＪ　ｃ　ＤとＣＤとの間の電位差がメ
インアンプＭＡＶＣＪ：つて増幅きれる。丁なわち、次
にタイミング信号φｍａｔ　’φｍａ、がハイレベルに
ちれることによって、タイミング信号φＩｎ［１１’φ
ｍａ２がロウレベルとされるため、メインアンプＭＡが
動作して、上記共７ｍデータ＋Ｗ　ＯＤとＣＤとの間の
電位差？！−瑠幅する。

読み出し動作であれば、メインアンプＭＡで増幅さノま
た′電位差か、データ出力バッファＤＯＢに供給さｎ、
データ出力バッファＩ）　ＯＢは、七の入力信号に応じ
た出力信号を端子Ｘ１０に送出する。

曹込み動作でおれば、上記共】ｌｌｉデータ線（３Ｄ。

ＣＤにデータ人カバソファＤＩＢケ弁して書込データが
伝えらｎるので、これに徒ってデータ線り。

Ｄ（７）レベルが決定さｎ、メモリセルに伝えられる。

なお、特に制限されないか、メモリセルヘゲ−２フ畳き
込む際、メモリセルのスイッチＭＯ８ＦＪｉｉＴのゲー
トに、′電源に圧Ｖ。ｏ十ｖｔｈ（スイッチＭＯＥ１．
ＦＥＴのしきｂ値′電圧）以上の電圧が印加されるよう
にするために、ワード線選択タイミング信号φ工がブー
トストラッグ回路により１扛源電圧Ｖ。Ｏ＋Ｖｔ］、以
上のノ・イレベルにされている。

このようにすることによシ、データ線の一１イレペル（
■□　ｏ）　’ｋ　、レベル損失なく、その１１メモリ
セルのＭ　ＯＳ　％　９に伝えることができ、ＭＯ８各
鎗に蓄えらｎる電荷ヶ大きくすることができる。

”ｆ７ｊ、　　メモリセルへのＡ４Ｊ、込（リフレッシ
ュ）のためにも、ワード線選択タイミング信号φ８かブ
ートストラップ（ロ）路により、′市海−（ＬＦＥ　Ｖ
　ｃｏ−４−ｖｔｈ（メモリセルのＭＯＳ　Ｆ　ＥＴの
しきい値電圧）以上のハイレベルにちれる。こ１％によ
り、ノ・イレペルヲ保持して込たメモリセルのＭＯ８容
缶には、データ線のハ・イレベル（Ｖｏｏ）が七の！互
しベル損失なく再１１込みされる。

読み川し動作において、ツノ４択３ｔｚた相補データ線
の寛ｈＺ　ｆよ、センスアンプＳＡによってノ・イレベ
ル（ｖｏｏ）、ロウレベル（ＯＶ）ＥでｊｌＪ　中ｔ’
Ｉ８さｔＬ。

共通相部データ畑の゛電位は、メインアンプＭＡによっ
て同シくノ・イレベル（ｖｏ。＞、　　ロウレベル（Ｕ
Ｖ　）’Ｅで増幅さする。２７’Ｃｓ　＞＞’ｌ択嘔才
りない相？＋ｌｉ　データ線の電位も、七の行のセンス
アンプＳＡによってノーイレペル（■０゜）、ロウレベ
ル（ＯＶ）１で増幅芒第１る。

例えば、ｌ第３図において、東線で１Ｊｅ−ｆ”ように
、選択さｎ、たデータ線り及び共通ブ”−夕１ｊｌＯＪ
よ、そｊ、それセンスアンプ及びメインアンプ“ＭＡに
よってノ・イレベル（Ｖｏｏ）’で増幅謀れ、選択さ扛
たデータ線り及び共通データ線ＯＤも、七１．ぞｎセン
スアンプ及びメインアンプによってロウレベル（ＯＶ　
）　’Ｅで増１Ｍされる。また、同図において、点線で
示すように、選択されなかったオ＋」ｉｌ＋データ心り
は、−・イレベル（Ｖｏｏ　）へ、相補データ糾りは、
ロウレベル（ＯＶ　）へそｎぞｆＬ−ヒンスアンプによ
って増幅謀Ｖ−る。

なお、このようにノ１イレペル又はロウレベルとなった
データ肪の電位が、上述した１１ｊ−ｔ）き込みのトキ
、メモリセルのＭｏ５ｆｉ、ｌに伝えらｒＬる。

また、畳込み動作におい尤も、１込むデータに従って、
データ人カバソファＤより及びセンスアンプＢＡＶＣよ
り共通データ縁及びデータ線の′電位ｔｔｉ、−’ｆ：
＃’４：ｔＬＪ１イレベル（Ｖｏ、）又はロウレベル（
Ｏｖ）に−４１］る。例えば、１込むデータに従って、
共通データ純ＣＤ、データ線りの１４位はノ・イレベル
（Ｖ　　　）にされ、共通データ祿ＣＤ、アー　Ｃ 夕縁石の電位ｔよロウレベル（０■）にされる。

このように、いすｔｌの動作においても、データｉｉ＃
ｊｌ　Ｄ　、Ｄの’ｒｔｔ位は、七ｊぞハ・・イレベル
（ｖｏ。）とロウレベル（ＯＶ）にさ１１．共通データ
ＡＩＪ　ＯＤ　。

１石の′電位も、そｎ、ぞオ］・・イレベル（Ｖｏ。）
とロウレベル（ＯＶ）にさ７する。このため、データ線
り、Ｄのぞノ］ぞれの谷せには、・・イレペルに対応し
た電荷とロウレベルに対応した電荷が畜えらノする０と
になる。同様に共通データＮＣＤ　、ＣＤの七ｔ１ぞｔ
Ｌの谷間にも、ノ・イレベルに対比〜したｍ、り１とロ
ウレベルに対応し九也イｉｔｒが蓄えらｒＬる。丁なわ
ち、一方のデータ線（共通データ線）の容置にハイレベ
ル（ｖ００レベル）に対応した電荷か蓄えら７′すると
、能力のデータ＆＋　（共通データＩｖＪｌ）の容章に
はロウレベル（ｏｖレベル）に対応した電荷が蓄えらｎ
ることに々る。

このようにして、データ線り、Ｄ及び共通データ線ＣＤ
　、　Ｃ！Ｄのそれぞｎの容量に蓄えられ７を電荷は％
　＝ｆ＞述したように、データｉＪＤ、Ｄのプリチャー
ジ及び共通データ線ＣＤ、（！Ｄのプリチャージに使わ
れる。Ｔなわち、次の動作において、データ線、共通デ
ータ線をプリチャージするために使われる。

なお、特に制限式れ々いか、この実Ｍｉｉ　Ｎにお−て
は、相補データ線の一力のデータ線りに結合されたメモ
リセルに論理９１“奮書き込む場合、そのメモリセルの
記憶容量には、岡えは１［１，源電圧ＶＯＯに応じた電
荷か蓄積さｎ、油力のデータ線■に結合されたメモリセ
ルに上記と同様に８□１１ηｑ’ゝ１”を畳き込む場合
には、メモリセルには、回路の接地電位（０■）に応じ
た電荷が蓄４）°（さｒｌる工うにさゎてｂる。’Ｅｆ
ｃ、論理ゝゝｇ　／／γ一方のデータ線りに結合された
メモリセルに督き込む場合にｔユ、七のメモリセルの記
憶容量に接地電位（ＯＶ　）に応じた電荷が蓄積され、
論理１０″奮ｆＯ４方のデータ線りに結合されたメモリ
セルに曹き込む場合には、そのメモリセルの記憶容量に
は、電源車圧Ｖ。０に応じた電荷か蓄積′２！ｎるよう
にされている。具体的には、同図に木場れているように
、データ人カバソファＤよりは、工１０端子の電位がハ
イレベル（論ｉ１’ｔ’）のときには、例えば共通デー
タ線ＣＤ（（ハイレベル（Ｖｏ。）にし、共通データ腺
ＯＤＤロウレベル（ＯＶ）にするようにさｎている。互
た工１０端子の電位がロウレベル（論理１０″）のとき
には、上記共通データ線ＯＤ　ｋ　”ウレベル（ＯＶ）
にし、上記共７ｍデータｌｊｌ　ＯＤ　ｋハイレベル（
Ｖｏｏ）にするようにさｎている。ｌだ、メインアンプ
ＭＡは、特開制限さノ１ないが、一方の共通データＩｖ
ＯＤのレベル金Ｊ冑幅して、出力バッファＤＯＢのノー
ドＣＤＩに伝え、（１１４方の共通データ線ＣＪ　Ｄの
レベルを増幅して、出力バッファＤＯＢの油力のノード
ＣＤＩに伝えるようにさｊている。出力バッファＤＯＢ
は、ｌ除にｆｌｉｌｌ限さ！Ｌないが、ノードＯＤ工の
レベルが、ノードＯＤＩのレベルよりも高いときには、
）−イレペル（論理ゝｌ〃）の出力信号ケ端子Ｉ１０に
供給し、反対にノードＣＤＩのレベルがノードＣＤ工よ
りも低い（！−＠　Ｉｃ　ｔｆ、ロウレベル（論理ゝゝ
０“）の出力信号を端子Ｉ１０に供給するようにさｎて
いる。

上記説明では、メインアンプＭＡから相？ｉｔｉ的な信
号がデータ出力バツファＤＯＢＫ供給爆ｎるが、例えば
、メインアンプＭＡから上記用軸的な信号のうち１つの
信号のみがデータｌｉｔ力パンファＤＯＢに供給ちれる
ようにしてもよい。この場合には、例えば、データ出力
バッファＤＯｆ３において、ある基準電圧（ρυえば、
ＤＯＴ３のロジックスレッショルド電圧）とメインアン
プＭＡからの１，１号のレベルとが比較さｎｌこの比較
結呆に従った出カイｇ号盆工１０端子に供給するように
丁ればよい。

’［７１：、この実施列においては、特に制限されない
が、尚速動作化ｒ図るために基板バイアス電圧発生回路
ｖＢＢ−Ｇが設けられている。

更に、特に制限されないが、低消費゛電力化ｒ図るため
に、この実施しＩＮＫおりでは、書き込み動作時、メイ
ンアンプＭＡは動作しないように烙ｌしている。

この笑施汐Ｕの半導体記憶装置ｔ’７においては、アド
レスＧｔ号のエツジを利用して、プリチャージが行なわ
７’ｌるので、外部からのタイミング（ｇ号が不用であ
り、リフレジシュ動作を盛装とする点ｒ除いて、従来の
ＭＯＳスタティック型ＲＡＭと同様に扱うことができる
。したがって、外部からのタイミング制御の簡累化を図
ることができる。

また、メモリセルとじ−Ｃ，ダイナミック型ＲＡＭに使
わ１するタイプのメモリセル、向えば、上述したように
、１個のスイッチＭＯＥＩＦＩ３Ｔと１１向の記憶容量
とによって構成ちれる比較的占有面積の小ざなメモリセ
ルを使うことができる。このため、扱いをスタティック
型ＲＡ　ＭとＩ’Ｊ　椋にＴるＣとができるとともに、
大谷ｈｔ化が州北となる。

互た、七のプリチャージ動作は、１対の相礼データ線、
共辿相補データ組７単に短路させるＣとにょ５ｖ。。レ
ベル以下の中間レベル（約ｖ。０／２）にするものでめ
るので、従来の夕゛イナミソク２ｉ！ｌＲＡＭのように
、０ボルトからＶ。。レベル１でチャージアップＴるも
のに比べて、そのレベルに化所が小姑いから高速に行な
うことができる。そして、上記のようにＶ。。レベル以
−トの中間レベルにするものであるので、プリチャージ
用ＭＯＢＦＥＴのゲート電圧は、通常の論Ｉ！１ルベル
（Ｖｏｏ）ｒ用いても十分にオンして上記プリチャージ
レベルを形成することができる。丁なわち、従来のよう
にＶｏ。レベルＩでプリチャージさせる場合には、プリ
チャージＭＯ８ＦＥＴのゲートにＶ。。レベル以上の島
いブートストラップ１征圧が必要となって、回路が複雑
になるとともに、その分だけ遅れてし１う。ｌた、上記
プリチャージレベルは、相ｆ＋ｊデータ騙等の電荷分散
によって形成δｔ′Ｌるので、電流消費がなく、低消費
嵐力比會図ることができる。

１次、プリチャージレベルが約Ｖ。ｏ／２の中間レベル
になっているので、メモリセルからの胱出し時において
、スイッチＭ　Ｏ８Ｆ　Ｊｆｌ　Ｔのゲート電圧（ワー
ド線電位）が通常の＋ｉｉ！　Ｌ！Ｊ４ハイレベルｖｔ
ｈ以上になると上記ＭＯ８ＦＥＴが非飽和飴域でオンし
て、従来のダイナミック型ＲＡ　Ｍのようにブートスト
ラップ１圧ケ用いること庁（、Ｍ、、Ｏ８容量の全車荷
胱出しが可能となる。したがって、高速ｕ６１ハしと、
高信頼性が￥現できる。

また、従来のダイナミック型ＲＡＭのようなダミー用の
メモリセルが車装でめるので、その分及びダミーワード
線選択回路の分たけ、チップサイズｒ小嘔〈できる。さ
らに、Ｒｊｅ、　ｕ、’ｉ　Ｌ、基準電圧は、胱出し直
前の相補データ馴り、Ｄの等しいプリチャージレベル全
利用するものでおるので、屯源亀圧Ｖ。、、の変動等に
Ｊｆｌ従し、しかもメモリセルとダミー用メモリセルの
調子バラツキの影替盆受けないから、動作マージンケ大
幅に同上尽せることができる。

さらに、土１４１ｊセンスアンプＳＡｉ甘めで、周辺回
路葡０Ｍ０Ｂ回路で構成した場合には、低消費軍刀化を
図ることができる。

特に、センスアンプＳＡとメインアンプＭＡは、０Ｍ０
８回路で構成することが望ｌしい。丁なわち、センスア
ンプＳＡとメインアンプＭＡｉ、そむぞれＰチャンネル
ＭＯ８Ｆ］ｉｉＴ及びＮチャンネルＭＯ８ＦＦｉＴによ
って描成丁ノ１、ば、特別な回路を設けなくても、相補
データｉｌＤ、Ｄの電位を七れぞｉｚ１ｕｍ１ｇ圧（ｖ
ｏ。）と回路の接地電位（Ｏｖ）１で増幅することがで
きるとともに、共通相補データ線ＯＤ、ＣＤの電位もそ
ハぞれ″ｆｔＬ諒奄圧（Ｖｏ８）と回路の接地電位（ｏ
ｖ）１でｊｖ幅することができる。このため、簡単な回
路で、読み出し動作、書き込み動作あるいはリフレッシ
ュ動作のときのデータｉＤ、Ｄ間の電位差及び共通デー
タ線ＯＤ、ＣＤ間の電位差を大きくすることかできるの
で、誤動作を少なくすることができる。１４を 友、このようなセンスアンプ？！−行−うことによシ、
プリチャージ動作が行なわｎる際には、データ組り、Ｄ
の七れぞｎの寄生容量には、風源電圧（Ｖ、。）に応じ
た電荷と接地を位（Ｏｖ）に応じた電荷とが蓄積さｎて
いるようにできるため、プリチャージ動作によって、デ
ータ＠Ｄ、Ｄのプリチャージレベルを約Ｖ。ｏ／２にで
きる。このことは、共通相補データ＋１１ｊＩＣＤ、Ｃ
Ｄについても同様である。

１７ｊ、Ｊ二Ｂ己したアドレスバッファＸ−ＡＤＢ。

Ｙ−ＡＤＢ、エツジトリガ回路ＥＧＴｘ、　］！１ＧＴ
Ｙ及びタイミング発生（ロ）路ＴＧ等は、そｎ（ｏの入
カイゴ号がいつ変化しても出力信号が形成されるように
、スタティック型回路で構成することが型子しい。

この発明は、前記実施例に限定さｎない。

向えば、上記センスアンプ８Ａ等の同辺回路は、チップ
面積？小石ぐ丁？）ために、ＰチャンネルＭｏ５ｐｆ！
ｌＴＸはＮチャンネルＭＯ８Ｆ’ＢＴいずれか一方のチ
ャンネル型のＭＯ８ＦＢＴＩＣｊって構成してもよい。

但し、例えばセンスアンプＢＡ７＜単チャンネルＭＯ８
Ｆ’ＥＴのみで構成し几場合には、常にデータ！１ｌｌ
Ｄ、Ｄの電位’ｒ−ｔｒｉそれハイレベル（Ｖｏ。）と
ロウレベル（ＯＶ）にするための特別な回路を付加する
必資がある。この特別な回路としては、いわゆる、アク
ティブリストア回路と呼ばｎるある柚のブートストラッ
プ回路２使うことが考えられる。

Ｍ−Ａ、ＲＹにおける一方のデータ線は、ダミーデータ
紛として構成するものであってもよい。

また、各相補データ紐り、Ｄには、それぞれダミーセル
紮結合させるようにしてもよい。この場合には、一方の
相補データ線に結合されたメモリこのように丁れば、選
択されるメモリセルのスイッチＭＯＳ　Ｆ　ＥＴの容量
（ゲート電極と一方のデータ線との間の容ｆｉｔ　）’
を介して一方のデータ線に、ヴード線の電位変化が伝わ
った場合、他方のデータ線にも選Ｕくされるダミーセル
のスイッチＭＯ８ＦＥＴの容ｊｉｋ弁してダミーセルの
ためのワード線の電位変化が伝わるようになる。従って
、１対の相補データ線の電位変化は同様に生じるように
なシ、誤動作ｋｌｌ！に少なくすることができる。

また、エツジトリガ回路は、相補アドレス信号ａｏ　　
ｏ　ａｏ　ｋ受Ｆｆ、ハイレベル又ｔａａウレベル側に
ロジックスレッショルド電圧ｋ　（ｌｉｄ倚させた論理
和又は論ｇ！積ゲートを用いるものであってもよい。

’１ｆｆｉ７ｔ％複数のビット情報を並列的に読出し／
書込ｌせる工うにするものであってもよい。

さらに１周辺回路ｉｉ種々の実施形態を採ることができ
るものである。

’Ｅ７ｔ、欠陥ビット救済のための冗長用のメモリアレ
イと、その切少換え回路奮内蔵塾せるものであってもよ
い。

さらＫ、自動リフレッシュ機能ｒ内蔵させるものでめっ
てもよい。

【図面の簡単な説明】

第１図Ｖま、この発明の一実励例を示アブロック図、 第２図は、その具体的−実Ｍ１列を示す回路図、第３図
は、七の動作の一列を示すタイミング図である。 Ｍ−ＡｌｔＹ・・・メモリアレイ、Ｐｏｌ・・・プリチ
ャージ１ｍｙ６、ｓＡ・・・センスアンプ、Ｘ−ＡＤＢ
・・・ａウアドレスバッファ、ａ−ＳＷ・・・カラムス
イッチ、Ｙ−ＡＤＪＪ・・・カラムアドレスバッフ７、
Ｒ−ＤＣＲ・・・ａウアドレスデコーダ、０−ＤＯＲ・
・・カラムアドレスデコーダ、ｐｃ２・・・プリチャー
ジ回路、ＭＡ・・・メインアンプ、Ｒ１！ｉＧ、ＯＫＧ
・・・エツジ７トリガｌｌ′Ｉｌ路、ＴＧ・・・タイミ
ング発生回路、ＤＯＢ・・・データ出力バッファ、Ｄよ
り・・・データ人カバソファ。

Claims (1)

1. 【特許請求の範囲】 ■、　アドレス信号の変化タイミング全検出するエツジ
   トリガ回路と、このエツジトリガ検出出力金堂けて一連
   のタイミングパルスを形ノ戊するタイミング発生回路と
   、電源′市川及び接地電圧側にそｔ”ｔそれパワースイ
   ッチＭＯ８Ｆ１１ｆＴが設けられ、ＣＭＯｆＩランチ回
   路で構成されたセンスアンプと、このセンスアンプの一
   対の入出力端子にそ扛ぞれ接続された一対のデータ勝又
   はデータ線とダミーデータ線と、こｎらの一対のデータ
   線又はデータ線とダミーデータ線と全短絡する７°リチ
   ヤ一ジＭＯ８ＦＥＴと、上記データ線に七の入出力端子
   がそれぞれ接続された複数のＬＭＯＥＩ型メモリセメモ
   リセル、上ＢＣタイミング発生回路からの一連のタイミ
   ング信号に従って、前の動作サイクルでの動作状態ケク
   リアして、プリチャージＭＯ８ＦＦｔＴによるデータ線
   のプリチャージケ行なっπ抜一連のメモリ動作全行々わ
   せるようにしたこと？ｒ％徴とする半導体記憶装置。 ２、上記一対のデータ線又はデータ線とタ゛ミーデータ
   線は、カラムスイッチ回路を介して同様な共通データ線
   に接続さ■、この共通データ線にも上記同様なプリチャ
   ージＭＯ８ＦＩＢＴと、上記センスアンプと同様なメイ
   ンアンプが設けられるものであることを特徴とする特許
   請求の範囲第り項記載の半導体記憶装置。 ３、上記エツジトリガ回路、タイミング発住回路叫の絢
   辺回路は、スタテイック型０ＭＯ８回路で構成さｊ、る
   ものであること全特徴とする特許請求の範囲第り又は第
   ２項記載の半導体記憶装置。 ４、　　上ｅ己センスアンプのパワースイッチＭＯ８Ｆ
   ＥｉＴは、早いタイミングでオンする比較的小さなコン
   ダクタンスのＭＯＳＦＥＴと、遅いタイミングでオンす
   る比較的太きなコンダクタンスのＭＵＳ　ＦＪ！＋Ｔと
   が七ｎぞれ並列形態とさｌるものであること全特徴とす
   る特許請求の範囲第１．記２又は第３項６Ｃ載の半導体
   記憶装置。