FR2533739A1 - Memoire a semiconducteurs - Google Patents

Abstract

L'INVENTION CONCERNE UNE MEMOIRE A SEMICONDUCTEURS. CETTE MEMOIRE COMPORTE UN RESEAU DE CELLULES DE MEMOIRE DYNAMIQUES M-ARY, UN PREMIER CIRCUIT DE SELECTION R-DCR RECEVANT DES SIGNAUX D'ADRESSES DE SELECTION DE CELLULES DE MEMOIRE, DES COUPLES DE LIGNES DE TRANSMISSION DE DONNEES D, D SOUMISES A DES DIFFERENCES DE POTENTIEL DETERMINEES, PLUSIEURS AMPLIFICATEURS DE DETECTION SA ACCOUPLES A DES COUPLES DE LIGNES D, D, UN PREMIER CIRCUIT DE PRECHARGE PC ACCOUPLE AUX LIGNES, UN PREMIER CIRCUIT DE DETECTION DES TRANSITIONS DES NIVEAUX DES SIGNAUX D'ADRESSES ET UN GENERATEUR TG DE SIGNAUX DE CADENCEMENT SERVANT A LA COMMANDE DE LA MEMOIRE. APPLICATION NOTAMMENT AUX MEMOIRES DU TYPE A ACCES DIRECT, FONCTIONNANT A GRANDE VITESSE.

Description

La présente invention concerne une mémoire à semiconducteurs et plus

particulièrement une mémoire à semiconducteurs qui comporte des transistors à effet de champ à grille isolée (désignésci-après sous le terme abrégé de transistors"MOSFET") en tant qu'éléments de

circuit principaux.

Parmi les mémoires à semiconducteurs, par exemple les mémoires à semiconducteurs à accès direct ou aléatoire (mémoires RAM), on distingue les mémoires de type dynamique des mémoires de type statique Etant donné que la mémoire RAM de type dynamique possède un nombre d'éléments constituant des cellules de mémoire pour la mémorisation des données, qui est inférieur à celui que présente la mémoire RAM de type statique, on

peut donner à la mémoire RAM de type dynamique une capa-

cité nettement plus importante que celle d'une mémoire

de type statique Cependant la mémoire RAM de type dyna-

mique a besoin d'être alimentée de l'extérieur avec un

plus grand nombre de signaux de-cadencement pour son fonc-

tionnement que le nombre de signaux de cadencement néces-

saire pour la mémoire RAM de type statique et présente

comme autre inconvénient une commande difficile de ca-

dencement. C'est pourquoi les auteurs à la base de la présente invention ont imaginé une mémoire RAM de type

pseudo-statique qui est susceptible de posséder une ca-

pacité importante de mémorisation et dont la commande de cadencement externe est aussi simple que dans le cas

d'une mémoire RAM de type statique.

Un but de la présente invention est de

fournir une mémoire à semiconducteurs dont la comman-

de de cadencement externe peut être simplifiée.

Un autre but de l'invention est de fournir

une mémoire à semiconducteurs pouvant avoir un fonction-

nement rapide et pour laquelle on peut obtenir une den-

-

sité d'intégration élevée.

Un autre but de la présente invention, est de fournir une nouvelle mémoire à semiconducteurs, qui est

constituée par des transistors MOSFET complémentaires.

Ce problème est résolu conformément à l'in-

vention à l'aide d'une mémoire à semiconducteurs carac-

térisée en ce qu'elle comporte un ensemble de cellules de mémoire dynamique, un premier circuit de sélection qui reçoit des premiers signaux d'adresses, ce qui-lui permet

de sélectionner certaines cellules dudit ensemble de cel-

lules de mémoire dynamiques spécifiées par les premiers

signaux d'adresses, le cadencement du fonctionnement du-

dit circuit de sélection étant commandé par un signal de

cadencement, un ensemble de couplesde lignes de transmis-

sion de données, dont les différents couples de lignes

sont placés respectivement à des-'différences de poten-

tiel données par des données lues hors des cellules de

mémoire dynamique sélectionnées, un ensemble d'amplifi-

cateurs de détection ou de lecture dont chacun comporte

un couple de bornes d'entrée et de sortie qui sont accou-

plées au couple correspondant de lignesde transmission de données, et dont les fonctionnements sont commandés par des signaux de cadencement, un premier circuit de précharge qui est accouplé audit ensemble de couplesde lignesde transmission de données, un premier circuit de

détection qui détecte des variations de niveau des pre-

miers signaux d'adresses, et un circuit générateur de signaux de cadencement, qui reçoit les signaux de sortie

de détection dudit premier circuit de détection de manié-

re à produire un signal de cadencement pour le fonctionne-

ment dudit premier circuit de précharge, le signal de ca-

dencement pour le fonctionnement dudit premier circuit de sélection après l'arrêt du fonctionnement dudit premier circuit de précharge et le signal de cadencement pour le

fonctionnement dudit amplificateur de détection.

253373 e D'autres caractéristiques et avantages de la

présente invention ressortiront de la description donnée

ci-après prise en référence aux dessins annexés, sur les-

quels: la figure 1 est un schéma-bloc montrant une forme de réalisation de la présente invention;

les figures 2 A et 2 B sont des schémas de cir-

cuit montrant une réalisation pratique possible d'une for-

me de réalisation de la présente invention, et la figure 3 est un chronogramme montrant un exemple de fonctionnement de la forme de réalisation de l'invention. Ci-après on va décrire de façon détaillée

l'invention en référence à une forme de réalisation.

La figure 1 représente un schéma-bloc d'une

forme de réalisation de la présente invention.

En se référant à la figure, on voit que dif-

férents blocs de circuits, entourés par une ligne formée de tirets, sont réalisés sur un substrat semiconducteur

unique moyennant l'utilisation de la technologie de fa-

brication de circuits intégrés CMOS (abréviation anglai-

se signifiant Métal-Oxyde-Semiconducteur-Complémentaire).

Les bornes -, A_ A, CS, WE, A -Aie et VCC V 55 sont i+ 1 j 10 Cs

prévues en tant que bornes externes de la puce ou micro-

2 plaquette unique Une tension d'alimentation est appli-

quée au niveau des bornes Vcc et Vss à partir d'une sour-

ce d'alimentation externe appropriée, non représentée.

La référence de circuit M-ARY désigne un ré-

seau de mémoire, qui est constitué par des cellulesde mé-

moire connuesdu type à untransistor à effet de champ MOS-

FET, disposéessous la forme d'une matrice Chaque cellu-

le de mémoire est constituée par un transistor MOSFET et par un condensateur Dans dette forme de réalisation, le réseau de mémoire comporte une organisation à lignes de transmission de bits repliées, sans que l'invention y'

soit spécialement limitée Dans le réseau de mémoire pos-

sédant une telle organisation des lignes de transmission de bits, les noeuds d'entrée ou de sortie des cellules de mémoire actives sont accouplés à l'uneou l'autre des deux lignes d'un couple de lignes de transmission de données complémentaires D et D s'étendant parallèlement l'une à l'autre sur le substrat semiconducteur, domme

cela ressortira des figures 2 A et 2 B, décrites ultérieu-

rement. Le symbole de 'circuit PC 1 désigne un circuit de précharge des lignes de transmission de données, qui

est constitué par un transistor MOSFET qui court-circui-

te les lignes de transmission de données complémentaires D et D lors de la réception d'une impulsion de précharge 0 pc V

Le symbole de circuit SA désigne un amplifi-

cateur de lecture ou de détection Comme on le comprendra de la figure 2 A décrite ultérieurement, l'amplificateur

de détection SA est constitué par un ensemble ou une plu-

ralité de circuits unitaires dont chacun est constitué par un circuit à bascule bistable à transistor à effet

de champ CMOS (Métal-Oxyde-Semiconducteur de type complé-

mentaire) et par des transistors MOSFET de commutation de puissance, qui sont disposés respectivement sur le côté d'arrivée de la tension d'alimentation VCC, des circuits

unitaires et le côté du potentiel de masse VSS du montage.

Un couple de noeuds d'entrée et de sortie de l'amplificateur de détection sont accouplés aux lignes de transmission de données complémentaires D et D qui jlui correspondent Les transistors MOSFET de commutation de puissance disposés sur le côté d'arrivée de la tension d'alimentation en

énergie V et du côté du potentiel de masse V 55 du mon-

tage sont commandés du point de vue de leur temps de con-

duction/de blocage par des signaux de cadencement O pal O pa 2 et 0 pal' O pa 2 '

Le symbole de circuit C-SW désigne un commu-

tateur de colonnes, au moyen duquel un seul couple de li-

gnes de transmission de données complémentaires devant

être sélectionnées est accouplées aux lignes de transmis-

sion de données complémentaires, communes conformément à des signaux de sélection de colonnes envoyés à partir

d'un décodeur d'adresses de colonnes C-DCR, qui sera dé-

crit ultérieurement.

Le symbole de circuit X-ADB désigne un tam-

pon d'adresses X, qui forme des signaux d'adresses com-

plémentaires internes a 0, a O à ai, ai, lors de la récep-

tion de signaux d'adresses externes par l'intermédiaire

des bornes A O à Ai.

i'

Le symbole de circuit Y-ADB désigne un tam-

pon d'adresses Y, qui forme des signaux d'adresses com-

plémentaires internes ai+ 1, ai+l à aj, aj,lors de la

réception de signaux d'adresses externes par l'intermé-

diaire des bornes Ai+ 1 à A.

Le symbole de circuit R-DCR désigne un déco-

deur d'adresses de lignes, qui forme les signaux de sélec-

tion de lignes de transmission de mots du réseau M-ARY,

lors de la réception des signaux d'adresses complémen-

taires a 0, a O à ai, ai Les signaux de sélection des lignes de transmission de mots sont envoyés au réseau M-ARY en synchronisme avec une impulsion de cadencement 0 x-

Le symbole de circuit C-DCR désigne le déco-

deur d'adresses de colonnes, qui forme des signaux de sé-

lection de lignes de transmission de données devant être envoyés au réseau M-ARY lors de la réception des signaux

d'adresses complémentaires ai+ 1, ai+ 1 aj, aj.

Les signaux de sélection de lignes de trans-

mission de données sont transmis auxcommutateurs de colon-

nes C-SW en synchronisme avec une impulsion de cadencement O Y. Le symbole de circuit PC 2 désigne un circuit de précharge servant à réaliser la précharge des lianes de transmission de données communes, et qui est constitué par un transistor MOSFET qui court-circuite les lignes de transmission de données complémentaires,communes lors de la réception d'une impulsion de précharge O pc 2 '

Le symbole de circuit MA désigne un amplifi-

cateur principal L'amplificateur principal MA possède

un agencement de circuit semblable à celui de l'amplifi-

cateur de détection SA C'est-à-dire que l'amplificateur

principal MA est constitué par un circuit à bascule bis-

table à transistors à effet de champ CMOS et par des tran-

sistors MOSFET de commutation de puissance qui sont res-

pectivement disposés du côté de la tension d'alimenta-

tion en énergie Vcc du circuit à bascule bistable et du côté du potentiel de masse VSS du montage Un couple de

noeuds d'entrée et de sortie du circuit à bascule bista-

ble à transistors à effet de champ C-MOS est accouplé

respectivement au couple de ligns de transmission de don-

nées complémentaires,communes Les temps de conduction/de

blocage des transistors MOSFET de commutation de puissan-

ce respective sont commandés par des signaux de cadence-

ment O et O ment mal' Oma 2 t mal' O ma 2 ' Le symbole de circuit DOB désigne un tampon

de sortie de données, qui répond à un signal de cadence-

ment O RW pour alimenter la borne extérieure d'entrée/sor-

tie I/O par des données correspondant aux données lues

hors de l'amplificateur principal MA Pendant une opéra-

tion d'enregistrement, le tampon de sortie des données DOB est maintenu dans son état de non fonctionnement par

le signal de cadencement O RW En outre, le signal de ca-

RW' dencement O HZ place la sortie du tampon de sortie des données DOB à un état d'impédance élevée pendant une opération de lecture Le signal de cadencement O HZ est

utilisé en principe pour réaliser l'opération de rafral-

chissement ou de régénération La mémoire représentée est agencée de telle sorte que, lorsque les signaux d'adresses sont modifiés en étant amenés à l'état de l'opération de

lecture, l'opération de régénération est exécutée en ré-

ponse Avec l'agencement selon lequel la sortie du tampon

de sortie des données DOB est placée au niveau d'impédan-

ce élevée par le signal-de cadencement O SS le circuit OU logique câblé peut être réalisé de façon simple entre les

sorties d'un ensemble de mémoires à semiconducteurs.

Le symbole de circuit DIB désigne un tampon

d'entrée de données, qui répond à un signal de cadence-

ment O RW de manière à alimenterles lignes de transmission

de données communes par des données d'enregistrement en-

voyées à la borne d'entrée/sortie I/O Pendant le mode de lecture, le tampon DIB est maintenu dans son état de non fonctionnement par le' signal de cadencement O RW

Dans cette forme de réalisation, les diffé-

rents signaux de cadencement mentionnés ci-dessus sont formés par des blocs de circuits, qui vont être décrits

ci-après.

Le symbole de circuit EGTX désigne un circuit de déclenchement réalisant un déclenchement au niveau des fronts d'impulsions (détecteur de transitions d'adresses), qui détecte les fronts d'impulsions ou bords d'impulsiorsmontants ou descendantsdes signaux

d'adresses, lors de la réception des signaux d'adres-

ses internes aà a ao à ai) bien que la présente

invention n'y soit pas spécialement limitée.

Le symbole de circuit EGTY désigne un circuit de déclenchement réalisant un déclenchement au niveau des fronts d'impulsions (détecteur de transitions d'adresses), qui détecte les fronts d'impulsions ou bordsd'impulsions montantsou descendantsdes signaux

d'adresses, lors de la réception des signaux d'adres-

ses internes aif 1 ou a ou ai+î à a bien que la pré-

J+ J+

sente invention n'y soit pas spécialement limitée.

Bien qu'il n'y faille y voir aucune limita-

tion particulière, chacun des circuits de déclenchement EGTX et EGTY, réalisant un déclenchement au niveau des fronts d'impulsions, est constitué par des circuits

OU-Exclusif, qui reçoivent les signaux d'adresses in-

ternes a à ai et ai+ 1 à a et les signaux précédents retardés ou différés respectivement, et un circuit OU

qui reçoit les signaux-de sortie des circuits OU-Exclu-

sif, comme cela sera décrit ci-après Lorsque le niveau d'au mirs un des signaux d'adresses internes a à a et a à 0 i i+ 1 aj a changé, les circuits de déclenchement EGTX et EG Ty

réalisant un déclenchement au niveau des fronts d'impul-

sions forment des impulsions 0 EX et 0 EY de détection de

bords ou fronts d'impulsions, synchrones avec le caden-

cement de la modification.

Etant donné que l'impulsion 0 EX de détection de bords ou fronts d'impulsions, qui indique le passage ou la transition des signaux d'adresses de lignes et

l'impulsion O EY de détection des bords ou fronts d'im-

pulsions, indiquant la transition du signaux d'adresses de colonnes sont nettement différenciés, il est facile

de produire des signaux de cadencement qui doivent répon-

dre à la transition des signaux d'adresses de colonnes.

Le symbole de circuit TG désigne un circuit

générateur de signaux de cadencement, qui forme les dif-

férents signaux de cadencement mentionnés précédemment.

Le circuit générateur de signaux de cadencement TG for-

me les séries d'impulsions de cadencement lors de la réception d'un signal de Validation d'enregistrement EW et d'un signal de sélection de microplaquette CS de la part des bornes externes correspondantes, en plus des

impulsions de O EX et 0 EY de détection de fronts d'im-

pulsions. Les figures 2 A et 2 B montrent un schéma de circuit d'une forme de réalisation possible des circuits principaux de la figure 1 Sur les figures 2 A et 2 B, chacun des transistors MOSFET à canal P et chacun des

transistors MOSFET à canal N sont repérés par des sym-

boles différant les uns des autres Le symbole représen- tatif d'un transistor MOSFET à canal P comme par exemple

un transistor MOSFET Q 7, comporte un trait supplémentai-

re disposé entre son drain et sa source, de -manière à le distinguer d'un transistor MOSFET à canal N, tel que le transistor MOSFET Q 6 Les transistors MOSFET à canal P et les transistors MOSFET à canal N représentés sont du

type à enrichissement.

Le réseau de mémoire M-ARY est constitué par une pluralité ou un ensemble de colonnes de mémoire

et une pluralité ou un ensemble de lignes de transmis-

sion de mots W 1 à WN Les colonnes de mémoire respecti-

ves sont disposées suivant un agencement identique les unes par rapport aux autres Par conséquent, une seule colonne de mémoire est représentée à titre d'exemple de

façon détaillée sur la figure 2 A Comme cela est repré-

senté sur les figures, chaque colonne de mémoire est constituée d'un couple de lignes de transmission de données complémentaires D, D et de cellules de mémoire qui sont disposée selon un ordre régulier prédéterminé et dont les noeuds d'entrée et de sortie sont accouplés respectivement à l'une ou l'autre des deux lignes du

couple de lignes de transmission de données complémen-

taires D et D Les cellules de mémoire sont disposées selon un agencement identique les unes par rapport aux

autres Une cellule de mémoire est constituée par exem-

ple par un transistor MOSFET de commutation Q 15 et par un condensateur MOS C, qui y est accouplé La grille du transistor MOSFET de commutation située dans une cellule de mémoire est utilisée en tant -que borné de sélection de la cellule de mémoire particulière Les bornes de sélection des cellules de mémoire respectives

sont accouplées aux lignes de transmission de mots cor-

respondantes. Le circuit de précharge P Cl est constitué par un transistor MOSFET de commutation dont la voie sour- ce-drain est branchée entre les lignes de transmission de données complémentaires D et D, comme par exemple cela

est représenté de façon typique pour un transistor MOS-

FET Q 14 '

Comme cela a été décrit de façon typique,

le circuit unité formé par l'amplificateur de détec-

tion SA est constitué par un circuit à bascule bistable à transistor à effet de champ C-MOS (MOS complémentaire), qui est constitué par des transistors MOSFET Q 7 Q 9 à canal P et des transistors MOSFET Q 6, Q 8 à canal N Un

couple de noeuds d'entrée et de sortie du circuit à bas-

cule bistable à FET CMOS sont accouplés aux lignes de trans-

mission de données D et D Bien qu'il n'y ait là aucune limitation, le circuit à bascule bistable représenté est

alimenté par le circuit d'alimentation VCC par l'intermé-

diaire des transistors MOSFET à canal P Q 12 ' Q 13 branchés en parallèle et par la tension de masse Vss du montage par l'intermédiaire des transistors MOSFET à canal N Q 10 ' Qil branchés en parallèle Ces transistors MOSFET formant interrupteur d'alimentation d'énergie Qlo O Qil et

Q 12, Q 13 sont utilisés en commun pour les circuits à bas-

cule bistable non représentés, disposés dans les autres

colonnes de mémoire semblables.

Les signaux de cadencement 0 pal' O paî ser-

vant à amener à l'état actif l'amplificateur de détec-

tion SA sont appliqués aux grilles des transistors MOS-

FET Qo 10 Q 12 ' tandis que les signaux de cadencement O pa 2 ' 0 pa 2 retardés par rapport aux signaux de cadencement 0 pal' 0 pa sont appliqués aux grilles du transistor MOSFET Qil, Q Les signaux de cadencement 0 paî et 0 paî sont modifiés

de façon complémentaire l'un par rapport à l'autre de ma-

nière à amener les transistors MOSFET formant interrup-

teursd'alimentation en énergie Q 10 et Qll dans les état E

"conducteur" ou "bloqué", simultanément De façon analo-

gue les signaux de cadencement O pa 2 et O pa 2 sont modifiés

de façon complémentaire l'un à l'autre de manière à ame-

ner les transistors MOSFET formant interrupteur d'alimen-

tation en énergie Q 11 et Q 13 dans les états "conducteur" ou "bloqué", simultanément C'est-à-dire que le signal

de cadencement O pal est par exemple un signal de caden-

cement en opposition de phase par rapport au signal de

cadencement O pal.

Chacun des transistors MOSFET formant in-

terrupteur d'alimentation en énergie Q 10 et Q 12 possè-

de une conductance relativement faible Au contraire chacun des transistors MOSFET Q 1 l et Q 13 est doté d'une

conductance relativement élevée.

Par conséquent, les circuits unitaires res-

pectives (circuits à bascule bistable) constituant l'am-

plificateur de détection SA, sont activés relativement faiblement par les signaux de cadencement O pal et O pal et sont ensuite activés de façon intense par les signaux de cadencement O pa 2 et O pa 2 Etant donné que de cette manière l'amplificateur de détection SA est activé

selon deux échelons séparés, la diminution importan-

te (chute) du potentiel du niveau haut des lignes de

transmission de données complémentaires, qui sinon inter-

viendrait au début du fonctionnement de l'amplificateur de détection, peut être empêchée, et une lecture rapide

des données peut être mise en oeuvre.

* -De façon plus spécifique, dans le cas o une faible tension de lecture provenant de la cellule de mémoire est amplifiéepar l'amplificateur de détection

SA, les transistors MOSFET Q 10 ' Q 12 possédant une conduc-

tance relativement faible sont amenés les premiers à l'état "conducteur" par les signaux de cadencement Opale 0 pal En réponse à cela, l'amplificateur de détection

SA commence à amplifier la différence de potentiel en-

tre les lignes de transmission de données complémentai-

res Etant donné que la différence de potentiel entre les lignes de transmission de données complémentaires

est faible pendant la période initiale du fonctionne-

ment en amplification, les transistors MOSPET Q 6 et Q 8 constituant l'amplificateur de détection SA sont tous les deux encore maintenus à l'état conducteur Pour

cette raison, des charges ayant été précédemment con-

servées dans les lignes de transmission de données sur

le côté au niveau haut, sont évacuéesde façon transi-

toire par l'intermédiaire d'un côté des transistors MOSFET constituant l'amplificateur de détection SA et

par l'intermédiaire du transistor MOSFET formant inter-

rupteur d'alimentation en énergie Par conséquent, le potentiel situé sur le côté au niveau haut chute Mais

étant donné que les conductances des transistors MOS-

FET formant interrupteursd'alimentation en énergie Q 10, Q 12 ' qui sont tout d'abord placés à l'état conducteur par les signaux de cadencement 0 pal et 0 pal sont réglés

par avance à une valeur relativement faible, la quanti-

té des charges dans la ligne de transmission de données sur le côté situé au niveau haut, qui peut être évacue de façon indésirable à cet instant, peut être limitéeà une faible valeur, et la chute importante du potentiel

situé du côté au niveau haut peut être empêchée Lors-

que la distance du potentiel entre les lignes de trans-

mission de données complémentaires a pris une certaine valeur, les transistors MOSFET de commutation Q 11, Q 13

possédant une conductance relativement élevée sont ame-

nés à l'état "'conducteur" par les signaux de cadencement

0 pa 2 ' O pa 2 ce qui a pour effet que l'opération d'ampli-

fication de l'amplificateur de détection SA devient ra-

pide Par conséquent, on peut réaliser une lecture rapi-

de alors que la chute du potentiel du côté situé au niveau

haut des lignes de transmission de données complémentai-

res se trouve empêchée, tout en mettant en oeuvre de cet-

te manière l'opération d'amplification de l'amplificateur de sélection SA conformément aux deux échelons séparés ou subdivisés. Le décodeur de lignes R-DCR est constitué par une pluralité de circuits unités Sur la figure 2 B,on

a représenté de façon typique un circuit unité ou élémen-

taire (correspondant à une ligne de transmission de mots) constituant le décodeur de lignes R-DCR Le décodeur de lignes R-DCR représenté comporte un circuit NON-ET ND réalisé selon un agencement de circuit C-MOS et qui est constitué par des transistors MOSPFET à canal N Q 32 à Q 36

et des transistors MOSFET à canal P Q 37 à Q 41 ' qui reçoi-

vent les signaux d'adresses internes a 2 à a 6 Par conse-

quent le circuit NON-ET ND forme quatre signaux de sélec-

tion de lignes de transmission de mots servant à sélec-

tionner les lignes de transmission de mots W O à W 3.

La sortie du circuit NON-ET ND est inversée

par un inverseur CMOS IV 1 et le signal inversé est trans-

mis par l'intermédiaire de transistos MOSFET de section-

nement Q 28-Q 31 aux grilles de transistors MOSFET Q 24-Q 27 qui constituent un circuit formant porte de transfert TRF. Les sources des transistors MOSFET respectifs Q 24 à Q 27 sont alimentées par les signaux de cadencement de sélection de lignesde transmission de mots O X 00 à O X 11 Ces signaux de cadencement de sélection des lignes de

transmission de mots O X 00 à 011 sont formés par un cir-

cuit non représenté qui constitue une partie du décodeur de lignes R-DCR Les niveaux des signaux de cadencement de sélection de lignes de transmission de mots O X 00 à O Xl sont déterminés par les combinaisons'Ide l'impulsion de cadencement O X avec des signaux de décodage formés

lors du décodage des signaux d'adresses a 0, a 1 compor-

tant deux bits.

Bien qu'il n'y faille y voir aucune limi-

tation particulière, le signal O X 00 de cadencement de sélection de lignes de transmission de mots est amené à son niveau haut en réponse au passage de l'impulsion de cadencement O X au niveau haut (niveau logique " 1 ") lorsqu'à la fois les signaux d'adresses a O eta 1 sont placés au niveau bas (niveau logique " 1 ") Le signal X 01 oi est amené à son niveau haut en synchronisme avec

l'impulsion de cadencement O X lorsque le signal d'adres-

se a O est au niveau haut et que a 1 est au niveau bas De façon similaire les signaux O X 10 et O Xl sont amenés à leur niveau haut conformément aux signaux d'adresses a O et aet à l'impulsion de cadencement O X

Par conséquent, le circuit unité représen-

té constituant le décodeur de lignes R-DCR place l'une des lignes de transmission de mots W 1-W 4 à son niveau

haut (niveau sélectionné) en synchronisme avec l'impul-

sion de cadencement O X lorsque le signal de sortiedu

circuit NON-ET ND a été amené au niveau bas conformé-

ment aux signaux d'adresses a 2-a 6.

Les signaux de cadencement de sélection de lignes de transmission de mots O X 00-0 X 1 l sont également envoyés auxcircuitsunités ou élémentaire non représentés

constituant le décodeur de lignes R-DCR -

En outre les transistors MOSFET Q 20 à Q 23 ' dont les grilles sont alimentées par le signal de sortie du circuit NON-ET, sont interposés entre les lignes respectives de transmission de mots et le potentiel de

masse Lorsque la combinaison des signaux d'adresses a 2-

a 6 n'indique pas un jeu ou ensemble de lignes de transmis- sion de mots (W 1-W 4), c'est-à-dire lorsque la sortie du circuit NON-ET

ND est au niveau haut, les transistors

MOSFET Q 20-Q 23 sont amenés, en réponse, à l'état "conduc-

teur" Il en résulte que les lignes de transmission de

mots W 1-W 4 sont placées de façon fixe au potentiel de.

masse par les transistors MOSFET Q 20-Q 23 ' lorsqu'elles ne sont pas sélectionnés. A ce sujet, les transistors MOSFET, qui sont commandés par le signal de sortie du circuit NON-ET, sont disposés entre les lignes de transmission de mots, et le point

placé au potentiel de masse du circuit,de telle sorte que lors-

que la ligne de transmission de mots désirée dans un en-

semble de lignes de transmission de mots doit être ame-

née au niveau sélectionné, les lignes de transmission de mots indésirables restantes, ne peuvent pas être amenées au

niveau sélectionné.

Les transistors MOSFET de remise à l'état initial 00 à Q 5 dont les grilles sont alimentées par

une-impulsion de remise à l'état initial O, sont in-

"W

terposés entre les lignes de transmission de mots res-

pectives et le point de masse du circuit La ligne de

transmission de mots sélectionnée lors d'un cycle anté-

rieur de fonctionnement, par exemple un cycle de lectu-

re, est ramené à l'état initial au niveau de la masse pour le cycle de fonctionnement suivant, de sorte que

cestransistors MOSFET QO-Q 5 passent à l'état "conduc-

teur" lors de la réception de l'impulsion de remise à

l'état initial 0 -

Le commutateur de colonnes C-SW est cons-

titué par des transistors MOSFET, qui sont disposés en-

tre les lignes de transmission de données complémentai-

res D, D et les lignes de transmission de données com-

plémentaires,communes -CD, D, comme par exemple les tran-

sistors MOSFET Q 42, Q 43 représentés de façon typique sur la figure 2 B. Les grilles des transistors MOSFET Q 42 Q 43 sont alimentées par un signal de sélection provenant du

décodeur de colonnes C-DCR.

Le transistor MOSFET de précharge Q 44, qui

constitue le circuit de précharge PC 2, est interposé en-

tre les lignes de transmission de données complémentai-

res,communes CD et CD. Un couple de noeudsd'entrée et de sortie de l'amplificateur principal MA possédant un agencement

de circuit semblable à celui de l'amplificateur de sé-

t* Slection SA, sont accouplés aux lignes de transmission de

données complémentaires CD et CD.

En outre, les noeuds de sortie complémen-

taires du tampon d'entrée de données DIB sont accouplés

aux lignes de transmission de données, communes CD et CD.

Comme cela est représenté sur la figure 2 B,

le circuit de déclenchement EGTX (EG Ty) réalisant un dé-

clenchement au niveau des flancsou fronts d'impulsions est constitué par des circuits OU-Exclusif EX 0-E Xi qui

reçoivent les signaux d'adresses internes a 0-ai (ai+ 1-

aj) et les signaux retardés formés par retardement de

ces signaux d'adresses internes obtenus par l'intermé-

diaire des lignes à retard D 0-Dit, et par le circuit OU

qui reçoit les signaux de sortie des circuits OU-Exclu-

sif EX 0-E Xi Ci-après on va décrire les opérations et le fonctionnement du circuit de cette forme de réalisation,

en référence à un chronogramme représenté sur la figure 3.

Les signaux de cadencement pal et O pa 2 pos-

sèdent des phases opposées à celles des signaux O pal et 0 pa 2 comme décrit précédemment Sur la figure 3 on n'a pas représenté les signaux de cadencement O pal' O pa 2 et

0 mal' O ma 2 afin d'éviter de rendre le dessin plus com-

plexe. Lorsqu'un quelconque signal d'adresse a n chute du niveau haut au niveau bas comme représenté sur

la figure 3, ligne A à titre d'exemple, le signal retar-

dé a'n, qui est le même signal, mais retardé, chute avec un certain retard Par conséquent, l'impulsion O EX ( O EY) de détection du flanc ou du front d'impulsion, qui est

maintenoeau niveau haut (" 1 ") depuis le début de la mo-

dification du signal d'adresse an, jusqu'au moment de la production du signal a'n retardé, est délivrée par le

circuit de déclenchement EGTX ( EG Ty) réalisant un déclen-

chement au niveau du front d'impulsion Lors de la réception de l'impulsion O EX (OE Yy), le générateur de signaux de cadencement TG forme en lui-même une impulsion de remise à l'état initial ( O RS) comme représenté sur la figure 3, ligne D Cette impulsion de remise à l'état initial O RS ramène à leurs

valeurs initiales les états de fonctionnement des cir-

cuits respectifs, qui ont été déterminés dans le cycle de fonctionnement précédent, par exemple un cycle de lecture.

A titre d'exemple, les lignes de transmis-

sion de mots sont ramenées à l'état initial par l'impul-

sion O PW de remise à l'état initial de lignes de trans-

mission de mots (non représenté sur la figure 3) formée sur la base de l'impulsion de remise à l'état initial

0 RS' De façon analogue, le signal de cadencement de sé-

lection de lignes de transmission de mots O X, les signaux de cadencement O pal' O pa 2 de l'amplificateur de détection,

le signal de cadencement de sélection de lignes de trans-

mission de données O y et les signaux de cadencement O malr

9 ma 2 de l'amplificateur principal MA, tels que représen-

tés en E, H, I et J sur la figure 3 sont amenés dans leurs

états initiaux respectifs (niveaux ramenés à l'état ini-

tial) par l'impulsion de remise à l'état initial O RS A titre d'exemple, les signaux de cadencement OX' O pal' O pa 2 '

0 Y' O mal et Oma 2 sont amenés au niveau bas.

En même temps que les signaux de cadencement 0 pal' pa 2 et O mal' O ma 2 sont amenés au niveau bas, les signaux de cadencement pal' O pa et O mal' O ma 2 qui sont

en relation complémentaire par rapport au Kpremiers si-

gnaux indiqués, sont amenés respectivement au niveau haut Par conséquent l'amplificateur de détection SA et amplificateur principal MA sont amenés respecti-

vement à leurs états inactifs et les lignes de transmis-

sion de données complémentaires D, D et les lignes de transmission de données complémentaires,communes CD, CD

sont amenées à leurs états flottants.

Les capacités parasites non représentés sont

accouplées aux lignes de transmission de données complé-

mentaires respectives D et D et aux lignes de transmis-

sion de données complémentaires,communes CD et CD Dans les capacités parasites, les charges correspondant aux

potentiels des lignes de transmission de données respec-

tivement associées ont été mémorisées lors du cycle de

fonctionnement précédent A titre d'exemple on va étu-

dier la capacité parasite non représentée accouplée à la ligne de transmission de données complémentaires D et

la capacité parasite non représentée accouplée à la li-

gne de transmission de données complémentaires D Dans le

cas o la ligne de transmission de données complémentai-

res D est au niveau haut (VCC) et o la ligne D est au

niveau bas ( O V) lors du cycle de fonctionnement précé-

dent à titre d'exemple, la capacité parasite de la ligne

de transmission de données D a stockée des chargescor-

respondant au niveau haut (Vcc) et la capacité parasite de la ligne de transmission de données D a mémorisé des charges correspondant au niveau bas ( O V) Les capacités

parasites respectives des lignes de transmission de don-

nées complémentaires communes CD, CD sont, de façon ana-

logue, amenées au niveau haut ou au niveau bas.

Les lignes de transmission & données complé-

mentaires D, D, et lèés lignes de transmission de données

complémentaires,communes CD, CD, qui comportent les ca-

pacités parasites stockant les charges déterminées lors du cycle de fonctionnement précédent, de cette manière, sont amenés aux états flottants comme décrit ci-dessus

de sorte que les capacités parasites accouplées aux li-

gnes de transmission de données complémentaires D, D et aux lignes de transmission de données complémentaires, communes CD, CD retiennent les charges déterminées

lors du cycle de fonctionnement précédent Par consé-

quent les potentiels respectifs des lignes de transmis-

sion de données complémentaires D, D et des lignes de transmission de données complémentaires,communes CD, CD sont également maintenues à leurs valeurs lors du cycle de fonctionnement précédent Dans le cas o les charges prédéterminées ont été mémorisées-respectivement dans

la capacité parasite de la ligne de transmission de don-

nées complémentaires D et dans la capacité parasite de la ligne de transmission de données compléméntaires D lors du cycle de fonctionnement précédent, comme dans l'exemple ci-dessus, la capacité parasite située dans la ligne de transmission de données complémentaire D,

placée à l'état flottant, comme décrit précédemment con-

serve les charges correspondant au niveau haut (V cc) et

la capacité parasite située dans la ligne de transmis-

sion de données complémentaires D-placée de façon simi-

laire à l'état flottant conserve les charges correspon-

dant au niveau bas ( O V) Par conséquent, le potentiel de la ligne de transmission de données complémentaires D placéeà l'état flottant conserve le niveau haut (VCC), tandis que le potentiel de la ligne de transmission de

données complémentaires D conserve le niveau bas ( O V).

Ceci s'applique également aux lignes de transmission de

données complémentaires,commune CD, CD.

Compte-tenu de 1 'inactivatian de 1 'amplifica-

teur de détecteur SA et de l'amplificateur principal MA, les lignes de transmission de données complémentaires D, D et les lignes de transmission de données complémentaires communes CD, CD en viennent à conserver le niveau haut (Vcc)

et le niveau bas ( O V), dans les états flottants Les im-

pulsions de précharge O pl et O pc 2 sont produites au rythme pcl c de cadencement auquel les lignes de transmission de mots

ont été ramenées à l'état initial.

Etant donné que les transistors MOSFET de précharge Q 14 et Q 44 sont placés à l'état "conducteur" par l'introduction des impulsions de précharge O pcl et pcl

O pc 2 ' les lignes de transmissicnde données complémentai-

res D et D et les lignes de transmission de données com-

plémentaires,communes CD et CD sont respectivement court-

circuitées entre elles Il en résulte que les charges se dispersent entre les lignes de transmission de données complémentaires D et D-et entre leslignes de transmission de données complémentaires,communes CD et CD de sorte que les lignes de transmission de données complémentaires D,

D et les lignes de transmission de données complémentai-

res,communes CD, CD sont préchargées à un niveau inter-

médiaire égal à environ VCC/2 ' Ensuite, lorsque l'impulsion de remise à l'état

initial O RS tombe au niveau bas, l'état initial est libéré.

L'opération de précharge se termine lors de la libération

de l'état de remise à l'état initial.

Après la fin de la précharge des lignes de

transmission de données complémentaires D, D par le si-

gnal de précharge pcl' le signal de cadencement de se-

lection de lignes de transmission de mots O X monte au niveau haut, comme représenté sur les figures 3, E Par

conséquent, le signal à niveau haut délivré par le déco-

deur de lignes R-DCR est appliqué à une ligne de trans-

mission de mots qui doit être déterminée par les signaux

d'adresses A 0-Ai La ligne de transmission de mots déter-

minée par les signaux d'adresses A 0-Ai est sélectionnée et est amenée au niveau de sélection de la cellule de mémoire Le transistor MOSFET de commutation constituant la cellule de mémoire est amené à l'état "conducteur" par le potentiel à niveau haut de la ligne de transmission

de mots sélectionnée.

Il se produit une dispersion des charges en- tre le condensateur de stockage de la cellule de mémoire

sélectionnée et la capacité parasite d'une ligne de trans-

mission de données, par exemple la ligne de transmission

de données D, à laquelle la cellule de mémoire est accou-

plée Le niveau de la ligne de transmission de données D est modifié est étant amené à un niveau qui correspond à des charges mémorisées par le condensateur de mémoire de la cellule de mémoire, en d'autres termes, les données mémorisées dans la cellule de mémoire Etant donné que dans ce cas, la cellule de mémoire accouplée à l'autre

ligne de transmission de données D n'est-pas sélection-

née, cette ligne de transmission de données D conserve le niveau de précharge VCC/2 Par conséquent une faible

différence de potentiel correspondant aux données con-

servées dans la cellule de mémoire sélectionnée s'éta-

blit entre les lignes de transmission de données D et D. Concrètement, la faible différence de potentiel entre les lignes de transmission de données D et D s'établit de la manière i diquée ci-après Dans le cas o des charges correspondant par exemple à VCC ont été mémo-_ risées dans le condensateur de stockage de la cellule

de mémoire accouplée à la ligne de transmission de don-

nées D, le potentiel de cette ligne D passe à un niveau

supérieur au potentiel (V /2) de la ligne de transmis-

sion de données D Au contraire, dans le cas o des

charges correspondant par exemple à O V ont été sto-

ckéesdans le condensateur de mémorisation de la cellu-

le de mémoire, en d'autres termes, dans le cas o au-

cune charge n'a été mémorisée dans le condensateur de mémorisation, le potentiel de la ligne de transmission de données D devient inférieur au potentiel (Vcc/2) de la ligne de transmission de données D.

Lorsque l'amplificateur de détection est ac-

tive, la faible différence de potentiel entre les lignes de transmission de données D et D est de ce fait ampli-

fiée C'est-à-dire que lors du passage ultérieur du si-

gnal de cadencement O pal au niveau haut (le signal de cadencement O pal passant au niveau ba D, l'amplificateur

de détection SA est activé et une opération d'amplifica-

tion, qui accrolt-la différence de potentiel entre les lignes de transmission de données complémentaires D et

D est déclenchée par l'amplificateur de détection SA.

Ultérieurement, le signal de cadencement O a 2 est amené

au niveauhaut (le signal de cadencement O pa 2 étant ame-

né au niveau bas) Par conséquent, le gain de l'amplifi-

cateur de détection SA est accru et la différence de po-

tentiel entre les lignes de transmission de données com-

plémentaires D et D est accrue plus fortement encore.

Ensuite, en même temps que le signal de ca-

dencement de sélection de lignes de transmission de don-

nées O y est placé au niveau haut, le signal de préchar-

ge pc 2 est amené au niveau bas.

Compte-tenu de la modification du signal de

précharge O pc 2 amenant ce dernier au niveaubas, le tran-

sistor MOSFET 044 est amené à l'état"bloqué" avec pour résultat que la précharge des lignes de transmission de

données complémentaires communes CD, CD se termine.

Lorsque le signal de cadencement de sélec-

tion de lignes de transmission de données O y est amené

au niveau haut, les signauic de sélection de colonnes ser-

* vant à accoupler aux lignes de transmission de données communes CD, CD un couple de lignes de transmission de

données complémentaires D, D, qui doivent être détermi -

nées par les signaux d'adresses Ai+i-Aj, sont envoyés par le décodeur de colonnes C-DCR au commutateur de colonnes CSW Par conséquent un couple de lignes de transmission

de données complémentaires, D, D,devant être sélection-

nées par les signaux de sélection de colonnes, sont ac-

couplées aux lignes de transmission de données complé-

mentaires CD, CD par l'intermédiaire du commutateur de

colonnes CSW.

Avec une relation des cadencements, selon laquelle vers le moment o les lignes de transmission de données complémentaires D, D sont accouplées aux

lignes de transmission de données complémentaires com-

munes CD, CD, la précharge des lignes de transmission de données complémentaires communes CD, CD est achevée

par le signal de précharge O pc 2 les potentielsdes li-

gnes de transmission de données communes CD, CD peuvent être rendus égaux l'un à l'autre même dans le cas o

un bruit parasite, etc a agi dans les lignes de trans-

mission de données communes avant l'accouplement entre les lignes de transmission de données communes et les

lignes de transmission de données C'est pour cette rai-

son que la différence de potentiel entre les lignes de

transmission de données sélectionnées D, D est transmi-

se de façon précise aux lignes de transmission de don-

nées communes CD, CD, de sorte que cette mémoire à se-

miconducteurs peut être rendue immune aux bruits parasi-

tes.

De même les lignes de transmission de données complémentaires communes CD, CD sont préchargées à VCC/2 par l'opération de précharge du transistor MOSFET de précharge Q 44, comme décrit précédemment Le potentiel de la ligne de transmission de données communes CD est par conséquent déterminé par là dispersion des charges

stockées dans la capacité parasite de la ligne de trans-

mission de données communes CD (charges correspondant à

VCC/2) et des charges stockées dans la capacité parasi-

te de la ligne de transmission de données D sélectionnée et accouplée à cette ligne de transmission de données commune CD De façon analogue la potentiel de la ligne de transmission de données commune CD est déterminé par la dispersion des charges stockées dans la capacité parasite de la ligne de transmission de données communes

CD (charges correspondant à VCC/2) et des charges sto-

ckées dans la capacité parasite de la ligne de transmis-

sion de données D sélectionnée et accouplée à la ligne

-de transmission de données communes CD.

Lorsque les lianes de transmission de don-

nées complémentaires D, D sont accouplées aux lignes de transmission de données complémentaires communes CD, CD, le potentiel de la ligne de transmission de données CD, qui est déterminée par la dispersion des

charges de la capacité parasite, de la ligne de trans-

mission de données B et des charges de la capacité pa-

rasite de la ligne de transmission de données communes CD devient supérieure (inférieure) au potentiel de la ligne de transmission de données commune CD, qui est

déterminé par la dispersion des charges de la capaci-

té parasite de la ligne de transmission de données D et des charges de la capacité parasite de la ligne de

transmission de données commune CD.

G sur la figure 3 représente selon des li-

gnes en trait plein, les variations respectives de po-

tentiel des lignes de transmission de données D, D et des lignes de transmission de données communes CD, CD

dans le cas o la cellule de mémoire accouplée à la li-

gne de transmission de données T est sélectionnée et o les charges correspondant à Vcc sont stockées dans

la capacité de stockage de la cellule de mémoire sé-

lectionnée (ou dans le cas o la cellule de mémoire accouplée à la ligne de transmission de données CD est sélectionnée et o les charges correspondant à O V

sont stockées dans la capacité de stockage de la cellu-

le de mémoire).

La différence de potentiel entre les lignes

de transmission de données communes CD et CD est ampli-

fiée par l'amplificateur principal de façon plus spéci-

fique, lorsque les signaux de-cadencement 0 mal' O ma 2 sont amenés ultérieurement au niveau et o les signaux de cadencement O mal' O ma 2 sont amenés au niveau bas, l'amplificateur principal MA est actionné en réponse à ces modifications, et la différence de potentiel entre les lignes de transmission de données communesi CD et CD

est amplifiée.

Lors de l'opération de lecture, la différen-

ce de potentiel amplifiée par l'amplificateur principal MA est envoyée au tampon de sortie des données DOB Lé tampon de sortie des données DOB transmet un signal de sortie correspondant au signal d'entrée, à la borne

d'entrée/sortie I/O.

Lors de l'opération d'enregistrement, les données d'enregistrement sont transmises aux lignes de

transmission de données communes CD, CD par l'intermé-

diaire du tampon d'entrée des données DIB Les niveaux

des lignes de transmission de données D, D sont déter-

minés conformément aux données d'enregistrement envoyées

aux lignes de transmission de données communes CD, CD.

Par conséquent les données enregistrées sont transmises

à la cellule de mémoire sélectionnée.

Bien qu'iln'y faille y voir aucune limita-

tion particulière, en vue d'appliquer une tension éga-

le au moins à la tension d'alimentation Vcc + Vth (la tension de seuil du transistor MOSFET de commutation), à la grille du transistor MOSFET de commutation de la cellule de mémoire lors de l'enregistrement de données

dans cette dernière, le signal de cadencement de sélec-

tion de lignes de transmission de mots O X est amené à

un niveau haut égal au moins à la tension d'alimenta-

tion Vcc + Vth par un circuit de chargement ou circuit élévateur non représenté Par conséquent le niveau haut (V c) de la ligne de transmission de données peut être transmis tel quel,au condensateur MOS, de la cellule de mémoire sans aucune perte de niveau, et les charges de- vant être stockées dans le condensateur MOS peuvent être accrues. De même lors du rafraîchissement ou de la

régénération de la cellule de mémoire, le signal de cà-

dencement de sélection des lignes de transmission de mots O X est amené au niveau haut égal au moins à la

tension d'alimentation V + Vth par le circuit éléva-

teur ou de chargement non représenté Par conséquent

le niveau haut (Vcc) de la ligne de transmission de don-

nées, conservé intact, est réenregistré sans aucune per-

te de niveau dans le condensateur MOS de la cellule de

mémoire qui a conservé le niveau haut.

Lors de l'opération de lecture, les poten-

tiels des lignes de transmission de données complémen-

taires sélectionnées sont amplifiés en étant amenés au

niveau haut (V 0) et au niveau bas ( O V) par l'amplifi-

cateur de détection SA, et les potentiels des lignes de transmission de données complémentaires communes sont de façon analogue amplifiés;; en étant amenés au niveau haut (V 0) et au niveau bas ( O V) par l'amplificateur principal MA De même les potentiels des lignes de

transmission de données complémentaires non sélection-

nées sont amplifiés au niveau haut (Vcc) et au niveau bas ( O V) par les amplificateurs de détection SA des

colonnes correspondantes.

A titre d'exemple, comme indiqué par des li-

gnes en traits pleins G sur la figure 3, la ligne de transmission de données D et la ligne de transmission de données communes CD, qui sont sélectionnées, ont un niveau qui est amplifié pour être amené au niveau haut

(V^cc^) par l'amplificateur de détection SA et par l'ampli-

ficateur principal MA, tandis que la ligne de transmis-

sion de données D et la ligne de transmission de données communes CD, qui sont sélectionnées, ont un niveau-qui est respectivement amené par amplification au niveau bas

(O V) par l'amplificateur de détection et par l'amplifi-

cateur principal En outre, comme cela est indiqué par des lignes formées de tirets en G sur la figure 3, la ligne non sélectionnée faisant partie des lignes de

transmission de données complémentaires possédeun niv-

veau amené par amplification au niveau bas (V) et l'au-

cc tre ligne de transmission de données complémentaires voit son niveau amené par amplification au niveau bas (O V) par l'amplificateur de détection Les potentiels des lignes de transmission de données, qui ont été amenés

au niveau haut ou au niveau bas de cette manière, sont.

transmis au condensateur MOS de la cellule de mémoire

lors de l'opération de régénération ou de raffraâhisse-

ment décrite ci-dessus.

De même lors de l'opération d'enregistrement,

conformément aux données devant être enregistrées, les po-

tentiels des lignes de transmission de données communes

des lignes de transmission de données sont respective-

ment amenés au niveau haut (V cc) ou au niveau bas (OV)

par le tampon d'entrée des données DIB et par l'amplifi-

cateur de détection SA A titre d'exemple, conformément aux données devant être enregistrées, lespotentielsde la

ligne de transmission de données communes CD et de la li-

gne de transmission de données D sont amenés au niveau

haut (V C), et les potentiels de la ligne de transmis-

sion de données communes CD et de la ligne de trans-

mission de données D sontamenés au niveau bas ( O V).

De cette manière, au cours de n'importe quel fonctionnement, les potentiels des lignes de transmission de-données D, D sontamenés respectivement

au niveau haut (V cc) ou au niveau bas ( O V) et par con-

séquent les potentiels des lignes cetransmission de don-

nées communes CD, CD sont amenés respectivement au ni-

veau haut (Vcc) ou au niveau bas ( O V) Par conséquent des modifications correspondant au niveau hattet des

modifications correspondant au niveau bas sont mémori-

sées dans les capacités respectives des lignes de trans-

mission de données D et D De façon analogue des charges -correspondant au niveau haut et des charges correspondant

au niveau bas sont mémorisées dans les capacités respec-

tives des lignes de transmission de données communes CD

et CD C'est-à-dire que lorsque les charges correspon-

dant au niveau haut (niveau Vcc) sont stockées dans la capacité d'une ligne de transmission de données (ligne

commune de de transmission de données), les charges cor-

respondant au niveau bas (niveau (O V) sont stockées dans-

la capacité de l'autre ligne de transmission de données

(ligne commune de transmission de données).

Les charges stockées dans les capacités res-

pectives des lignes de transmission de données D, D et dans les lignes de transmission de données communes

(CD, CD) de cette manière sont utilisées pour la pré-

charge des lignes de transmission de données D, D et par la précharge des lignes de transmission de données communes CD, CD comme décrit précédemment C'est-à-dire

que les charges sont utilisées pour précharger les li-

gnes de transmission de données et les lignes communes de transmission de données lors de l'opération suivan-

te. Dans cette forme de réalisation, bien qu'il n'y faille y voir aucune limitation particulière, dans

le cas de l'enregistrement d'un " 1 " logique dans la cel-

lule de mémoire accouplée à une ligne de transmission de

données D des lignes de transmission de données com-

plémentaires, des chargés correspondant par exemple à la tension d'alimentation Vcc sont mémorisées dans le condensateur de stockage de la cellule de mémoire Au contraire, dans le cas de l'enregistrement similaire d'un " 1 " logique dans la cellule de mémoire accouplée à l'autre ligne de transmission de données C, des char-

ges correspondant au potentiel ( O V) du circuit sont mé-

morisées dans la cellule de mémoire En outre, dans le

cas de l'enregistrement d'un " O " logique dans la cellu-

le de mémoire accouplée à une ligne de transmission de données D, des charges correspondant au potentiel de

masse (O V) sont stockées dans le condensateur de sto-

ckage de la cellule de mémoire et dans le cas de l'en-

registrement d'un " O " logique dans la cellule de mémoi-

re accouplée à l'autre ligne de transmission de données D, des charges correspondant à la tension d'alimentation Vcc sont stockées dans le condensateur de stockage de

la cellule de mémoire De façon concrète, comme repré-

senté sur la figure, lorsque le potentiel de la borne d'entrée/sortie I/Q est au niveau haut((" 1 " logique) le tampon d'entrée de données DIB amène la ligne commune de transmission de données CD au niveau haut (V) et -CC

la ligne commune de transmission de données CD au ni-

veau bas ( O V) à titre d'exemple Inversement, lorsque

le potentiel de la borne d'entrée/sortie I/O est au ni-

veau bas (" O " logique), le tampon d'entrée de données

DIB place la ligne de transmission de données CD au ni-

veau bas ( O V) et la ligne commune de transmission de données CD au niveau haut (VCC) Bien que l'invention n'y soit pas particulièrement limitée, l'amplificateur principal MA amplifie le niveau d'une ligne commune de transmission de données CD, puis le transmet au noeud CDI du tampon de sortie DOB et amplifie le niveau de l'autre ligne commune de transmission de données CD,

puis le transmet à l'autre noeud CDI du tampc de sor-

tie DOB Bien qu'il n'y faille y voir aucune limitation

particulière, le tampcnde sortie DOB est agencé de tel-

le manière que lorsque le niveau du noeud CDI est supé-

rieur au niveau du noeud CDI, il délivre un signal de sortie au niveau haut L(" 1 " logique) à la borne d'entrée/ sortie I/O, tandis que lorsque le niveau du noeud CDI

est inférieur au niveau du noeud CDI il délivre un si-

gnal de sortie au niveau bas (" O " logique) à la borne

d'entrée/sortie I/O.

Conformément à cet agencement, les signaux complémentaires délivrés par l'amplificateur principal

MA sont envoyés au tampon de sortie des niveaux DOB.

Mais l'agencement de la figure 2 B peut être tout-à-fait

remplacé par exemple un agencement dans lequel unique-

ment l'un des signaux complémentaires délivrés par l'am-

plificateur principal NA est envoyé au tampon de sortie des données DOB Dans ce cas, le tampon de sortie des données DOB peut posséder par exemple un agencement qui compare une certaine tension de référence (par exemple la tension de seuil logique du tampon DOB et

le niveau du signal délivré par l'amplificateur princi-

pal (MA) et qui envoie à la borne d'entrée/sortie I/O

un signal de sortie conforme au résultat de la compa-

raison.

Le circuit générateur de signauxde caden-

cement TG est agencé de manière à fournir le signal de précharge 0 pc 2 ' le signal de cadencement OY les signaux de commande de l'amplificateur principal 0 mal#

0 ma 2 ' etc sur la base non seulement du signal de sélec-

tion O EY délivré par le circuit EGTX de déclenchement

réalisant un déclenchement au niveau des fronts d'im-

pulsions, mais également sur la base du signal de dé-

tection 0 EY délivré par le circuit EGTY de déclenche-

ment réalisant un déclenchement au niveau des fronts d'impulsions, qui est axé sur les signaux d'adresses

de groupes de colonnes Par conséquent, il devient pos-

sible de lire successivement des données amplifiées par

avance par les amplificateurs de détection.

C'est-à-dire que lorsque les signaux d'adres-

ses de groupes de colonnes Ai+l-A; sont modifiés de façon successive après l'envoi d'un jeu de signaux d'adresses

de groupes de lignes A -Ai à la mémoire, les données peu-

vent être lues à partir des adresses correspondantes.

Les signaux de détection O EX et O EY peuvent tout-à-fait être tenus de répondre respectivement à un signal d'échantillonnage d'adresses de lignes et à un signal d'échantillonnage d'adresses de colonnes, qui sont envoyés à une mémoire du système de multiplexage

d'adresses donnu Par conséquent, la constitution logi-

que du circuit générateur de signaux de cadencement ser-

vant à former les différents signaux de cadencement men-

tionnés précédemment peut être tout-à-fait similaire à celle d'un circuit générateur de signaux de cadencement

situé dans la mémoire connue.

Bien qu'il n'y failley voir aucune limita-

tion particulière, cette forme de réalisation est munie d'un circuit générateur de tension de polarisation de substrat D -G servant àpermettre l'obtention d'un

fonctionnement rapide de la mémoire.

En outre, sans que l'invention y soit par-

ticulièrement limitée, cette forme de réalisation est agencée de telle manière qu'en vue de rendre faible la dissipation de puissance, l'amplificateur principal MA

est empêché de fonctionner pendant l'opération d'enre-

gistrement. Dans la mémoire à semiconducteurs de cette

forme de réalisation, la précharge est réalisée en uti-

lisant le bord ou flanc ou front du signal d'adresse.

La mémoire à semiconducteurs peut par conséquent être utiliséede la même manière que la mémoire MOS RAM de type statique classique, hormis en ce qu'on n'utilise aucun signal de cadencement devant être envoyé depuis

l'extérieur à la mémoire et que l'opération de régéné-

ration est nécessaire Par conséquent, la commande de

cadencement externe peut être simplifiée.

En ce qui concerne la réalisation de la cel- lule de mémoire, il est possible d'utiliser une cellule de mémoire du type utilisé dans la mémoire RAM de type dynamique, par exemple une cellule de mémoire possédant une surface d'occupation relativement faible et qui est constituée par un seul transistor MOSFET de commutation

et un seul condensateur de stockage, comme indiqué pré-

cédemment Par conséquent la commande du fonctionnement peut être assimilée à celle de la mémoire RAM de type

statique, et ceci permet d'accroître la capacité de mé-

moire.

L'opération Ide précharge est telle qu'un

couple de lignesde transmission de données complémentai-

res et un couple de lignes communes de transmission de

données complémentaires sont simplement court-circui-

tées, ce qui a pour effetqu'elles peuvent être amenées au niveau intermédiaire (environ V CC/2) inférieur au

niveau VCC' Cette opération de précharge peut être exé-

cutée à une vitesse rapide étant donné que l'amplitude de la variation du niveau peut être rendue inférieure à celle intervenantlors de la précharge de la mémoire

RAM de type dynamique classique, dans laquelle les li-

gnes de transmission de données sont chargées de O V

jusqu'au niveau VCC' Etant donné que le niveau de pré-

charge dans cette forme de réalisation est le niveau

intermédiaire inférieur au niveau Vcc comme indiqué ci-

dessus, le transistor MOSFET de précharge passe de façon satisfaisante à l'état "conducteur", même lorsque la

tension de grille de ces transistors est réglée au ni-

veau logique usuel (Vcc) Par conséquent, on peut for-

mer un niveau de précharge satisfaisant Au contraire, dans le cas de la précharge des lignes de transmission

de données au niveau Vcc comme dans le cas de l'art an-

térieur, il est nécessaire d'appliquer une tension éle-

vée de chargement ou d'accroissement de tension au-des-

sus du niveau Vcci à la grille d'un -transistor MOSFET

de précharge de manière à accroitre suffisamment le ni-

veau de précharge Par conséquent, le circuit devient

complexe et les opérations réalisées par ce circuit de-

viennent lentes en raison de la complexité de ce circuit,

Conformément à la présente forme de réalisation, le ni-

veau de précharge est formé par la dispersion des char-

ges des lignes de transmission de données complémentai-

res et par-conséquent aucun courant n'est dissipé lors

de la précharge Par conséquent, la dissipation' d'éner-

gie peut être réduite.

Etant donné que le niveau de précharge est

le niveau intermédiaire égal à environ VCC/2 le tran-

sistor MOSFET de commutation situé dans la cellule de mémoire passe de façon favorable à l'étab"conducteur" lors de la lecture de données hors de la cellule de mémoire, même lorsque sa tension de grille (potentiel de la ligne de transmission de mots) est le niveau haut

* logique usuel (V O) De façon plus spécifique, le tran-

sistor MOSPET de commutation situé dans la cellule de mémoire passe à l'état "conducteur" dans une zone de non-saturation lorsque sa tension de grille devient

au moins égale à 1/2 V + Vth Il en résulte que tou-

tes les charges situées dans le condensateur MOS peu-

vent être lues même lorsque la tension élévatrice n'est

pas utilisée, comme dans le cas de la mémoire RAM de ty-

pe dynamique classique Par conséquent, on peut obtenir

une lecture rapide et une haute fiabilité.

Etant donné qu'aucune cellule de mémoire, fictive n'est prévue comme dans le cas de la mémoire RAM de type dynamique classique,la présente forme de

réalisation permet de réduire la taille de la micropla-

quette ou puce, d'une façon et d'une ampleur correspon-

dant aux cellules de mémoire fictives et à un circuit

de sélection de lignes de transmission de mots ficti-

ves En outre, étant donné que la tension de-référen- ce de lecture prévue pour l'amplificateur de détection SA est formée par les niveaux identiques de précharge des lignes de transmission de données complémentaires D, D immédiatement avant la lecture, il s'ensuit une fluctuation de la tension d'alimentation Vcc, etc En outre, la tension de référence de lecture est en effet exempte de toute influence de la part d'une dispersion des éléments, dans les cellules de mémoire et dans les cellules de mémoire fictives Par conséquent, la marge

de fonctionnement du circuit peut être nettement accrue.

En outre, dans le cas o des circuits prin-

cipaux incluartlesamplificateurs de détecteurs SA, sont

constitués par des circuits MOSF, il est possible d'ob-

tenir une dissipation de puissance plus faible.

En particulier, il serait souhaitable de

réaliser l'amplificateur de détection SA et l'amplifi-

cateur principal FA avec des circuits CMOS De façon plus spécifique, lorsque l'amplificateur de détection FA et l'amplificateur principal MA sont constitutés

respectivement par des circuits CMOS qui sont consti-

tués par des transistors MOSFET à canal P et par des transistors MOSFET à canal N, il est possible, sans

prévoir un circuit spécial tel qu'un circuit de régé-

nération active, d'amplifier les potentiels des lignes de transmission de données complémentaires D, D à la tension d'alimentation (Vcc) et le potentiel de masse

(OV) du circuit respectivement et d'amplifier égale-

ment les potentiels des lignes communes de transmis-

sion de données complémentaires CD, CD en les ame-

nant à la tension d'alimentation (Vcc) et au potentiel de masse ( O V) du circuit respectivement Par conséquent,

la différence de potentiel entre les lignes de transmis-

sion de données D, D et la différence de potentiel entre les lignes communes de transmission de données CD, CD lors de l'opération de lecture, de l'opération d'enregis- trement ou de l'opération de régénération peuvent être rendues supérieures avec un simple circuit, de sorte qu'il est possible de réduire l'apparition de défauts de fonctionnement Etant donné qu'un tel amplificateur de détection est prévu, les charges correspondant à la

tension d'alimentation (Vc C) et les charges correspon-

dant au potentiel de masse ( O V) peuvent être stockées dans les capacités parasites respectives des lignes de transmission de données D, D avant le commencement de l'opération de pràcharge Si bien que les niveaux de précharge des lignes de transmission de données D, D peuvent être amenés à une valeur égale à environ VCC/2 lors de l'exécution de l'opération de précharge Ceci

s'applique également auk lignes communes de transmis-

sion de données complémentaires CD,-CD.

Il serait souhaitable que les tampons

d'adresses X-ADB, Y-ADB, les circuits de déclenche-

ment EGTX, EG Ty réalisant un déclenchement au niveau

des fronts d'impulsion et le circuit générateur de si-

gnaux de cadencement TG décrits ci-dessus soient cons-

titués par des circuits de type statique de sorte que les signaux d'entrée puissent être formés toutes les

fois que les signaux d'entrée respectifs changent.

La présente invention n'est pas limitée

à la forme de réalisation précédente.

Par exemple les circuits périphériques de

l'amplificateur de détection SA, etc peuvent être par-

faitement bien constitués par des transistors MOSFET possédant l'un ou l'autre des types de canaux, à savoir des transistors MOSFET à canal P ou des transistors MOSFET à canal N afin de réduire la zone ou surface de

la microplaquette Cependant dans le cas de la réalisa-

tion par exemple de l'amplificateur de détection SA uniquement avec des transistors MOSFET d'un même canal, il est nécessaire d'ajouter un circuit particulier pour

conserver normalement le potentiel des lignes de trans-

mission de données respectives D, D au niveau haut (V c) et au niveau bas ( O V) Dans le circuit spécial, on envisage l'utilisation de ce que l'on appelle un circuit de régénération active qui est une sorte de

circuit auto-élévateur ou de chargement.

Les lignes de transmission de données si-

tuées d' un côté dans le réseau M-ARY peuvent être parfai-

tement bien constituées sous la forme de lignes de

transmission de données fictives.

De même des cellules fictives peuvent être accouplées aux lignes respectives de transmission de données complémentaires D, D Dans ce cas le circuit est agencé de telle manière que lorsque la cellule de

mémoire accouplée à une ligne de transmission de don-

nées complémentaires est sélectionnée, la cellule fic-

tive accouplée à l'autre ligne de transmission de don-

nées complémentairesest sélectionnée Par conséquent, la variation du potentiel de la ligne de

transmission de mots est transmiseà une ligne de trans-

mission de données par l'intermédiaire de la capacité indésirable du transistor MOSFET de commutation de la

cellule de mémoire sélectionnée (la capacité de recou-

vrement entre l'électrode de grille du transistor à ef-

fet de champ et de la ligne de transmission de données), tandis que simultanément la variation de potentiel de

la ligne de transmission de mots pour la cellule fic-

tive est transmise à l'autre ligne de transmission de données par l'intermédiaire de la capacité indésirable

du transistor MOSFET de commutation de la cellule ficti-

ve sélectionnée A ce sujet, une variation de potentiel intervenant dans une ligne de transmission de données en réponse à une variation de potentiel d'une ligne de

transmission de mots est considérée comme un bruit pa-

rasite Cependant, des variatiorsde potentiel interve-

nant simultanément dans un couple de *lignesde transmis-

sion de données sont considérées comme un bruit parasi-

te en phase En réalité l'amplificateur différentiel

est insensible au bruit parasite en phase Par consé-

quent, ilest possible de réduire plus encore les dé-

fauts de fonctionnement du circuit en dépit des varia-

tions de potentiel indésirables-intervenant dans le cou-

ple de lignes de transmission de données complémentai-

res.

En tant que circuit de déclenchement réa-

lisant un déclenchement au niveau des fronts d'impul-

sions, il est possible d'utiliser une porte OU-ET qui reçoit les signaux d'adresses complémentaires a 0,a 0 et dont la tension de seuil logique est amenée au côté

du niveau haut ou au côté du niveau bas.

Le circuit de déclenchement réalisant un déclenchement au niveau des fronts d'impulsions peut

être parfaitement un circuit de déclenchement à l'ai-

de duquel plusieurs données binaires sont lues/enregis-

trées en parallèle.

En outre, les circuits périphériques peu-

vent présenter différents taux de performance.

En outre, des réseaux de mémoire redondants

permettant d'empêcher des bits défectueux et un cir-

cuit de commutation pour ce&faire peuvent être également prévus. En outre, la fonction d'auto-régénération

peut être également incluse.

Claims (5)

REVENDICATIONS

1 Mémoire à semiconducteurs, caractérisée

en ce qu'il comporte un ensemble de cellules de mémoi-

re dynamiques (M-ARY), un premier circuit de sélection (R-DCR) qui reçoit des premiers signaux d'adresses de manière à sélectionner certaines cellules parmi ledit ensemble de cellules de mémoire dynamique spécifiées

par lesdits premiers signaux d'adresses, et dont le ca-

dencement du fonctionnement est commandé par un signal de cadencement, un ensemble de couples de lignes de

transmission de données (D,D), dont les différents cou-

ples sont placés respectivement à des différences de po-

tentiels données, par des données lues hors des cellules

de mémoire dynamiques sélectionnées, un ensemble d'ampli-

ficateurs de détection (SA), qui comportent respective-

ment des couples de bornes d'entrée et de sortie qui sont accouplés aux couples correspondants aux lignes de transmission de données, et dont les fonctionnements

sont commandés par des signaux de cadencement, un pre-

mier circuit de précharge (PC 1) qui est accouplé audit ensemble de lignes de transmission de données (D,D), un

premier circuit de sélection (EGTX) qui détecte une mo-

dification du niveau des premiers signaux d'adresses, et un circuit (CG) générateur de signaux de cadencement

qui reçoit les signaux de sortie de détection dudit pre-

mier circuit de détection de manière à produire un signal

de cadencement pour faire fonctionner ledit premier cir-

cuit de précharge, le signal de cadencement pour faire fonctionner ledit premier circuit de sélection après

l'arrêt du fonctionnement dudit premier circuit de pré-

charge, et le signal de cadencement servant à faire fonc-

tionner ledit amplificateur de détection.

2 Mémoire à semiconducteur selon la reven-

dication 1, caractériséen ce que chacune desditescellu-

les de mémoire dynamique (M-ARY) est constituée par un transistor MOSFET dont la grille est-utilisée en tant

que borne de sélection, et par un condensateur de sto-

ckage de charge qui est accouplé audit transistor MOS-

FET. 3 Mémoire à semiconducteurs selon la reven-

dication 2, caractérisée'en ce que ledit circuit de pré-

charge (PC 1) est constitué par des transistors MOSFET dont chacun courtcircuitele couple correspondant de lignes de transmission de données (D,D) en réponse au *signal de cadencement envoyé à partir dudit circuit

(CG) générateur de signaux de cadencement.

4 Mémoire à semiconducteurs selon la reven-

dication 3, caractérisée en ce que chaque amplificateur

de détection (SA) est constitué par un circuit à tran-

sisto T MOSFET complémentaire.

Mémoire à semiconducteurs selon la reven- dication 4, caractérisée en ce qu'elle comporte en outre un couple de lignes communes de transmission de données

(CDçCD), un second circuit de sélection (C-CDR) qui re-

çoit des seconds signaux d'adresses, de manière à accou-

pler auxdites lignes communes de transmission de don-

nées (CD,CD) le couple des lignes de transmission de données spécifiées par les seconds signaux d'adresses faisant partie desdits ensembles de couples de lignes de transmission de données, et dont le cadencement du fonctionnement est commandé par un signal de cadencement,

un second circuit de précharge (PC 2) qui est accouplé aux-

dites lignes dommunes de transmission de données (CD,CD),

un amplificateur principal (MA) qui est accouplé auxdi-

tes lignes communes de transmission de données et dont

le cadencement de fonctionnement est commandé par un si-

gnal de cadencement, et un second circuit de détection (EG Ty) qui détecte des modificationsdes seconds signaux d'adresses, ledit circuit (TG) générateur de signaux de

cadencement recevant les signaux de sortie desdits pre-

miers et seconds circuits de détection de manière à pro-

duire des signaux de cadencement pour la commande des cadencements de fonctionnement dudit second circuit de

sélection, desdits circuits de précharge et dudit am-

plificateur principal.

6. Mémoire à semiconducteurs selon la reven-

dication 5, caractérisée en ce que ledit amplificateur

principal (MA) est constitué par un circuit à transis-

*tors MOSFET complémentaire.

7 Mémoire à semiconducteurs selon la reven-

dication 3, caractérisée en ce que ledit premier circuit

de détection (EGTX) et ledit circuit générateur de si-

gnaux de cadencement (TG) sont constitués par des cir-

cuits MOSFET complémentaires de type statique.

8 Mémoire à semiconducteurs selon la reven-

dication 3, caractérisée en ce que chaque amplificateur de détection (SA) est constitué par un circuit à bascule

bistable à transistois MOSFET complémentaire de type sta-

tique, un premier transistor MOSFET de commutation (Q 7, Q), qui est interposé entre une borne d'alimentation en énergie (Vcc) dudit circuit à bascule bistable et une borne formant source d'alimentation-en énergie (Vss), et un second transistor de commutation MOSFET (Q 6,Q 8) qui est interposé entre une autre borne d'alimentation en énergie (Vcc) dudit circuit à bascule bistable et une

autre borne formant source d'alimentation en énergie (Vss).