DE2935121A1 - Schreib/lese-halbleiterspeicher - Google Patents

Description

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Patentanwälte

Dipl.-Ing. Dipl.-Chem. Dipl.-Ing. Ti Q O ET "1 "% Λ

E. Prin- - Dr. G. Hauser - G. Leiser '^{X §}

Ernsbergerstrassa 19

8 München 60

unser,Zeichens_bT 3275 " 28.August 1979

TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway

Dallas, Texas,. V.St.Ä.

Schreib/Lese-Halbleiterspeicher

Die Erfindung bezieht sich allgemein auf einen Halbleiterspeicher und Insbesondere auf einen MOS-Schreib/Lese-Halbleiterspeicher mit wahlfreiem- Zugriff und großer Leistungsfähigkeit.

Halbleiterspeicher, die mittels eines N-Kanffl-Silizium- ■ Gate-MOS-Prozesses hergestellt-werden und-mit dynamischen Zellen mit jeweils einem Transistor arbeiten, sind derzeit inComputern und in digitalen Anlagen am meisten verbreitet.

lin ständiges Problem bei -diesen Anordnungen ist der Leseverstärker, der die -kleine Spannungsänderung an einer. Stellenleitung feststellen muß, die durch das Adressieren einer.Zelle hervorgerufen wird. Wenn die Anzahl der Zellen an einer Stellenleitung zunimmt" und die Zellengröße abnimmt, nimmt auch das Yerhältnis der Speicherzellenkapazität zur Stellen-Schw/Ba

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leitungskapazität und somit die beim Adressieren einer Zelle erzeugte Spannungsänderung ab. Der Trend zur Verwendung von Versorgungsspannungsquellen mit einer Spannung von 5 V anstelle einer Spannung von 12 V trägt weiterhin zur Reduzierung des Signalpegels bei. Diese Faktoren machen das Verhalten des Leseverstärkers noch kritischer. Der fortgesetzte Trend nach höheren Arbeitsgeschwindigkeiten und kleinerer Verlustleistung führt zu weiteren einschränkenden Bedingungen beim Aufbau von Leseverstärkern. Bekannte Leseverstärker sind in den US-PSen 3 909 631 und 4 050 sowie in den USA-Patentanmeldungen SN 682 687 vom 3.Mai 1976, SN 920 755 vom 30.Juni 1978, SN 691 734 vom I.Juni 1976 und SN 920 756 vom 30.Juni 1978 beschrieben. Auch in Aufsätzen in der Zeitschrift "Electronics Magazine" vom 13.September 1973, Seiten 116 bis 121, vom 19.Februar 1976, Seiten 116 bis 121 und vom 13.Mai 1976, Seiten 81 bis 86 beschrieben. Auch in der US-PS 4 061 999 ist ein Leseverstärker beschrieben. Diese bekannten Leseverstärker eigneten sich nicht besonders für neue Ausführungen von MOS-Schreib/ Lese-Speichern m±tsehr hohe Speicherdichte,nämlich mit 64K -Bits, die mit einer einzigen Spannung von 5V und einer Zugriffszelt von 100 bis 150 ns oder schneller arbeiten.

Ein weiteres Problem bei diesen Anordnungen sind die Eingabeschaltungen, die Adressensignale, Datensignale oder Steuersignale erkennen und auf dem TTL-Pegel festhalten müssen und dabei ein gewisses Ausmaß an Störungen und Fremdspannungsspitzen tolerieren müssen. Mit der Zunahme der Betriebsgeschwindigkeit oder der Zugriffszeit von Speiche ranordnungen nehmen auch die einschränkenden Bedingungen

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beim Entwurf der Eingangsschaltung zu, da die Schaltgeschwindigkeit der multiplexierten Adressen größer- wird und die Störungen an den Adressenleitungen einen höheren Pegel erreichen. Durch Verzicht auf die Verwendung einer Substratvorspannung anstelle der Vorspannung von -5 V werden die MOS-Schwellenspannungen abgesenkt, und die Logikpegel werden bei Versorgungsspan- : nungen von 5 V niedriger als bei 12 V, so daß der zulässige Störpegel niedriger liegt. Derzeitige Vorschriften für MOS-Schreib/Lese-Speicher geben an, daß die Eingangsspannungen an allen Adressenleitungen und allen anderen Eingangsleitungen bis auf -1 V absinken dürfen · Diese Eingangsleitungen enthalten die Eingangsleitungen für die Signale RAS, ÖAä, ¥, DATA IN sowie Signale an sieben oder acht Adressenleitungen für einen 16K! - oder 64K -Schreib/Lese-Speicher in einer derzeit üblichen Ausführung. Dieses Erfordernis konnte leicht erfüllt werden, wenn eine Substratvorspannung angewendet wurde, die verhinderte, daß an den Eingangsdioden eine Spannung in Durchlaßrichtung auftrat, so daß die Injektion von Minoritätsladungsträgern verhindert wurde. Beispiele bekannter Eingangspuffer sind in den US-PSen 4 031 und 4 Ϊ10 639 beschrieben.

In Halbleiterspeichern, wie in den weit verbreiteten dynamischen 4K-, 16K- oder 64K-M0S-Schrelb/Lese-Speichern werden zahlreiche Taktspannungen angewendet, die auf dem Halbleiter-Chip erzeugt werden. Einu externes Taktsignal, beispielsweise das Chip-Freigabetaktsignal oder ein Zeilenadressen-oder Spaltenadressen-Abtasttakt werden dazu benutzt, eine Folge interner Taktsignale einzuleiten, die zahlreiche verschiedene Verzögerungszeiten auslösen .. In manchen Fällen werden bis zu 20 oder 25 interne Taktsignale in der Schaltung eines dynamischen Schreib/Lese-SpeichernChips benötigt. Die

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Verzögerungsperioden müssen sehr exakt sein, und die Anstiegs- und/oder Abfallgeschwindigkeiten müssen genaue Werte haben. Der Ausgangspegel muß gewöhnlich ein voller Versorgungsspannungswert und nicht ein um eine Schwellenspannung unter der Versorgungsspannung liegender Wert sein; häufig muß das Taktsignal eine ziemlich große kapazitive Last ansteuern. Die Verlustleistung ist auch ein wichtiger Faktor, da der Verlust des Chips auf einem minimalen Wert gehalten werden muß, was insbesondere dann gilt, wenn ein Bereitschaftsbetrieb vorgesehen ist.

Nach der Erfindung besteht ein MOS-Schreib/Lese-Speicher aus einer Matrix aus zeilen- und spaltenweise angeordneten 1-Transistor-Speicherzellen, und bei diesem Speicher wird in der Mitte jeder Spalte »in bistabiler Leseverstärker angewendet. Der Leseverstärker ist ein dynamischer Verstärker, da Kopplungstransistoren die Jeweils halben Spaltenleiter mit den kreuzweise gekoppelten Treibertransistoren verbinden. An die Spaltenleiterhälften angeschlossene aktive Lastbauelemente bewirken ein Anheben der Spannung an der auf den Wert "1" übergehenden Spaltenleiterhälfte auf einen vollen Pegel der Versorgungsspannung Vdd. Zur Adresseneingabe und zur Dateneingabe wird eine verbesserte Schaltung angewendet, damit ein Uberschwingen der Spannung in negativer Richtung an den Eingangsleitungen ermöglicht wird, ohne daß eine Substratvorspannung auf dem Halbleiter-Chip erforderlich ist. Pufferschaltungen bewirken das Festhalten der Daten oder der Adressen, damit die Eingangssignale ihren Zustand ändern können. Die Pufferschaltung wird durch Eingangssignale

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mit dem TTL-Pegel aktiviert, sie weist an ihrem Eingang eine niedrige Kapazität auf, und sie schaltet schnell genug,, damit ein schnelles Multiplexieren der Adressen ermöglicht wird. Durch selektives Implantieren einiger-der Transistoren wird die Unempfindlichkeit gegen störendes Rauschen verbessert. Ein stark dotierter Schutzring, beispielsweise mit N -Dotierung bei einem P-Substrat,- der an die Versorgungsspannung Vdd gelegt ist, umgibt die Transistoren in -den Eingangshafen, damit die Auswirkungen der Injektion von Minoritätsladungsträgern durch ein Vorspannen von PM-Übergangszonen am Eingang " in Durchlaßrichtung vermieden werden.

In einem Ausführungsbeispiel der Erfindung ist der Leseverstärker ein dynamischerYerstärker gemäß der US-PS 4 061 999» da Kopplungstransistoren die Spaltenleiterhälften mit den kreuzweise verbundenen Treibertransistoren verbinden«, -Die Source-Elektroden der Treibertransistoren liegen über eine sequentiell zeitgesteuerte, dreistufige Masseanlegungsvorrichtung an Masse, in der zwei Transistoren in ähnlicher Weise wie In der USA->Patentanmeldung SN 920 755 verwendet werden; ein Transistor weist dabei eine doppelte Kanalimplantierung auf, damit zwei"verschiedene Schwellenspannungen erielt werden. Aktive Lastvorrichtungen wie in der US-PS 4 081 701, die an die Spaltenleiterhälften angeschlossen sind, bewirken ein Anheben der Spannung an der den WerfM" annehmenden Spaltenleiterhälfte auf den vollen Versorgungsspannung swert Vdd.

Gemäß einer weiteren AuiUhrungsform der Erfindung werden in dem MOS-Schreib/Lese-Speicher als Adresseneingänge_fDaten-

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eingänge und dergleichen "bistabile Halte schaltungen oder Pufferschaltungen verwendet. Die Pufferschaltungen halten die Daten oder Adressen fest, damit die Signalzustände an den Eingängen geändert werden können. Die Pufferschaltung wird mittels Eingangssignalen mit dem TTL-Pegel aktiviert, sie weist eine niedrige Eingangskapazität auf und sie schaltet ihre Zustände schnell genug um, damit ein schnelles Multiplexieren der Adressen ermöglicht wird. Die Unempfindlichkeit gegen störendes Rauschen wird durch selektives Implantieren einiger Transistoren und die Verwendung von Filterkondensatoren verbessert, die zwischen Eingangsschaltungspunkten und die Versorgungsspannung Vss und nicht Vdd eingefügt sind.

Gemäß einem weiteren AusfUhrungsbeispiel werden für einen, dynamischen MOS-Schreib/Lese-Speicher oder dergleichen interne Taktsignale mittels eines Taktgenerator erzeugt, der eine vorgewählte Verzögerungszeitperiode zwischen Eingangsund Ausgangstaktsignalen ergibt. Eine Paarverzögerungsschaltung mit zwei Transistorstufen erzeugt die gewünschte Verzögerung, und eine Treiberschaltung sorgt für den notwendigen hohen Pegel am Ausgang. Zwei Serientransistoren am Ausgang der Paarverzögerungsschaltung ermöglicht eine präzise Steuerung der Verzögerung über einen weiten Bereich, wobei der Knotenpunkt zwischen den in Serie geschalteten Transistoren vorgeladen ist.

Eingangssignale können Spannungswerte annehmen, die unter Null liegen, so daß die am Eingang vorhandenen Dioden, die zum Schutz gegen statische Ladungen erforderlich sind, in Durchlaßrichtung vorgespannt werden. Die Injektion

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von Minoritätsladungsträgern in das Substrat ist jedoch für den Betrieb der Speicherzellen und der Logikschaltungen auf dem Chip nicht.schädlich,Dies wird dadurch erreicht,, daß ein Teil der Eingangsschaltung mit einem Schutzring aus N -Material umgeben wird, der an die Versorgungsspannung Vdd angeschlossen ist.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 ein elektrisches Blockschaltbild eines dynamischen Halbleiterspeichers, bei dem die erfindungsgemäßen Merkmale angewendet werden können,

Fig.2a bis 2g graphische Darstellungen des zeitlichen Verlaufs von Spannungen oder anderen Bedingungen in verschiedenen Teilen des Speichers von Fig.1,

Fig·3 ein elektrisches Schaltbild eines Teils des Speichers von Fig.1, wobei der Leseverstärker nach der Erfindung in-einer Speichermatrix genau dargestellt ist,

Fig.4a bis 41 graphische Darstellungen dee zeitlichen Verlaufs der Spannungen an verschiedenen Teilen der Schaltung von Fig.3,

Fig.5 ein elektrisches Schaltbild eines Teils des Speichers von Fig.1, wobei die Eingangsschaltung gemäß der Erfindung genau dargestellt ist,

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Fig.6a bis 6f graphische Darstellungen des zeitlichen Verlaufs von Spannungen an verschiedenen Teilen der Schaltung von Fig.5_t

Fig.7 eine Draufsicht auf einen kleinen Teil einer Halbleiterschaltung mit der Eingangsschaltung nach der Erfindung in stark vergrößertem Maßstab,

Fig.8 ein elektrisches Schaltbild eines bekannten Taktgenerators für einen MOS-Schreib/Lese-Speicher,

Fig.9a bis 9e graphische Darstellungen des Verlaufs von Spannungen an verschiedenen Punkten der Schaltung von Fig.8 und der Schaltung von Fig.10,

Fig.10 ein elektrisches Schaltbild eines Taktgenerators für die Verwendung in dem Halbleiterspeicher von Fig.1 nach der Erfindung,

Fig.11 ein Schaltbild einer besonderen Schaltungsanordnung zur Verwendung beim erfindungsgemäßen Halbleiterspeicher,

Fig.12 eine Schaltung zur Erzeugung einer Spaltenwählspannung und

Fig.13a bis 13f graphische Darstellungen des zeitlichen Verlaufs verschiedener Signale an Punkten in der Schaltung von Fig.12.

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In Fig.1 ist in Form eines Blockschaltbildes eine Speicheranordnung dargestellt, in der verschiedene Merkmale der Erfindung angewendet werden können» Es handelt sich dabei um einen dynamischen Schreib/Lese-Speicher mit wahlfreiem Zugriff, der mittels eines E-Kanal-Silizium-Gate-MOG» Prozesses mit Selbstjustierung hergestellt ist» Die ganze Speicheranordnung von Fig.1 ist in einem Silizium-Chip

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mit einer Größe von etwa 21mm (1/3© inch ) enthalten,, der üblicherweise in einem herkömmlichen Dual~in~line-Gehäuse mit.16 Anschlußstiften "untergebracht ist» Die Speicheranordnung enthält in diesem Beispiel eine Matrix 10 aus 65 536 Speicherzellen; die Matrix ist ; dabei in zwei Hälften 10a und 10b. zu Jeweils 32 768 Zellen -in einem rege!massigen Muster aus 256 Zeilen und 256 Spalten aufgeteilt. Yon den -256 Zeilenleitern (X-Leitern) befinden sich 128 in der Matrixhälfte 10a und 128 in der MatrixhälTte 10b. Die 256 Spaltenleiter (X-Leiter) sind jeweils halbiert, wobei jeweils eine Hälfte in.-den Matrixhälften IQa und. 10b liegt. In der Mitte der Matrix-befinden sich 256 Leseverstärker 11„ Diese Leseverstärker sind bistabile Differenzschaltungen, die gemäß einem Merkmal der Erfindung-aufgebaut sind; jede der Schaltungen befindet sich in der Mitte-eines Spaltenleiters. _Mit jeder Seite"dieses Leseverstärkers sind also durch eine Spaltenleiterhälfte 128 Speicherzellen verbunden» Der Halbleiter-Chip erfordert nur eine einzige Versorgungsspannung Vdd von 5 V und einen Masseanschluss Vss. Da keine Substratvorspannung- benutzt wird, wird auch keine interne Ladungspumpe benötigt«

Ein in zwei Hälften aufgeteilter Zeilen= oder X-Adressen= decodierer 12 ist mit Hilfe von sechsehn Leitungen 13 an acht Adressenpuffer 14 über Ausgangsschaltungen 15

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angeschlossen, was gemäß einem Merkmal der Erfindung erfolgt. Eine aus acht Bits bestehende X-Adresse wird den Eingängen der Adreseenpuffer 14 über acht Adresseneingabeleitungen 16 zugeführt. Der X-Decodierer 12 bewirkt die Auswahl aines der 256 Zeilenleiter, der von einer 8-Bit-Adresse an den Eingangsklemmen 16 angegeben wird; wenn sich der ausgewählte Zeilenleiter in der Matrixhälfte 10b befindet, wird auf der anderen Seite des Leseverstärkers 11 eine Zeile aus Blindzellen ebenfalls aktiviert, während dann, wenn eine Zeile in der Matrixhälfte 10a ausgewählt wird, eine Zeile aus Blindzellen 18 aktiviert wird. Die Adressensignale an den Eingabeleitungen 16 werden multiplexiert; die Y-Adresse wird ebenfalls an diese Eingabeleitungen angelegt, und sie wird in einer Gruppe aus acht Puffern 19 festgehalten, die ebenso wie die Puffer 14 gemäß einem Merkmal der Erfindung ausgebildet sind; von den Puffen werden sie über Ausgangsschaltungen 23 und Leitungen an Spaltendecodierer 20, 21 und 22 angelegt. Die Spaltendecodierer 20 und 21 führen eine 1-Aus-64-Auswahl durch, so daß'eine Gruppe aus vier Spalten an eine Gruppe aus 4 DAiA-Lelter 25 und vier DATA-Leiter 26 angeschlossen ist, was auf sechs Bits der aus acht Bits bestehenden Y-Adresse beruht..Der 1-Aus-4-Decodierer 22 wählt Bines der vier Leiterpaare 25 und 26 an Hand von zwei Bits der aus acht Bits bestehenden Y-Adresse aus, und er verbindet das ausgewählte Paar mit einer Daten-Eingabe/Ausgabe-Steuerschaltung 27 über zwei Leiter 28. Ein aus einem Bit bestehendes Dateneingangssignal wird über eine Eingangsklemme 30 einerDateneingabe-Halteschaltung 31 zugeführt,

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deren Ausgang an die Daten-Eingabe/Ausgabe-Steuerschaltung 27 angeschlossen ist« Die Halteschaltung 31 kann ebenso aufgebaut sein, wie die Adressenhalteschaltungen 14. Das aus einem Bit bestehende Datenausgangssignal wird von der Daten-Eingabe/Ausgabe-Steuerschaltung 27 über einen Puffer 32 an eine Datenausgabeklemme 33 angelegt.

Die X-Adresse muß an den Eingangsleitungen 16 erscheinen, wenn einem Eingang 34 ein Zeilenadressenabtastsignal &AS zugeführt wird. In der gleichen Weise muß die Y-Adresse während der Dauer eines Spaltenadressenabtastsignals CAS am Eingang 35 erscheinen. Ein Lese/Schreib-Steuersignal W am Eingang 36 ist ein weiteres Steuersignal der Speicheranordnung. Die drei Eingangssignale werden einer Taktgenerator- und Steuerschaltung 37 zugeführt, die eine große Anzahl von Takt- und Steuersignalen für einen definierten Betrieb der verschiedenen Teile der Anordnung erzeugt. Wenn das Signal ilAS einen niedrigen Wert annimmt, wie in Fig.2a zu erkennen ist, bewirken aus diesem Signal &AS abgeleitete Taktsignale, daß die Puffer 14 die acht Bits annehmen-und festhalten, die dann an den Eingangsleitungen erscheinen. Wenn das Signal CÄS einen niedrigen Wert annimmt, wie in Fig.2b zu erkennen ist, haben in der Schaltung erzeugte Taktsignale zur Folge,daß die Puffer 19 die y-Adresse an den Eingängen 16 festhalten. Die Zeilen- und Spalten-Adressen müssen in den in Fig.2c angegebenen Zeitperioden gültig sein. Für einen Lesezyklus muß das Signal W am Eingang 36 im Verlauf der in Fig.2d angegebenen Zeitperiode einen hohen Wert haben, und das Ausgangssignal am Anschluß 33 ist in der in Fig.2e angegebenen Zeitperiode gültig.FOr einen Schreibzyklt» muß das Signal W nach Fig.2f einen niedrigen Wert haben, und das 'Bit DATA IN muß während

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der in Fig.2g angegebenen Zeitperiode gültig sein. Der Ausgangsstift DATA OUT bleibt in einem hochohmigen Zustand.

In Fig.3 ist ein Teil der Zellenmatrix in schematischer Form dargestellt. In der Mitte der Matrix sind vier gleiche Leseverstärker 11 angeordnet, die an vier Spaltenleiterhälften 38a und 38b angeschlossen sind. 63 weitere Gruppen mit vier Leseverstärkern und Spaltenleitern sind in der Matrix enthalten. Mit Jeder Spaltenleiterhälfte 38a und 38b sind 128 1-Transistor-Zellen verbunden, die jeweils einenSpeicherkondensator 40 und einen Transistor 41 enthalten. Die Zellen sind so aufgebaut wie in der US-PS 4 012 757 beschrieben ist. In Jeder Zeile sind mit den Gate-Elektroden aller Transistoren 41 die Zeilenleiter 43 verbunden; in der Matrix befinden sich 256 gleiche Zeilenleiter 43. Außerdem ist mit jeder Spaltenleiterhälfte 38a oder 38b eine Blindzelle 17 oder 18 verbunden, die aus einem Speicherkondensator 44_f einem Zugriffstransistor 55 und einem Masseanlegungstransistor 45' besteht.Die Gate-Elektroden in allen Blindzellen einer Zeile sind an einen Leiter 46 oder 47 angeschlossen. Wenn die X-Adresse einen der Leiter 43 auf der linken Seite auswählt, wird der zugehörige Transistor 41 eingeschaltet, so daß der Kondensator 40 dieser ausgewählten Zelle mit der Spaltenleiterhälfte 38a verbunden wird, während gleichzeitig der Blindzellen-Wählleiter 47 auf der anderen Seite aktiviert wird und den Kondensator 44 in einer der Zellen 18 mit der Spaltenleiterhälfte 38b verbindet. Der Blindzellenkondesnator 44 hat etwa ein Drittel der Kapazität des Speicherzellenkondensators 40. Die Blindzelle wird vor jedem aktiven Zyklus auf den Wert "0" vorentladen.

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Der Leseverstärker "besteht aus einer bistabilen. Schaltung mit zwei Treibertransistoren 50 und 51, deren GateElektroden mit den Drain-Elektroden 52 oder 53 des jeweils anderen Transistors verbunden sind, so daß ein kreuziireise gekoppeltes Flipflop entsteht» Die Drain-Elektroden 52 und 53 sind an Schaltungspunkte 54 und 55 an den Enden der Leiter 38a und 38b über- den Source-Drain-Stromkanal von zwei Kopplungstransistoren 56 und 57 angeschlossen. Die Gate-Elektroden der Transistoren 56 und 57 sind an eine Quelle angeschlossen die die Taktspannung Ptr liefert, die in Fig.4 j dargestellt ist; diese Taktspannung Ptr liegt während.des-größten Teils des Zyltlus. über der Spannung Vdd, und sie fällt dann während des -aktiven Teils eines Zyklus auf den Spannungswert Vdd ab» Die Schaltungspunkte 54 und 55 der Spaltenleiterhälften 38a und 38b werden über die Source-Drain-Stromkanälevon zwei Transistoren 58 und 59 vorgeladen, die an eine Spannungsquelle Psp angeschlossen sind;_die von dieser Spannungsquelle abgegebene_fin Fig.4g dargestellte Spannunghut während des Vorladeabeohnitts-des"Zyklus den Wert Vdd, sie fällt-dann auf einen Zwischenwert ab und geht schließlich ." während des aktiven Abschnitts des Zyklus gegen Null. Me Gate-Elektroden der Transistoren 58 und 59 sind an die in Fig.Ah dargestellte Taktspannung Fs1 gelegt.-

"Die Source-Elektroden der "Treibertransistoren 50 und" 51 sind am Schaltungspunkt 60 miteinander verbunden; dieser Schaltungspunkt 60 ist über einen Leiter 61 mit dem Schaltungspunkt in allen 256 Leseverstärkern 11 der "Matrix verbunden« Der Leiter ist an einen Transistor 62 und an einen Doppelkanal-Transistor 63 und 64 angeschlossen, der als ein Masseanlegungskanal wirkt.

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An die Gate-Elektrode des Transistors 62 ist das in Fig.4b dargestellte Taktsignal Ps1 gelegt, und an die gemeinsame Gate-Elektrode des Doppeltransistors 63, 64 ist das in Fig.4c. dargestellte Signal R3b2ge3egt,Diese Masseanlegungsanordnung gleicht der in der USA-Patentanmeldung SN 682 687 vom 3.Mai 1973 uirtder USA-Patentanmeldung SN 920 755 vom 30.Juni 1978 beschriebenen Anordnung. Anstelle der Verwendung getrennter Taktsignalquellen für den Doppeltransistor 63, 64 wird als wichtiges Merkmal jedoch nur eine einzige Taktquelle verwendet. Die zwei Stromkanäle des Doppeltransistors 63, 64 schalten an verschiedenen Zeitpunkten ein,da die Kanalfläche des Transistors 64 zur Anhebung seines Schwellenwerts mit einer Ionenimplantation versehen ist, so daß er später als der Transistor 63 einschaltet, auch wenn an seine Gate-Elektrode das gleiche Taktsignal angelegt wird. Der Doppeltransistor 63, 64 (der eigentlich ' ein großer Transistor mit verschiedenen Kanalimplantaten ist ) ist viel größer als der Transistor 62, was das Verhältnis von Kanalbreite zu Kanallänge betrifft. Als Alternative kann auch die Kanallänge des Transistors 64 größer als die Kanallänge des Transistors 63 sein.

Bis hierher gleicht der Betrieb des Leseverstärkers dem Leseverstärker gemäß der USPPS 4 061 999, der in den dynamischen Schreib/Lese-Speichern des Typs 4027 und 4116 angewendet wird. Die Spaltenleiterhälften 38a und 38b und die Schaltungspunkte 54 und 55 werden auf einen Wert nahe der Spannung Vdd während des Vorladeabschnitts des Betriebszyklus vorgeladen, wenn die beiden Signale Päp und P"s1 einen hohen Wert haben. An diesem Zeitpunkt hat auch das Signal Ptr einen hohen Wert, so daß die Schaltungspunkte 52 und 53 ebenfalls vorgeladen werden. Die Transistoren

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und 51 sind gesperrt, da die Transistoren 62 bis 64 gesperrt sind, weil die Signale Pä>1 und Psb2 einen niedrigen Wert haben. Nachdem das Signal Ps1 einen niedrigen Wert angenommen hat, der die Transistoren 58 und 59 sperrt, gelangt vor dem Übergang des Signals Psb1 auf einen hohen Wert eine X-Adresse an einen der Leiter 43 im gleichen Zeitpunkt, an dem einer der Blindzellen-Adressenleiter 46 oder 47 aktiviert wird. Dies verursacht eine Asymmetrie der Spannung an den Schaltungspunkten 54 und 55, und auch an die Schaltungspunkte 52 und 53 gelangt der gleiche Spannungsunterschied, da die Spannung Ptr höher als die Spannung Vdd ist. An diesem Zeltpunkt weichen die Spannungen an den Schaltungspunkten um nicht mehr als etwa 50 mV voneinander ab. Wenn dann das Signal Psb1 einen hohen Wert annimmt, tmd der,kleine Transistor 62 einschaltet, wird der Lesebetrieb ausgelöst, und die Spannungen an den Schaltungspunkten weichen weiter voneinander ab, wenn die "bistabile Schaltung mit den Transistoren 50 und 51 in einen stabilen Zugband übergeht, bei dem ein Transistor leitet und der andere sperrt. Es erfolgt eine geringe Verzögerung des Signals Psb1, und das Taktsignal Psb2 nimmt einen hohen Wert an, so daß die Leseoperation vollendet wird, indem die bistabile Schaltung einrastet und eine gute 1/0-Einstellung an entgegengesetzten Stellenleitern ergibt. Durch den Kondensator 65 und die Streukapazitäten der Transistoren 56 und 57 wird der Spannungspegel des Signals Ptr dynamisch von einem Wert über Vdd bis auf den Wert Vdd nach unten verschoben; der Spannungsabfall am Spannungspunkt 60 gegen den Wert Vss gelangt beim Übergang des Signals Päb1 und dann des Signals Psb2

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auf einen hohen Wert an die Gate-Elektroden der Transistoren 56 und 57. Dies fuhrt dazu, daß über die Transistoren 56 und 57 zwischen den Schaltungspunkten 54 und 52 und zwischen den Schaltungspunkten und 53 ein niederohmiger Kanal aufrechterhalten wird. Während das Aufrechterhalten anfänglich zwischen den Transistoren 50 und 51 erfolgt, werden die Spaltenleiter 38a und 38b kapazitiv von den Abtastschaltungspunkten 52 und isoliert. Wenn einer oder beide Schaltungspunkte 52 und um einen Schwellenspannungswert Vt unter den Wert des Signals Ptr fällt, nimmt die Kanalleitfähigkeit zu, und die Stellenleiter folgen entsprechend dem nun festgelegten und festgehaltenen Zustand der bistabilen Schaltung. Das Signal Ptr wird unmittelbar nach dem Übergang des Signals Psb2 auf den hohen Wert bei Vdd festgeklemmt.

Gemäß einem wichtigen Merkmal wird eine aktive Anhebeschaltung benutzt, damit eine Speicherung eines vollen Vdd-Pegels ermöglicht wird. Diese Schaltung enthält zwei Anhebetransistoren 66 und 67 (Pull-up-Transistoren), die die Schaltungspunkte 54 und 55 an die Spannung Vdd legen; ferner enthält sie Steuertransistoren 68 und 69, die die Gate-Elektroden der Transistoren 66 und 67 mit den Schaltungspunkten 54 und 55 verbinden, sowie Kondensatoren und 71, die die Gate-Elektroden mit einem Verstärkungstakt Pb verbinden, der nach dem Signal Psb2 auftritt. Die Gate-Elektroden der Transistoren 68 und 69 sind an eine Fangspannung Vtr gelegt, die während des aktiven Teils des Zyklus einen um etwa eine Schwellenspannung unterhalb der Spannung Vdd liegenden Wert bleibt und während des Vorladeteils

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des Zyklus den Wert Vdd beibehält.

Nachdem der Lesevorgang im xtfesentlichen beendet ist, und das Signal Psb2 eingeschaltet worden ist, damit zunächst der Transistor 63 mit niedrigem Schwellenwert und nach einer geringen Verzögerung der Transistor mit höherem Schwellenwert leitend-geworden sindj, liegen an den Spaltenleiterhälften 38a und 38b Signale mit dem definierten Binärwert 1 und 0 an. Etwa vier Nanosekunden nach dem Übergang des Signals Psb2 auf-den ' " hohen Wert wird der ausgewählt® X-Adressenleiter (nicht jedoch -der Blindzellenwählleiter) langsam auf den Pegel Vdd + Vt angehoben, damit am Kondensator 40 der ausgewählten Zelle wieder ein voller.Vdd-Pegel hergestellt wird« Die-Spannung am Blindzellen-Wählleiter 46 oder 47 wird nicht angehoben, da der Blindzellenkondensator niemals den Binärwert 1 speichert; er Ist stets entladen oder auf dem Binärwert 0'gehalten. Gleichzeitig mit dem Anheben des Signals.am X-Adressenleiter 43 nimmt das" Taktsignal Pb .einen hohen Wert an, damit die aktiven Lastschaltungen eingeschaltet werden» Das Taktsignal Pb bewirkt über die geschalteten Kondensatoren 70 und 71 eine PegelverSchiebung am Schaltungspunkt 72 oder am Schaltungspunkt 73. Nur einer dieser Schaltungspunkte hat den Binärwert 1 beibehalten, da^die Spaltenleiter an diesem Zeitpunkt nahe der 1/0~Einstellung gehalten sind. Auf Grund des leitenden Zustandes des Transistors 68 oder 69 auf der nach 0 gehenden Seite wird der Schaltungspunkt 72 oder entladen, so daß der geschaltete Kondensator 70 oder 71

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nur eine sehr kleineKapazität aufweist; das Signal Pb lädt daher den Schaltungspunkt 72 oder 73 für diese Seite nicht auf. Der andere Schaltungspunkt 72 oder 73, der auf dem Binärwert 1 nahe der Spannung Vdd gehalten ist, wird auf einen Wert größer als Vdd verschoben, so daß diese Spaltenleiterhälfte über den Transistor 66 oder 67 wieder auf den Spannungswert Vdd nach oben gezogen werden kann* Gleichzeitig mit dem Auftreten des Taktsignals Pb wird das Taktsignal Psp auf den Wert Vss gezogen.

Die Auswahl einer Vierergruppe aus den 256 Spaltenleitern 38a und 38b mit Hilfe des Signals Pyh erfolgt mit einer geringen Verzögerung bezüglich des Zeitpunkts, an dem das Signal Psb2 einen hohen Wert annimmt. Dies gewährleistet einen ruhigen Lesevorgang, da Lesesignale in der Nähe des Leseverstärkers nur während der kritischen Zeitperiöde der Leseoperation auftreten. Der 1-Aus-64-Spaltendecodierer 20 und 21, der räumlich in der Lücke zwischen dem! Leseverstärker 11 und dem DATA-Leiter 25 sowie dem DATA-Leiter 26 liegt, erzeugt nur ein Signal Pyh am Leiter 74, das nur eine Gruppe aus vier, die Schaltungspunkte 54 mit den Leitern 25 verbindenden Transistoren 75 und eine Gruppe aus vier, die Schaltungspunkte 55 mit den Leitern 26 verbindenden Transistoren 76 aktiviert. Die übrigen 63 Gruppen der Leseverstärker 11 werden nicht an die DATA-Leiter und die DATA-Leiter angekoppelt, weil das Signal am Leiter 74 für diese Leseverstärker einen niedrigen Wert hat, obgleich sie für einen Auffrischungsvorgang bei jedem Lese- oder Schreibzyklus wirksam sind.

Nach Beendigung des aktiven Abschnitts eines Lese-oder Schreibzyklus wird der Vorladeabschnitt des Zyklus dadurch aktiviert, daß das Signal kAä einen hohen Wert annimmt.

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Der ausgewählte X-Leiter 43 und der Bildzellenleiter.46 oder 47 werden zuerst auf einen niedrigen Wert gezogen, damit die ausgewählten Bitzellen und Blindzellen isoliert werden. Das Signal Fs1 nimmt dnen hohen, gegen die Spannung Vdd gehenden Wert an* wobei die Spaltenleiter 38a und 38b mit dem Signal Psp verbunden werden, was zu einem raschen Ausgleich der Spannung an den Schaltungs™ punkten 54 und 55 über Psp durch die Transistoren 58 und 59 auf einen geringfügig über Vss liegenden Wert führt. Eine leichte Überlappung zwischen dem Einschalten der Transistoren 58 und 59 durch das Signal P*s1 und das Umschalten des Signals Psp auf einen hohen Wert fördert den raschen Ausgleich bei einem Wert nahe Vss. Wenn das Signal Psp wieder auf einen vollen Spannungswert Vdd angehoben wird und die Spaltenleiter 38a, 38b ebenfalls auf den Spannungswert Vdd angehoben sind, 1st das Signal Fs1 auf einen Spannungswert über Vdd angehoben, was wiederum den Ausgleich fördert, wenn die Spannungen an den Schaltungspunkten 54 und 55 zunehmen» Die Kondensatoren 44 in den Blindzellen werden auf den Wert Vss entladen, indem das Signal Fsd auf den Spannungswert Vdd übergeht. Die Taktsignale Psb1 und Psb2 werden unmittelbar vor dem Ausgleich der Spaltenleiter 38a und 38b auf einen niedrigen Wert gezogen. Das anschließende Vorladen der Spaltenleiter 38a und 38b sowie der Schaltungspunkte 52, 53 und 60 hebt das Signal Ptr auf einen über der Spannung Vdd liegenden Wert über die Transistoren 56 und 57 an. Das Signal Pb wird ebenfalls vor dem Ausgleich niedrig gemacht, so daß in den VorladeausgleichsVorgang des Leseverstärkers keine Störungen eingeführt werden. Das Signal Vtr wird auf Vdd vorgeladen, und am Start des aktiven Abschnitts des Zyklus

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wird das Signal Vtr auf einen Wert unter Vdd gezogen, damit gewährleistet wird, daß die aktiven Lasten vollständig unwirksam bleiben, bis das Signal an einem der Spaltenleiter 38a und 38b auf Vdd-2Vt fällt, und damit auch gewährleistet wird, daß zusätzliche Störkapazitäten an den Schaltungspunkten 72 und 73 von den Spaltenleitern 38a und 38b nicht erkannt werden, bis das Einrasten des Leseverstärkers eingetreten ist.

Die Eingangspufferschaltung

In Fig.5 ist eine Ausführungsform eira* Eingang Pufferschaltung 14 dargestellt. Diese Schaltung besteht aus einem symmetrischen Flipflop mit zwei Treibertransistoren 80 und 81, deren Drain-Elektroden an den Schaltungspunkten und 83 kreuzweise mit den Gate-Elektroden des Jeweils anderen Transistors zur Erzielung eines bistabilen Betriebs verbunden sind. Die Eingangstransistoren 84 und 85 sind parallel zu den Treibertransistoren geschältet. An die Gate-Elektrode des Transistors 85 ist über eine Leitung 86 und einen Transistor 87 eine Bezugsgleichspannung von etwa 1,5Vangelegt« Das festzustellende, zu verstärkende, und festzuhaltende Eingangssignal wird über eine EingangFklemme 16, 30 oder 36 und über zwei Serientransistoren 88 und 89 der Gate-Elektrode des Transistors 84 zugeführt. Der Wert der Bezugsgleichspannung ist so gewählt, daß er in der Mitte zwischen dem ungünstigsten niedrigen TTL-Pegel von 0,8V und dem ungünstigsten hohen TTL-Pegel von 2,2 V liegt. Das Eingangssignal und die Bezugsgleichspannung werden an die Schaltungspunkte 91 und 92 angelegt und an den Kondensatoren 93 und 94 festgehalten, wenn ein Takt-

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signal Pmf den Wert Vss annimmt. Das Taktsignal PmT, das an die Gate-Elektroden derTransistoren 87, 88 und 89 angelegt wird, ist in Fig.6a dargestellt. Zur Erzielung einer guten Leitfähigkeit der Transistoren 84 und 85 und dem daraus resultierenden Setzen des Flipflops wurde nach dem Stand der Technik die Spannung an den Schaltungspunkten 91 und 92 mit Hilfe von Kondensatoren über die Schwellenspannung angehoben,die dieser Schaltungspunkte mit einem besonderen Taktsignal verbinden, und die Bauelementgrößen und der räumliche Aufbau wurden ausgeglichen und symmetrisch gehalten, damit sich ein zuverlässiger Betrieb ergab. Nach der Erfindung werden andere Verfahren angewendet, wie noch erläutert wird.

Die Ausgangsstufe der Pufferschaltung hat die Funktion, die Spannungsänderung an den Schaltungspunkten 82 und 83 festzustellen, wenn das Flipflop arbeitet. Ein Transistor

95 ist zwischen die Spannungen Vdd und einen Schaltungspunkt

96 eingefügt, der seinerseits über die Source-Drain-Kanäle von zwei TransL stören 97 und 98 mit den Schaltungspunkten 99 und 100 in Verbindung steht. An die Gate-Elektroden dieser drei Transistoren 95, 97 und 98 ist ein Taktsignal Fm angelegt, das in Fig.6b dargestellt ist. Während des Vorladeabschnitts des Zyklus werden die internen Schaltungspunkte vorgeladen, wenn das Signal Pm einen hohen Wert hat; die Transistoren 95_f 97 und 98 sind eingeschaltet, was zu einem Ausgleich der Spannungen an den Schaltungspunkten 99 und 100 und zum Vorladen dieser Schaltungspunkte auf den Wert Vdd - Vt führt. Wenn das Signal Pm einen hohen Wert hat und auch an den Schaltungspunkten 99 und 100 eine Spannung mit hohem Wert liegt, hat nach Fig.6c das Takt-

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signal Pm einen niedrigen Wert, der nahe des Massewerts Vss liegt oder gleich diesem Masswwert ist.Die zwischen das Taktsignal Pm und die Schaltungspunkte 82 und 83 eingefügten Transistoren 101 und 102 sind eingeschaltet, wenn das Taktsignal Pm einen hohen Wert hat, so daß die Schaltungspunkte 82 und 83 auf einen niedrigen Wert,oder den Massewert Vss vorgeladen werden.Dadurch werden zwei Transistoren 103 und 104 gesperrt gehalten. In der Pufferschaltung fließt kein Gleichstrom.

Die Bezugsgleichspannung mit dem Wert 1,5V wird an den Schaltungspunkt 92 über den Übertragungs- und Haltetransistor 87 angelegt, wenn das Signal PmT einen hohen Wert hat, während an den Schaltungspunkt 91 über die Transistoren 88 und 89 der TTL-Eingangssignalpegel angelegt wird. Der Eingang weist eine Einstellzeit mit dem Wert tsu auf, wie in Fig.6d dargestellt ist; diese Einstellzeit ist die Zeitperiode, in der das Eingangssignal gültig sein muß, bevor das Taktsignal FmT einen niedrigen Wert annimmt, so daß die Kapazität am Schaltungspunkt 91 vollständig geladen werden kann. Wenn das Taktsignal Pmf einen niedrigen Wert annimmt, werden die Transistoren 87, 88 und 89 gesperrt, damit der TTL-Pegel am Schaltungspunkt 91 und der Bezugsspannungspegel Vref am Schaltungspunkt 92 festgehalten werden. Auf Grund der Überlappung der kapazitiven Kopplung von den Gate-Elektroden der Transistoren 87 bis 89 ergibt sich eine kleine Absenkung der Spannungspegel an den Schaltungspunkten 91 und 92. Wenn das Taktsignal Pm einen hohen Wert annimmt, können die Transistoren 101 und 102 beginnen, zu leiten; wenn die Spannung an einem oder an beiden Knotenpunkten 91 und 92 über den Schwellenspannungswert Vt der Transistoren 84 oder 85

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liegt, können die Transistoren 84 und/oder 85 leitend werden. Durch dm Transistor, an dem die höchste Gate-Spannung anliegt, fließt mehr Strom« Die Spannung an den beiden Schaltungspunkten 82 und 83 beginnt mit dem Taktsignal Pm anzusteigen,wie in Fig»6e zu erkennen ist. Wenn ein TTL-Pegel für den Binärwert 1 an den Eingang 16 angelegt und am Schaltungspunkt 91 festgehalten wird, dann leitet der Transistor 84 mehr als der Transistor 85. Der Schaltungspunkt 82 wird gegen den Massewert Vss gezogen, so daß derTransistor 81 gesperrt wird und die Spannung am Knotenpunkt 83 weiterhin zum Auslösen des Flipflops ansteigen kann. Der Transistor 104 ist gesperrt, und der Transistor 103 ist leitend, so daß der Schaltungspunkt 100 auf dem hohen Pegel Vdd - Vt vorgeladen bleibt, während der Schaltungspunkt 99 auf Yss entladen wird., Die Schaltungspunkte 99 und 100 sind die Ausgänge der ersten Stufe des Eingangspuffers 14„ Die Strom-*- ansteuerfähigkeit der Transistoren 101 und 102 ist begrenzt, so daß typischerweise zwei weitere Pufferstufen» die durch die Ausgangsstufen 15 oder 23 repräsentiert sind, zur Aussteuerung der Adressendecodierer, beispielsweise mit den EingangsSignalen A und A benutzt werden.

Die Arbeitsweise für die Eingabe eines TTL-Pegels mit dem Binärwert 0 ist ähnlich, jedoch schaltet dalaei das Flipflop in den entgegengesetzten Zustand.

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Die Spannung am Schaltungspunkt 92 ist dabei größer als die Spannung am Schaltungspunkt 91, nachdem das Signal Pmf einen niedrigen Wert annimmt. Der Transistor 85 zieht die Spannung am Schaltungspunkt 83 gegen den Massewert Vss, so daß der Transistor 80 gesperrt ist. Dadurch kann die Spannung am Schaltungspunkt 82 weiterhin mit dem Taktsignal Pm ansteigen. Der Transistor 104 schaltet ein, so daß der Schaltungspunkt 102 entladen wird, während der Transistor 103 gesperrt wird, was zur Folge hat, daß die Spannung am Schaltungspunkt 101 einen hohen Wert beibehalten kann.

Bis hierher ist die Eingangspufferschaltung bekannten Pufferschaltungen sehr ähnlich, die beispielsweise in den Speichern des Typs 4116 benutzt wurden.

Gemäß einem besonderen Merkmal werden für die Eingangstransistoren 84 und 85 Transistoren mit niedrigem Schwellenwert oder Transistoren vom Verarmungstyp verwendet. Dadurch · ist es nicht mehr notwendig, die Spannung an den Schaltungspunkten ,91 und 92 anzuheben. Die Transistoren 84 und 85 sind so ausgelegt, daß sie eine negative Betriebsschwellenspannung haben, so daß die Transistoren eingeschaltet sind, nachdem das Taktsignal Pmf einen niedrigen Wert angenommen hat. Dies bedeutet, daß die Transistoren 84 und85 im Verlauf des Herstellungsprozesses durch Implantieren oder auf andere Weise so behandelt werden, daß ihre Schwellenspannungen bei etwa 0 V oder bei einem geringfügig negativen Viert liegen. Durch Anwendung einer einzigen Ionenimplantation erfolgt eine Schwellenspannungseinstellung der Transistoren 87, 88, 89, 97, 98, 101 und 102 in der Weise, daß diese eiran

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mittleren Schwellenspannungswert haben, der größer als der Schwellenspannungswert der Transistoren 80, 81, 84 und 85, jedoch kleiner als der Schwellenspannungswert der Transistoren 103 und 104 ist. Die Transistoren 103 und 104 sind dagegen zweifachimplantiert, damit sie eine Schwellenspannung von etwa 0,8 V oder darüber erhalten. Ein TTL-Pegel beträgt 0,8 V. Der höhere Schwellenspannungswert der Transistoren 103 und 104 bewirkt eine Verzögerung des Einschaltens dieser Transistoren, bis die Spannung am Schaltungspunkt 82 oder 83 einen höheren Wert erreicht hat, als er erforderlich wäre, wenn alle Bauelemente den gleichen Schwellenwert haben würden; die Wirkung von Störspannungsstoßen an den Schaltungspunkten 82 und 83 werden dabei reduziert, wenn Pm ansteigt, wie in Fig.6e zu erkennen ist. Der Transistor 95 ist so ausgelegt, daß sein Schwellenspannungswert höher als der der Transistoren

97 und 98 liegt. Dies wird durch eine Doppelimplantierungseinstellung oder durch Verwendung einer schmalen Kanalbreite und größeren Kanallänge erhalten. Die Transistoren 97 und

98 bleiben im Triodenbetriebsbereich, auch wenn der Transistor 95 im Sättigungsbetrieb arbeitet. Bei Transistoren 97 und 98 mit niedrigerer Schwellenspannung können die Schaltungspunkte 99 und 100 auf den Wert Vdd abzüglich der Schwellenspannung des Transistors. 95 vorgeladen werden, wenn der Körpereffekt der Transistoren 97 und 98 berücksichtigt wird, der ein Einschalten der vor dem Transistor 95 ergibt, wenn das Taktsignal Pm einen hohen Wert annimmt. Dadurch können sich die Span^ nungen an den Schaltungspunkten 99 und 100 ausgleichen, bevor die Schaltungspunkte beginnen, sich über den Transistor 95 aufzuladen.

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Die Kondensatoren 93 und 94 liegen zwischen den Schaltungspunkten 91, 92 und Vss und nicht Vdd, wie es bisher der Fall war. Eine Störspannungsspitze an Vss bewirkt eine Pegelverschiebung an den Source-Elektroden der Transistoren 84 und 85 und eine Vergrößerung der Schwellenspannung dieser Transistoren auf Grund des Körpereffekts. Mit Kondensatoren 101 und 102, die mit einem Belag an Masse Vss liegen, gelangt die Störung auch zu den Schaltungspunkten 91 und 92,so daß die Gate-Spannung um den Wert der vergrößerten Source-Spannung zunimmt, was die Gate-Source-Spannung konstant hält. Diese zusatzliche Störunempfindllchkeit ermöglicht auch bei Vorhandensein von Störungen das Durchführen des Lesevorgangs.

Das in Fig.6c dargestellte Taktsignal Pm ist ein Impulssignal, damit die Zeitperiode auf ein Minimum verkürzt wird, in der ■ ein Gleichstromweg von Vdd nach Vss durch die Transistoren 101 und 84 oder die Transistoren 102 und 85 vorhanden ist.

In Fig.7 ist das Layout eines kleinen Teils eines Halbleiter-Chips dargestellt, der den gesamten 64K-Speicher von Fig.1 mit dazugehöriger Peripherieschaltung enthält. In Fig.7 ist nur ein Abschnitt eines der 16 Adressenpuffer 14 und 19 dargestellt, wobei die Abmessungen der dargestellten Teile etwa 25 x 50 um betragen. Der gesamte Halbleiter-Chip hat Abmessungen von etwa 3,7 x 5,6 mm (150 χ 225 mils). Eine Eingangsleitung 16 ist mit Hilfe eines Metalleiters 105 mit einem Ende eines länglichen, unregelmässig geformten N -Vertiefungsbereichs 106 verbunden, der die Source- und Drain-Zonen der Transistoren 88 und 89 enthält. Die Gate-Elektroden dieser zwei Transistoren sowie die Gate-Elektrode des Transistors 87 sind von einem Segment 107 aus polykristallinem Silizium gebildet. Verlängerungsabschnitte 108, 109

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110 des Segments 107 bilden die Gate-Elektroden der Transistoren 87, 88 bzw. 89. Die Bezugsspannungszuführung 86 ist ein an die Source-Elektrode 111 des Transistors angeschlossener Metalleiter, und die Drain-Elektrode dieses Transistors 87 ist mittels eines Metalleiters über einen von dem Metalleiter zum Vertiefungsbereich führenden Kontakt 114 an die Gate-Elektrode des (nicht dargestellten) Eingangstransistors 85 angeschlossen. Der Eingang für das Taktsignal PmT ist ein Metalleiter 115, der bei einem vom Metall zum polykristallinen Silizium führenden Kontakt 116 an das Segment 107 angeschlossen ist. Ein Ende des Vertiefungstoereichs 106 an der Drain-Elektrode des Transistors 88 ist mittels eines MetaTLeiters 117 und eines von dem Metall zum Vertiefungsbereich führenden Kontakts 118 an die Gate-Elektrode des Transistors 84 angeschlossen. Ein mit der Drain-Elektrode des Transistors 88 und der Source-Elektrode des Transistors 89 einteilig verbundener Verlängerungsabschnitt 119 des Vertiefungsbereichs bildet den unteren Belag eines Kondensators 120_s Der "obere Belag dieses Kondensators 1st von einem Segment, aus polykristallinem Silizium gebildet, das über einen Metalleiter 121 und einen vom Metall zum polykristallinen Silizium führenden Kontakt 122 an die Spannung Vdd gelegt ist. Alle diese Elemente sind von einer Vertiefungszone mit N⁺-Diffusion umgebe* die als Schutzring wirkt und Minoritätsladungsträger (Elektronen) sammelt, die von Störsignalquellen in das Silizium injiziert werden könnten» Der Schutzringbereich 123 ist bei einem vom Metall zu dem

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bereich führenden Kontakt 124 an die Spannung Vdd gelegt.

Bei dieser Beschreibung von Fig.7 wird der Ausdruck "Vertiefung" dazu benutzt, einen Bereich anzugeben, an dem kein dickes Feldoxid aufgewachsen ist; es handelt sich dabei um einen Bereich, der im Verlauf des Feldoxidationsschritts des Herstellungsprozesses von einer Nitridoxidationsmaske bedeckt ist. Die Vertiefung enthält daher alle N⁺-Diffusions-Zonen und alle Kanalzonen unter dem Gate-Oxid, d.h. alle aktiven Bereiche.

Es sei bemerkt, daß die Schaltung des hier beschriebenen Puffers weniger kompliziert als bisher benutzte Eingangspuffer ist. Es werden keine Anhebekondensatoren und Verzögerungsschaltungen zur Erzeugung von Anhebesignalen benötigt. Die reduzierte Anzahl von Bauelementen ergibt ein kleineres Layout. Die kritische Taktsteuerung wird im Vergleich zu bekannten Schaltungen vereinfacht, bei denen die Eingangs- und Bezugsschaltungspunkte angehoben werden mußten, bevor die bistabile Schaltung kippen konnte, was der Taktsteuerung Einschränkungen auferlegte. Bei der hier beschriebenen Schaltung wird das eingegebene Datensignal DATA IN festgehalten, sobald das Taktsignal Pmf abschaltet, und die bistabile Schaltung kann mit dem Umschalten beginnen. Dabei wird nicht nur die Zeitsteuerung vereinfacht, sondern auch die Schaltzeit wird verkürzt. Die Adressensignale A, H sind an den Leitern 13 oder 24 in kürzerer Zeit, d.h.nach einer geringeren Laufzeitverzögerung vorhanden, nachdem die Adresse an den Leitungen 16 anliegt und das Taktsignal RAS oder CAS auftritt. Das Leiten eines größeren Stroms bei niedrigeren Spannungen auf Grund der herabgesetzten Schwellenspannung Vt der Transistoren 80, 81, 84 und 85 ergibt eine kürzere Schaltzeit. Die Störunempfindlichkeit wird verbessert, da die Schwellenspannung Vt der Transistoren 103 und erhöht ist . Eine an den Schaltungspunkten 82 und 83 beim Übergang des Taktsignals Pm auf einen hohen Wert vorhandene

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Störung wird mit einer reduzierten Wahrscheinlichkeit zum Ausgang übertragen. Auch die Unempfindlichkeit gegenüber Störungen an Vss wird auf Grund der Tatsache verbessert, daß die Kondensatoren 93 und 9^ an Masse Vss und nicht an der Spannung Vdd liegen.

Die integrierte N-Kanal-Speicherschaltung von Fig„1 macht von der positiven Spannung mit dem Wert 5 V als Binärwert 1 Gebrauch, und diese positive Spannung wird an einigen Schaltungspunkten gespeichert, die vorübergehend von der Versorgungsspannungsquelle abgetrennt sind. Der jeden, dieser Schaltungspunkte umgebende PN-Übergang ist in Sperrichtung vorgespannt,, so daß sich um den Übergang eine breite Verarmungszone in das Substrat nach unten erstreckt« Durch die Verarmungszone fließt infolge der Erzeugung von Löcher-Elektronen-Paaren, die in dieser Zone erzeugt werden, ein kleiner Leckstrom, doch ist dieser Leckstrom so niedrig, daß das gespeicherte Potential lange Zeit anhalten kann. Speicherpunkte mit induzierten Übergängen,, wie sie bei den Kondensatoren 14 in den Speicherzellen der Matrix 10 benutzt werden, haben den gleichen Typ des Leckstroms, wie PN-Übergänge.

Wenn ein Loch-Elektronen-Paar üblicherweise durch thermische Anregung entsteht, wird das Elektron von der N⁺-Diffusionszone oder von der induzierten N-Zone angezogen, wo es ein Majoritätsladungsträger ist, während das Loch in das Substrat wandert, wo es ebenfalls ein Majoritätsträger ist. Auf diese Weise in den Speicherpunkt eintretende Elektronen zeigen die Neigung, das positive Potential zu entladen. Für den Fall einer in Durchlaßrichtung vorgespannten Diode, wie am Übergang zwischen dem N⁺-Vertiefungsbereich 106 und dem Substrat beim Anlegen einer negativen

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Spannung an den Eingangsleiter 105, geschieht das entgegengesetzte, was bedeutet, daß Elektronen von der N-Diffusion in das P-Substrat 30 als Minoritätsladungsträger gepumpt werden, während Löcher in der Gegenrichtung fließen. Die in das P-Substrat injizierten Elektronen zeigen die Neigung, mit den Löchern im P-Material zu rekombinieren, doch diffundiert eine große Anzahl über eine Strecke in der Größenordnung mehrerer Vielfacher von 25/um im Substrat und verbleibt dort für die Dauer mehrerer Millisekunden vor der Rekombination. Die Speicherzellen in der Matrix liegen innerhalb der Diffusionsxänge für Minoritätsladungsträger von den Eingangsschaltungepunkten entfernt. Wenn eine ausreichende Anzahl von Minoritätsladungsträgern einen Speicherschaltungspunkt, beispielsweise einen Kondensator 14, erreicht, kann sie den Schaltungspunkt vollständig entladen, wenn sie von der Verarmungszone erfaßt wird , die den Schaltungspunkt umgibt.

Ein Hauptmerkmal einer AusfUhrungsform ist das Hinzufügen des N⁺-diffundierten Sammelrings 123, der an die Spannung Vdd gelegt ist und die von dem N⁺-Vertiefungsbereich 106 gebildete Eingangsdiode vollständig umgibt; dabei handelt es sich um die erste Diode, die für das Eingangssignal zu erkennen ist. Der Sammelring 123 hat die Wirkung, einen großen Anteil der injizierten Minoritätsladungsträger zu sammeln, wodurch die Anzahl der Minotirätsladungsträger, die die Speicherpunkte erreicht, auf einen annehmbaren Wert herabgesetzt wird. Ein aus polykristallinem Silizium bestehender Widörstand125 kann in Serie zum Leiter 105 benutzt werden, der vom Eingangsanschluß kommt, damit der in die Eingangsdiode fließende Strom und dadurch die Injektion \Λοη Minoritätsladungsträgern reduziert werden.

Ein Test zeigt, daß der im Substrat fließende Strom, der auf eine Minoritätsladungsträgerinjektion zurückzuführen ist, ohne das Anlegen des Sammelrings 123

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an die Spannung + 5 V dreimal so groß wie beim Anlegen der Spannung 5 V ist. In dem dynamischen MOS-Schreib/ Lese-Speicher mit dem Sammelring 123 reicht diese Reduzierung- aus, einen Betrieb der Schaltung eu ermöglichen, bei dem eine Unterschreitung der Eingangsspannungen an allen Eingängen gleichzeitig von -1,0 V vorliegt. Dies war bisher bei einem N-Kanal-MOS-Schreib/Lese-Speicher ohne Substratvorspannung unmöglich.

In Fig.5 ist im linken Teil der Schaltung die nach der Erfindung ausgebildete Vorspannungserzeugungsschaltung dargestellt. Der Eingang zwischen der Anschlußklemme und der Leitung 106 enthält einen Widerstand R1, der vom Substrat isoliert ist, sowie einen Widerstand R2, der über eine Diode D mit dem Substrat verbunden ist. Der Widerstand R2 wäne üblicherweise eine diffundierte oder implantierte N-Zone in der Oberfläche des Substrats aus monokristallinem P-Silizium, so daß die Diode D ein PN-Übergang ist, obgleich an dieser Stelle vorzugsweise eine Schottky-Diode verwendet wird, da diese eine niedrigere Durchlaßspannung als andere PN-Ubergänge in der Schaltung hat und daher vor den anderen übergängen zu leiten beginnt. Der Widerstand R1 wäre typischerweise eine implantierte Polysiliziumzone über dem Feldoxid, wie in der US-PS 4 110 000 angegeben ist, doch könnte er auch aus einem anderen Material bestehen, solange es einen hohen Widerstandswert ergibt, und keinen PN-Übergang zum Substrat und auch keine Verarmungszone im darunterliegenden Substrat enthält. Der Wert des Widerstandes R1 ist viel größer als der des Widerstandes R2, und er ist so hoch, wie es die für die Eingangsschaltung angegebene RC-Zeitkonstante zuläßt.

Wenn beim Betrieb der Eingangsschaltung die Spannung an

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der Eingangsklemme 16 ausreichend negativ wird, werden die Π-Vertiefungsbereiche des Widerstandes R2 (durch die Diode Π repräsentiert) und des Transistors 88 in Vorwärtsrichtung vorgespannt, so daß vom Substrat Strom zur Anschlußklemme fließt. Dieser Strom verursacht einen Spannungsabfall am Serienwiderstand, so daß die Widerstände RH und R2 die Vertiefungsbereiche auf ein höheres Potential als die Anschlußklemme vorspannen. Diese Spannung an den Vertiefungsbereichen hängt von dem gezogenen Strom und vom Wert des Serienwiderstandes ab. Eine negative Spannung an einem Vertiefungsbereichs bezüglich des Substrats führt zur Injektion von Minoritätsladungsträgern, von denen einige oder die meisten vom Schutzring 123 erfaßt werden können. Damit die in das Substrat außer·den erfaßten Ladungsträgern in das Substrat injizierten Ladungsträger auf ein Minimum herabgesetzt werden, spannt der mit dem Injektionsschaltungspunkt in Serie geschaltete Widerstand R1 diesen Schaltungspunkt positiver vor, so daß die Injektion herabgesetzt wird. Der größte Teil des Stroms durch den PN-Übergang vom Substrat zum Vertiefungsbereich sollte von der Diode D und nicht von den Transistoren 88, 89, usw. stammen, da der Widerstand R2 und die Diode D von dem Schutzring umgeben sind und am Rand des Halbleiter-Chips von der kritischen Schaltung entfernt angeordnet sind; der größte Teil des Diodenstroms, der von der Diode D und vom Widerstand R1 kommt, soll den Schaltungspunkt N auf einen Wert vorspannen, der nahe der Durchlaßspannung von etwa -0.,6 V liegt.

Der Widerstand R3 ist ein wahlweise hinzugefügter Widerstand; dieser Widerstand bewirkt eine weitere Vorspannung der Schaltungspunkte hinter dem Schaltungspunkt N in Richtung näher zur Durchlaßspannung. Da der Widerstand R2 den meisten Strom liefert, spannt jeder zusätzliche, von den Vertiefungsbereichen des Puffers gelieferte Strom

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den Schaltungspunkt 106 noch positiver vor, als den Schaltungspunkt W, so daß die Injektion noch geringer wird, als es bei der Spannung desKnotenpunkte N1 der Fall wäre.

Im rechten Abschnitt der in Fig,5 dargestellten Schaltung ist ein Bezugsspannungsgenerator gemäß einem weiteren Merkmal der Erfindung dargestellt. Der Leiter 105 und der Eingang Vref sind an einen Ausgangsschaltungspunkt 130 eines Source-Folgers angeschlossen, der einen Treibertransistor 131 sowie eine lange l(ette von Lasttransistoren 132 enthält. Die Gate-Elektroden aller dieser Transistoren sind miteinander und mit einem Schaltungspunkt 133 verbunden. Die Serie von Source-Drain-Kanälen der Transistoren 131 und 132 liegt zwischen Vdd und Vss. Der Pegel des Ausgangsschaltungspunkts130 liegt um etwas mehr als eine Schwellenspannung unter dem Pegel am internen Schaltungspunkt 133. Die lange Kette von Transistoren 132 wirkt wie ein einziger Transistor mit einem langen, schmalen Kanal, d.h. einem niedrigen Verhältnis von Breite zu Länge. In einem bevorzugten Ausführungsbeispiel sind 17 gleiche Transistoren mit Standardgröße zur Bildung der Kette aus Lasttransistoren 132 verwendet. Der Source-Folger hat lediglich die Aufgabe, die Ausgangsstrombelastbarkeit des Bezugsspannungsgenerators zu vergrößern. Der Schaltungspunkt 133 kann nicht mit jeder zeitlichen Stromentnahme belastet werden. Der Source-Folger führt jedoch einen Spannungsabfall ein, so daß die Spannung am Schaltungspunkt 133 dementsprechend eingestellt wird. Zwischen dem Schaltungspunkt 133 und Masse Vss liegen drei Gruppen von Transistoren 134, deren Gate-Elektroden jeweils mit den Drain-Elektroden verbunden sind, so daß

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der Spannungsabfall an dieser Kombination etwa drei Schwellenspannungen Vt beträgt. Jede Gruppe enthält drei parallelgeschaltete Transistoren mit Standardgröße zur Vergrößerung des effektiven Verhältnisses von Breite zu Länge. Eine weitere lange Kette von Transistoren 135 liegt zwischen dem Schaltungspunkt 133 und Vdd. Bei diesen Transistoren sind die Gate-Elektroden an die Spannung Vdd gelegt, so daß sich die Kette wie ein Transistor mit einem sehr niedrigen Verhältnis von Kanalbreite zu Kanallänge verhält. In einem bevorzugten Ausführungsbeispiel sind 36 Transistoren 135 in Serie geschaltet. Der Vorteil der Verwendung mehrfacher Transistoren mit Standardgröße besteht darin, daß der Transistor bekannt und genau charakterisiert ist, so daß seine Verhaltensdaten vorausgesagt werden können. Alle Paktoren oder Prozeßänderungen, die einen Transistor beeinflussen, beeinflussen die: anderen in der gleichen Weise. Bis hierher gleicht die Schaltung im wesentlichen dem Stand der Technik. Die Änderung der Ausgangsspannung am Schaltungspunkt 86 mit Änderungen der Versorgungsspannung Vdd und der Schwellenspannung Vt ist in Fig.8 dargestellt. Nach der Erfindung ist an den Schaltungspunkt 133 eine Kombinationschaltung aus drei Transistoren 136 angeschlossen, damit die in Fig.8 dargestellten Kurven insbesondere für niedrige Werte der Schwellenspannung Vt flacher gemacht werden. Die Source-Drain-Kanäle der drei Transistoren 136 sind in Serie geschaltet, und die Serienschaltung ist zwischen Vdd und den Schaltungspunkt 133 eingefügt. Die Gate-Elektroden sind einzeln an die Drain-Elektroden der Transistoren 136 angeschlossen. Diese Kompensationsschaltung wird bei hohen Schwellenspannungswerten gesperrt, so daß sie keine Auswirkung auf den Betrieb der Schaltung hat. Der Spannungsabfall von Vdd zum Schaltungspunkt 133 ist nicht so groß, daß er

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die drei Schwellenspannungsabfälle der drei Transistoren überschreitet. Für niedrige Schwellenspannungswerte leiten die Transistoren 136, so daß die Spannung am Schaltungspunkt 133 hoch gehalten wird. Bei einer Spannung Vdd von 5 V und einer Schwellenspannung Vt von 0,117 V hat die Bezugsspannung Vref den Wert 1,53 V mit den Kompensationstransistoren 136, während sie ohne diese Transistoren beispielsweise nur 1,08 V beträgt. Die Trennlinie in den Diagrammen von Fig.8 gibt die Stelle an, an der die Transistoren 136 zu leiten beginnen» Wenn sich die Schwellenspannung bei verschiedenen Fabrikationschargen ändert und die Versorgungsspannung unter sich ändernden Betriebsbedingungen schwankt, bleibt die Bezugsspannung Vref wesentlich konstanter, so daß die Eingangssignale des Speichers von Fig.1 wesentlich genauer auf die herkömmlichen TTL-Pegel ansprechen.

Unter Bezugnahme auf Fig»8 wird nun ein herkömmlicher Taktgenerator beschrieben; eine Verbesserung dieser Schaltung zur Lösung einiger in ihr auftretenden Probleme wird anschließend erläutert. Diese Schaltung kann im Generator 37 von Fig.1 zur Erzeugung der in FigΛ dargestellten Taktsignale benutzt werden.

Der Taktgenerator von Fig.8 empfängt ein Eingangstaktsignal 01 an einer Eingangsklemme 10, und er empfängt ein zweites Eingangstaktsignal 02 an Eingangsklemmen und 12, damit an einer Ausgangsklemme 13 ein Ausgangstaktsignal 03 erzeugt wird. Die Vorderflanke des Ausgangstaktsignals 03 ist um eine Zeitperiode 14 gegenüber der Vorderflanke des Eingangstaktsignals 01 verzögert, wie in den Figuren 9a und 9b zu erkennen ist; diese Verzögerung wird mit Hilfe von zwei Stufen eingeführt, die die die Transistoren 16 und 17 enthalten. Das Ausgangstaktsignal 03 endet, wenn das Eingangstaktsignal"02 einen

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hohen Wert annimmt, so daß die Hinterflank? des Ausgangstak tsignals 03 fast mit der Vorderflanke des Taktsignals 02 zusammenfällt. Im Verzögerungsabschnitt der Schaltung sind zwei Transistoren 18 und 19 enthalten, deren Gate-Elektroden, die von einem Signal ^ angesteuert sind, eine Entladung des Schaltungspunkts 20 auf Masse Vs s bewirken, bevor ein Betriebszyklus beginnt;außerdem laden sie einen Schaltungspunkt 21 auf den Spannungswert Vdd - Vt auf. Ein Schaltungspunkt 22 wird über einen Trennwiderstand 23 ebenfalls auf den Spannungswert Vdd - Vt aufgeladen. Der Rest der Schaltung arbeitet als Treiberschaltung. Der auf einen hohen Wert vorgeladene Schaltungspunkt 21 hält die Gate-Elektroden der Transistoren 24 und 25 während des Signals ^ auf einem hohen Wert. Solange der Transistor 25 leitet, wird das Signal am Ausgang 13 auf einem niedrigen Wert gehalten. Wenn das Eingangstaktsignal 01 beginnt, am Zeitpunkt 26 einen hohen Wert anzunehmen, wird der Schaltungspunkt 22 von der Gate-Drain-Kapazität des Transistors 27 angehoben. Die Spannung am Schaltungspunkt 22 ist in Fig.9c als Linie 22^f dargestellt; diese Spannung bleibt im Verlauf der Zeitperiode 28 hoch, die gleich der Anstiegszeit des Eingangstaktsignals 01 ist, so daß der Transistor

27 während dieser Zeitperiode im Triodenbereich arbeitet. Als Folge davon folgt die Spannung am Schaltungspunkt 29, die in Fig.9c als Linie 29' dargestellt ist, nahezu genau der Vorderflanke des Eingangstaktsignals 01 nach. Diese Spannung 29' lädt einen Bootstrap-Kondensator 30 in der Treiberstufe auf den Wert Vdd auf, und sie bereitet die Tre'iberstufe so vor, daß sie ein Ausgangssignal erzeugen kann, wenn sich die Spannung 21' am Schaltungspunkt 21 entläd;fc. Während der Anstiegszeit

28 des Eingangstaktsignals 01 bleibt die Spannung am Schaltungspunkt 21 hoch, was auf die Verzögerung des Aufladens der Gate-Elektrode des Transistors 17 über

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den Transistor 16 zurückzufuhren ist. Der Schaltungspurikt und der Ausgang 30 werden daher niedrig gehalten, da die Transistoren 24, 25 im eingeschalteten Zustand gehalten sind, so daß sich der Kondensator 30 über den Transistor 24 aufladen kann. Der Transistor 23 wird nahe des Sperrzustandes gehalten, so daß im Verlauf der Zeitperiode 28 keine Ladung aus dem Schaltungspunkt 22 verlorengeht. In der Nähe des Endes der Anstiegszeit 28, etwa am Zeitpunkt 32, beginnt der Schaltungspunkt 21 sich auf Grund des EingangstaktsignaLs 01 zu entladen, das über d.ie Verzögerungstransistoren 16 und 17 übertragen wird, was in Fig.9c an der Linie 21' zu erkennen ist. Dies entlädt auch den Schaltungspunkt 22 über den Transistor 23 entsprechend der Linie 22', so daß der Transistor 27 gesperrt wird und der Schaltungspunkt 29 an diesemZeitpunkt mit eirar Spannung von etwa Vdd isoliert wird, wie die Linie 29' angibt. Wenn sich der Schaltungspunkt 21 entlädt _t werden die Transistoren 24, 25 gesperrt, so daß der Schaltungspunkt 31 und der Ausgang 13 schnell auf den Spannungswert Vdd ansteigen können, weil die Transistoren 33 und 34 leiten. Wenn die Spannung am Schaltungspunkt 31 einen höheren Wert annimmt, wird die Spannung am Schaltungspunkt 29 über den Kondensator 30 auf einen über der Spannung Vdd liegenden Wert angehoben. Dies bewirkt, daß der Abfall am Transistor praktisch Null ist, so daß die Spannung am Ausgang 13 den Wert Vdd annimmt.

Die Schaltung wird durch das Eingangstaktsignal 02 rückgesetzt, das auftritt, bevor das Signal "$ für den nächsten Zyklus auf einen hohen Wert übergeht. Wenn die Schaltung vor dem Auftreten des Signals {5 nicht rückgesetzt werden muß, dann werden die 02-Eingänge 11 und 12 nicht benötigt. Wenn das Eingangstaktsignal 02

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einen hohen Wert annimmt, wird der Transistor 35 mit dem Eingang 12 eingeschaltet, was zum Entladen des Schaltungspunkts 29 und zum Sperren der Transistoren 33 und 34 führt. Gleichzeitig schaltet das Eingangstaktsignal 02 am Eingang 11 den Transistor 36 ein, so daß der Ausgang schnell auf Vssentladen wird.

Die in Fig.8 dargestellte bekannte Schaltung weist mehrere Nachteile auf, die in der hier zu beschreibenden neuartigen Schaltung beseitigt sind.

Die Verzogerungsschaltung mit den zwei Transistoren 16 und 17 ist für eine gute Steuerung der Verzögerungszeitperiode unzulänglich. Dies ist darauf zurückzuführen, daß der Transistor 17 beginnt einzuschalten, sobald seine Gate-Spannung seine Schwellenspannung überschreitet, was ohne Rücksicht auf die Abmessungen des Bauelements geschieht. Wenn zur Erzielung einer größeren Verzögerungszeit der Transistor 16 klein und der Transistor 17 groß gemacht wird, beginnt die Entladung der Spannung am Schaltungspunkt 21 etwa zur gleichen Zeit wie zuvor. Dies ist in Fig.9d dargestellt, wo die Linie 21' die Spannung am Schaltungspunkt 21 bei einem gegebenen Größenverhältnis der Transistoren 16 und 17 angibt, während die Linie 21" die Spannung bei kleinerem Transistor 16 und größerem Transistor 17 angibt. Wie zu erkennen ist, erfolgt der Abfall langsamer; der gewünschte Verlauf entspricht jedoch der gestrichelten Linie 21a. Die Spannung am Schaltungspunkt 20, der Gate-Elektrode des Transistors 17 ist durch die Linie 20· dargestellt; sobald diese Spannung den Schwellenwert Vt von etwa 0,8 V erreicht, beginnt der Transistor 17 zu leiten, so daß er den Schaltungspunkt 21 entlädt. In manchen Anwendungsfällen des Taktgenerators von Fig.8 ist die Zeitperiode 37 zwischen dem Ende des Signals 3

Ö3ÖÖ13/ÖS7S

und den Beginn des Eingangstaktsignals 01 verlängert« Während dieser Zeitperiode ist der Schaltungspunkt 20 nicht angeschlossen, da das Signal |5 abgeschaltet ist und das Eingangstaktsignal 01 niedrig ist. Unter dieser Bedingung nimmt der Leitungszustand des Transistors einen Zwischenwert an» Eine Störung an der Masseleitung kann die Source-Elektrode des Transistors 17 negativ ansteuern, so daß dieser Transistor eingeschaltet wird und einen Ladungsverlust am Schaltungspunkt 21 verursacht, Dadurch kann die Spannung am Schaltungspunkt 21 unter den Wert Vdd "-Vt fallen; wenn dies eintritt, wird der Transistor 23 leitend, was zur Folge hat, daß die Ladung , die den Schaltungspunkt 22 beim Übergang des Eingangstaktsignals 01 auf den hohen Wert anheben " sollte, gemäß der Linie 22' über den Transistor 23 zum Schaltungspunkt 21 abfließt. Der Schaltungspegel kann wegen eines Spannungsabfalls um zwei Schwellenspannungen am Schaltungspunkt 29 schnell zusammenbrechen; dies würde eintreten, wenn die Spannung am Schaltungspunkt nicht angehoben würde.

Ein weiteres Problem besteht darin,, daß eine zu große Leistung durch den Serienweg der Transistoren 3(+ und verbraucht wird, wenn das Eingangstaktsignal 02 zum Rücksetzen der Schaltung eingeschaltet wird» Dies tritt deshalb ein, weil die Transistoren 35 und 36 zur gleichen Zeit eingeschaltet-wardens© daß sich der Ausgang 13 und der Schaltungspunkt 29 gleichzeitig entladen, während der Transistor 34 weiterhin im Triodenbereich arbeitet,, so daß er während der Entladeperiode leitet.

In Fig.10 ist eine verbesserte Taktgeneratorschaltung dargestellt. Bei dieser Schaltung sind die Nachteile der zuvor beschriebenen bekannten "-Schaltung beseitigt» Der Transistor 17 ist über einen Serienwiderstand 37 an Masse angelegt, dessen Gate-Elektrode von der Spannung am Schaltungspunkt 20 angesteuert wird. Ein

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geschalteter Kondensator 3# verbindet den Schaltungspunkt 39 mit dem Sc haltung spunk t 20; d^r Schaltungspunkt 3? wird vom Signal ~$ über einen Transistor ho auf den Spannungswert Vdd - Vt vorgeladen. Der Transistor 17 wird gesperrt gehalten, indem seine Source-Elektrode am Schaltungspunkt 39 auf den Spannungswert. Vdd - Vt vorgeladen \\'ird, was bedeutet, daß auch bei nicht angeschlossenem Schaltungspunkt 20 und dann ,wenn der Transistor 37 von Störsignalen an Vss eingeschaltet wird, der Schaltungspunkt 39 nach Masse entladen werden muß, bevor der Transistor 17 leiten kann. Eine der Schwellenspannungseinstellung dienende Ionenimplantation im Kanal des Transistors 37 während der Herstellung hebt die Schwellenspannung dieses Transistors an, damit der Störabstand weiter erhöht wird. Der Schaltungspunkt 21 ist daher gut geschützt, so daß der Schaltungspunkt 22 gegen Entladung geschützt ist; eines der oben geschilderten Probleme ist daher beseitigt.

Der verbesserte Störabstand des Transistors 17 ergibt auch eine bessere Steuerung der Verzögerungszeitperiode 1# durch die Verzögerungsschaltung ; außerdem ergibt er eine bessere.Annäherung an den gewünschten Verlauf der Spannung am Schaltungspunkt 21, der der Linie 21a von Fig.9d gleicht. Der Grund für diese Änderung läßt sich aus einer Bezugnahme auf Fig.9e erkennen, wo die Linie 20· wie zuvor die Spannung am Schaltungspunkt angibt, während die Linie 21b die Spannung am Schaltungspunkt 21 und die Linie 39' die Spannung am Schaltungspunkt 39 angeben. Anfänglich haben die Spannungen an den Schaltungspunkten 21 und 39 den Wert Vdd - Vt, und der Schaltungspunkt 20 liegt an Masse. Die von dem Kondensator 38 gebildete Miller-Kapazität wird aufgeladen, und wenn die Spannung am Schaltungppunkt 20 anzusteigen beginnt, hebt der Kondensator 38 die Spannung am

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Schaltungspunkt 39 an, bis der Transistor 57 einschaltet. Wenn die Spannung am Schaltungspunkt 20 weiter ansteigt, wird der Schaltungspunkt 39 schnell entladen, jedoch beginnt der Schaltungspunkt 21 seine Entladung nicht, bis der Schaltungspunkt 20 die Spannung am Knotenpunkt um einen Schwellenspannungswert Vt überschreitet. An diesem Zeitpunkt, dem Zeitpunkt 41 in Fig»9e, schaltet der Transistor 17 ein, und der Schaltungspunkt 21 entlädt sich schnell.

Die Schaltung von Fig„10 ergibt eine wesentlich kleinere Verlustleistung als die bekannte Schaltung von Fig.8. Die der Rücksetzung der Treiberstufe zugeordnete Verlustleistung wird dadurch herabgesetzt, daß der Transistor 36 über den Schaltungspunkt 29 und den Transistor 35 und nicht direkt gemäß Fig.8 an Masse gelegt wird. Außerdem weist der Transistor 35 eine durch Ionenimplantation gebildete Kanalzone auf, damit seine Schwellenspannung so angehoben wird, daß der Störabstand für den Schaltungspunkt 29 verbessert wird. Mit dem Anschließen des Transistor von Fig.10 kann der Ausgang 13 nicht entladen werden, bis die Gate-Spannung des Transistors 34 unter die 02™ Rücksetzspannung fällt. Der Transistor 36 wird zuerst eingesphaltet, wenn das Taktsignal 02 einen hohen Wert annimmt, was den Beginn der Entladung des Schaltungspunkts 29 bedeutet; wenn dann später die Spannung am Schaltungspunkt 29 auf einen unter der Spannung des Taktsignals liegenden Wert abgefallen ist, wird der Transistor 36 leitend, so daß der Ausgang 13 mit der Entladung beginnen kann« An diesem Zeitpunkt wird der Transistor 34 gesperrt, da seine mit dem Schaltungspunkt 29 verbundene Gate-Elektrode auf einem niedrigeren Potential als dem Potential an seiner Source-Elektrode oder am Ausgangspunkt 13 liegt; auf diese Weine besteht kein Gleichstromweg von der Versorgungsspannung Vdd nach Masse VsS₁, was

im Gegensatz zu der Schaltung von Flg.8 steht. Vorladetakte für die Spaltenadressierung

In dem Halbleiterspeicher nach den Figuren 1 und 3 entladen sich die Kondensatoren 40 mit der Zeit, so daß sie zur Aufrechterhaltung der abgespeicherten Daten alle vier Millisekunden aufgefrischt werden müssen. Das Auffrischen wird dadurch erzielt, daß eine Zeilenadresse (Fig_J.2c) und ein RAS ( Fig.2a), jedoch keine Spaltenadresse oder ein CAS-Signal angelegt werden. Die Zeilenadressen werden nach jedem Auffrischungszyklus fortgeschaltet, so daß jede Zeile innerhalb einer Zeitperiode von 4 ms aufgefrischt wird. Bei einem typischen Computerbetrieb können, lange Zeitperioden verstreichen, in deren Verlauf kein CAS-Signal für einen gegebenen Speicher-Chip erscheint, da an diesem Chip kein Zugriff für Daten sondern lediglich eine Auffrischung erfolgt. Dies führt zu einem Problem bei den Vorladeschaltungen für die Verwendung bei der Spaltenadressierung, oder in Bezug

auf das CAS-Signal. Ein mit dem CAS-Signal in Beziehung stehender Vorladetakt im Halbleiter-Chip würde von der beabsichtigten Amplitude Vdd auf den Wert Vdd-Vt fallen. Alle Schaltungspunkte, die normalerweise auf den Wert Vdd - Vt mittels eines Source-Folgers vorgeladen sind, würden um eine zusätzliche Schwellenspannung auf Vdd - 2Vt abfallen. Diese Spannungsabfälle könnten eine Fehlfunktion der Schaltung hervorrufen, sobald das CAS-Signal nach einer längeren Zeitperiode aktiviert wird, in der nur ein Auffrischen mittels des RAS-Signals erfolgte. Damit dieses Fehlverhalten verhindert wird, wird ein auf das RAS bezogenes Vorladetaktsignal dazu verwendet, den auf das CAS-Signal bezogenen Vorladetakt auf den beabsichtigten

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Wert Vdd über eine unbegrenzte Zeitperiode zu haltenο Die übliche Schaltung zur Erzeugung des mit dem CAS-Signal in Beziehung stehenden Vorladetakts wird durch Hinzufügung der Schaltung von Figo 11 nicht verändert. Diese Schaltung macht von der Tatsache Gebrauchs daß das CAS-Signal hoch ist, und keinen niedrigen Wert annimmt, wie in Fig«2b, während das RAS-Signal nach Fig.2a für einen Auffrischungszyklus niedrig wird»

In Fig. 11 werden der Ms-Takt fS und der CAS-Takt 0C benutzt. Diese Signale liegen zeitlich ungefähr genau so wie -die Signale RAS und CAS₉ was die hier vorliegende Erläuterung anbelangt °_s sie werden von der Schaltung 37 zum Yorladen verschiedener anderer Schaltungen innerhalb des Chips erzeugt,, Bei einer nur unter Verwendung des flAS-Signals erfolgenden Auffrischungsoperation hat das Signal 0C einen hohen Wert" Vdd,, wenn das Signal fU" im Verlauf des aktiven Zustandes des RAS-Signals einen niedrigen Wert hat_o Folglich hat die Spannung am Schaltungspunkt 140 den hohen Wert Vdd-Vt bevor das Signal p? einen hohen Wert_annimmt„ Wenn also das Signal- pR einen hohen Wert annimmt,, wird der Schaltungspunkt 14(3 von der dem Transistor 141 zugeordneten Kapazität auf einen Wert über- Vdd angehoben^ so daß der volle Vdd-Pegel des Signals pR zum Schaltungspunkt.142 übertragen werden kann., Vor dem positiven Übergang des " Signals |5r befindet sich der Schaltungspunkt 142 auf dem Vss-Potential des Signals $Sr_s während der Schaltungspunkt 143 über einen Transistor. 144 auf das Potential Vdd-Vt aufgeladen worden ..ist. Das Signal 0C hat den Massewert Vssr, wenn fSÜ einen hohen Wert hat₉ so daß der Transistor I45_den Schaltungspunkt 143 nicht daran hinderte, sich über den

50 -

Transistor 144 aufzuladen,, Wenn das Signal 0R einen positiven Übergang durchführt₅ -wird der Schaltungspunkt mittels des Kondensators 146 auf einen Wert über Vdd angehoben,, Wenn der Kondensator 146 in Bezug auf die Größe des Transistors 14-7 und eine Streukapazität am Knotenpunkt 143 ausreichend groß gemacht wird, kann der Transistor 147 mit Sicherheit in den Triodenbetrieb ausgesteuert v/erden, so daß gewahrleistet- wird, daß das Signal $5Ü auf dem Potential Vdd gehalten wird, indem jede Ladung wieder zurückgeführt wird, die vor fScT abgeströmt sein kann. Der Transistor 141 wird dazu benutzt, den positiven Übergang des Signals p? daran zu hindern, das !Leiten des Transistors 14-7 hervorzurufen, wenn das Signal p? während anderer Betriebsarten niedrig ist, V/enn das Signal p? niedrig ist, wenn das Signal ffR einen hohen Wert annimmt;, ΐ/ird der Transistor 141 gesperrt, so daß der Schaltungspunkt 142 dem Übergang des Signals PT nicht folgen kann_o Der Transistor 148 wird als kapazitives Trennelement benutzt, so daß die Gats-Elektrode des Transistors 141 nicht über den Spannungsv/ert Ydd angehoben werden kann und ein voller Übergang des Signals PT an den Schaltungspunkt 141 angelegt werden kann. Der Transistor 145 entlädt den Schal tungspunlit 14?, wenn das CÄS-Signal aktiv ist, so daß verhindert wird, daß ein Stromweg durch den Trassistor 147 vorhanden ist, während das Signal pj niedrig ist (Fig,2b), Der Transistor 144 ist ein Bauelement mit einem langen, schmalen Kanal,, damit der Energieverbrauch niedrig gehalten wird,, ir/enn das Signal 0C einen hohen Wert hat_o Das Aufladen des Schaltungspunkte143 über den Transistor 144 muß nur erfolgen,, bevor beim Signal ein merkliches Abströmen der Ladung eingetreten ist,

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293512

was für einen Transistor 144 mit einem langen,, nchmalen Kanal gilt. Wenn der Kondensator 146 als ein geschalteter MOS-Kondensator aufgebaut ISt₉ können die Transistoren 141₉ 148 und der Schaltungspunkt 14O weggelassen werden₅ und das Signal 0R kann direkt an den Schaltungspunkt 142 angelegt werden,, Da das signal ~0C hoch ist, wenn das Signal fJc niedrig ist₈ wird der Schaltungspunkt 143 auf einem niedrigen Wert gehalten^ was eine Inversion des Kondensators 146 verhindert § ohne Inversionszone besteht der Kondensator lediglich aus einer räumlichen Überlappung der den Schaltungspunkt 143 bildenden Elektrode und der N⁺-D if fusion des Schaltungspunkts 14-2_O Diese durch Überlappung gebildete Kapazität ist sehr klein im Vergleich zur Inversionskapazität, und die Kopplung zum Schaltungspunkt 143 auf Grund des positiven Übergangs des Signals 0R kann ohne weiteres vom Transistor 145 unterdrückt werden,,

Ein Beispiel der Verwendung des Ausgangssignals.0C an der Leitung 149 ist die Erzeugung dex" Taktsignale PmF oder Pm von Fig_o6 für die Spaltenadressenpuffer von Fig_o5 oder für die ¹Pc-V or ladung der Spaltendecodierer von Fig_o12_o

Sp_altenadr e s s e n^Entladescha 1jung

In Fig. 12 is"t eine Schaltung zur Erzeugung einer Spalten- _ ■Wählspannung zum Anlegen an die Leiter 74 von Figo 3 darge» stellt. Wenn die Spaltenadressensignale an den Leitungen 74-gültig werden,, bewirken eines oder mehrere von den 12 Adres= senbits AY und AY an den Leitungen 24 das Entladen des Decodiererausgangs 150 für einen nichtausgewählten Decodierer 20p 21p wie in Fig_c13c (linke Seite) zu erkennen ist,

Es sind 64 Decodierer 20, 21 vorhanden; nur an einem Decodierer wird der Ausgangsschaltungspunkt 150 im vorgeladenen Zustand gehalten, (rechte Seite von Fig.13c). Sobald alle 63 nicht ausgewählten Decodierer in den Ruhezustand übergegangen sind, wobei nur ein Decodierer im vorgeladenen Zustand zurückbleibt, nimmt das Y-Signal von Fig.2d, das an die Leitung 151 aus der (nicht dargestalten) Steuerschaltung angelegt wird, einen hohen Wert an, und diese Spannung wird über den Transistor 152 an die ausgewählte Leitung 7k angelegt, damit die Daten an den adressierten Spaltenleitern 38a,38b von Fig.3 über Transistoren 75, 76 zu den Eingabe/Ausgabe-Leitern 25, 26 und weiter zu den Eingabe/Ausgabe-Puffern durchgeschaltet werden. Da der Schaltungspunkt 150 entladen worden ist, kann bei den nicht ausgewählten Decodierern 20, 21 das Y-Signal von Fig.2d nicht zum Transistor 152 ,gelangen, so daß das Signal an der Leitung 7k auf dem Wert Vss bleibt. Das Potential an der Leitung 7k wird mit sehr hoher Impedanz zu jedem anderen Schaltungspunkt festgehalten, so daß die zusätzliche Schaltung dieser Weiterbildung benötigt wird.

Wenn die beiden Leiter 25, 26 auf Grund der Daten aus den ausgewählten Leseverstärkern 11 oder den Leitern 38a, 38b auf den Wert Vss gezogen werden, nimmt einer der Leiter 25, 26 einen hohen Zustand an, da Daten in die adressierte Zelle geschrieben werden, worauf ein Kopplungsvorgang auf Grund der Gate-Uberlappungskapazität zwischen einer Eingabe/Ausgabe-Leitung 25, 26 und einer Leitung 7k erfolgt, die dazu beiträgt, die Spannung an

6 S 6 5 's i : & (? ?

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7935 a» ·*) *j> *j

der eitung -74 gegen eine positive Spannung über Vss anzuheben-ο Die Größe dieser Spannung ist abhängig von der llberlappmigskapazität zwischen den Leitern 25, 26 und dem Leiter Ik über die Transistoren 75, 76, von der Streukapazität ciss Leiters Jh und von. der Größe des Spannungshubs an den Eingabe/Ausgabe-Laxtern 25 ₉ 26ο Da der Leiter Jk hochohmig gegen Vss"ist? bleibt dieser Spannungswsr-t kapazitiv am Leiter lh gespeichert, und er wird nur auf Grund des normalen Leckstroms des PM-übergangs verbrauchte Wenn die Größe dieser auge·= koppelten Spannung an einem Leiter Ik ausreichend ist,-kann sie eine allmähliche Entladung ©ines der Spalten= leiter 38a, 98b bewirken. <> 11mm dsr aktive Zyklus aus·= reichend lang ist₀ kann dieser.Leiter gegen den Masse= wert Vss entladen werden," v/es zur Folgs hat,-daß die ausgewählte Speicherzelle den "hohen Zustand verliert, der in sie eingeschrieben werden solle

Bei einem mit hoher Geschwindigkeit arbeitenden dynamischen Schreib/Lese-Speielier wird as.β Zeitintervall zwischen-dem Übergang des Schaltungspunkts- "150 auf einen niedrigen-Wert gemäß Fig_o 13c v:aü dea übergang des Signals Y auf einen hohen Viert geaiäß Figo 13d so kurz wie möglich "gemacht, damit ein einwandfreier Betrieb erhalten wird_o ¥enn bei ; einigen Speichersnordnungsn dieses Zeitintervall auf Grund von Verfahrsnsschwarikungan r-edtisisrt sein sollt®, könnte" eine kleine positive Spannung am Leiter Ik fest= gehalten werden_P bevor di® Entladung des- Schaltungspunkts 150 beendet ist_o Biese klsiiie Spannung" addiert sich zu der geiTiäi3 der* obigen Beschreibung an den Leiter Ik gekoppelten

^i ft Ω Ί ^) H ft Q 9 Π

s U Θ ί is / ϋ β ί ο

Spannung. Dieser Zustand kann zu einer schlechten Ausbeute und Anfälligkeiten führen, die sich nur bei gewissen Zeitsteuer- und Temperaturbedingungen zeigen.

Zum Korrigieren dieser Probleme wird in der Schaltung von Fig.11 ein Entladetransistor 153 verwendet, der jeden der 64 Leiter 74 mit Vss mittels eines Y-Signals gemäß Fig.13e verbindet, das seiner Gate-Elektrode über einen Serientransistor 154 zugeführt wird. Die Gate-Elektrode des Transistors 154 ist mit dem Schaltungspunkt 150 verbunden. Für die nichtausgewahlten Decodierer 2o, 21 geht das Entladen des Schaltungspunkts 150 dem Entladen des Signals 7 auf Vss voraus. Dieses bewirkt das Festhalten einer über der Schwellenspannung Vt liegenden positiven Spannung an der Gate-Elektrode des Transistors 153, da der Transistor 154 vor dem Übergang des Y-Signals auf einen niedrigen Wert gesperrt wird, Der Transistor 153 ist daher eingeschaltet, so daß er einen niederohmigen Weg nach Masse Vss für die Entladung einer Spannung darstellt, die sich am Leiter 54 befinden kann oder an diesen Leiter angekoppelt worden ist. Dadurch werden die allmähliche unbeabsichtigte Entladung eines Spaltenleiters und der Datenverlust bei einer Schreiboperation verhindert. Für den ausgewählten Decodierer 20, 21 bleibt der Schaltungspunkt 150 im vorgeladenen, hohen Zustand, so daß der Transistor 154 eingeschaltet ist, wenn das Y-Signal gegen das Massepotential Vss geht. Die Gate-Elektrode des Transistors 153 nimmt daher mit dem Y-Signal einen niedrigen Wert an, so daß der Transistor 53 gesperrt wird, was zur Folge hat, daß der Leiter 74 dem Y-Signal folgen kann, wie es auch normalerweise bei einem ausgewählten Decodierer der Fall ist.

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Die Erfindung ist hier im Zusammenhang mit speziellen Ausführungsbeispielen beschrieben worden, doch ist für den Fachmann erkennbar, daß im Rahmen der Erfindung ohne weiteres Abänderungen möglich sind.

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Leerseite

Claims (1)

1. Patentanwälte

   Dipl.-Ing. — Dipl.-Chem Dipl.-Ing. ^rl Mf | *% ■m

   E. Prinz - Dr. G. Hauser - G. Leiser ^{£ 4 J J} ' ^ '

   8 München 60

   Unser Zeichen: T 3275 28.August 1979

   TEXAS INSTRUMENTS INCORPORATED
   13500 North Central Kxpressway.

   Dallas, Texas, V.-St. A.

   P a t e η t an _n 3 ρ rü c 1I₁B

   (1.,/Schreib/Lese-Halbleiterspeicher in einer in der Fläche eines Halbleiterkörpers gebildeten integrierten Halb- - Ieleerschaltung, gekennzeichnet durch eine Matrix aus zeilen- und spaltenweise angeordneten Speicherzellen mit einem einzigen -Transistor und einem einzigen Kondensator pro Zelle, einem an zwei Abtastschaltungspunkte in der Mitte jeder Spalte angeschlossenen Leseverstärkern, mehrere, mit hoher Geschwindigkeit arbeitende Pufferschaltungen, deren Eingang ein Adresaanbit von aus'sen zugeführt wird und die einen Ausgang aufweisen, eine die Ausgangssignale der Pufferschaltungen empfangende Decodiervorrichtung, die die Zeilen und Spalten entsprechend den Adressenbits auswählt, und einen Taktgenerator/ der Eingänge aufweist, die von außen Eingangssteuersignale empfangen, der Taktsignale für den Betrieb der Leseverstärker und der Decodier-" vorrichtung erzeugt,"wobei alle Schaltungen mit einer einzigen niedrigen Versorgungsspannung arbeiten»

   3chw/Ba

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   2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Leseverstärker folgende Baueinheiten enthält:

   zwei kreuzweise verbundene Treibertransistoren, zwei Kopplungstransistoren, zwei Massezufuhrelektroden, zwei Anhebetransistoren, wobei jeder dieser Transistoren einen Stromkanal und eine Steuerelektrode aufweist, eine Einrichtung, die den Stromkanal jedes Kopplungstransistors mit dem Stromkanal jeweils einen eigenen Treibertransistor in Serie zwischen einen derAbtastschaltungspunkte und einen Masseanlegungspunkt schaltet und die die Stromkanäle beider Masseanlegungstransistoren parallel zwischen den Masseanlegungspunkt und ein Bezugspotential schaltet, wobei die Stromwege der Anlegungstransistoren einzeln zwischen die Abtastschaltungspunkte und eine Versorgungsspannung mit einem gegebenen Wert eingefügt sind, eine Einrichtung zum Vorladen der Abtastschaltungspunkte auf diesen Spannungswert vor einem aktiven Betriebszyklus, eine Einrichtung zum Adressieren von Speicherzellen in der Matrix an einem gegebenen Zeitpunkt am Beginn des Arbeitszyklus, eine Einrichtung zum Zuführen einer Taktspannung zum Einschalten eines der Masseanlegungstransistoren an einem ersten Zeitpunkt im Anschluß an den gegebenen Zeitpunkt zu Beginn eines aktiven Arbeitszyklus und zum Anlegen einer Taktspannung zum Einschalten eines anderen Masseanlegungstransistors an einen zweiten Zeitpunkt im Anschluß an den ersten Zeitpunkt, wobei der eine Masseanlegungstransistor viel kleiner als der andere ist, eine Kopplungseinrichtung, die die Steuerelektroden der Anhebetransistoren getrennt mit den Abtastschaltungspunkten verbindet, wobei diese Kopplungseinrichtung nur bei Vorliegen einer gegebenen Spannungs-

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   differenz während des aktiven Arbeitszyklus leitet,- eine Einrichtung zum Anheben der Spannung an der Steuerelektrode eines der Anhebetransistoren auf einen höheren Wert als den Spannungswert an einem Zeitpunkt im aktiven Arbeitszyklus unmittelbar im Anschluß an den zweiten Zeitpunkt, und eine Einrichtung zum Aufrechterhalten der Spannung an der Steuerelektrode der Kopplungstransistoren auf dem höheren Spannungswert als dem Spannungswert vor Beginn des aktiven Arbeitszyklus und zum Verschieben des Werts auf den Spannungswert während des aktiven Arbeitszyklus.

   3. Halbleiterspeicher mit einem Leseverstärker nach Anspruch-2", dadurch gekennzeichnet, daß alle Transistoren Feldeffekttransistoren mit isolierter Gate-Elektrode sind, daß der Stromkanal jedes Transistors ein Source-Drain-Kanal ist und daß die Steuerelektrode eine Gate-Elektrode ist.

   4. Halbleiterspeicher mit einem Leseverstärker nach Anspruch 3» dadurch gekennzeichnet, daß die Kopplungseinrichtung von Feldeffekttransistoren mit isolierter Gate-Elektrode gebildet ist, daß an die Steuerelektroden dieser Transistoren eine Spannung zur Festlegung ihrer Leitfähigkeit angelegt ist und daß die Spannungsdifferenz etwa: zwei Schwellen·* Spannungen der Feldeffekttransistoren beträgt.

   5. Halbleiterspeicher mit einem Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Spannung an den Steuerelektroden der Kopplungstransistoren bis zu dem ersten Zeitpunkt in einem aktiven Arbeitszyklus höher als der Spannungswert ist.

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   6. Halbleiterspeicher· im.t einem Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zum Vorladen aus zwei Vorladetransistoren besteht, deren Stromkanäle einzeln einen Vorladeschaltungspunkt mit den Abtastschaltungspunkten verbinden.

   7. Halbleiterspeicher mit einem Leseverstärker nach Anspruch 6, dadurch gekennzeichnet, daß sich die Spannung an dem Vorladeschaltungspunkt während eines aktiven Arbeitszyklus von dem Spannungswert zu einem Zwischenwert und dann zu einem Bezugspotential ändert und schließlich wieder langsam nach einem aktiven Betriebszyklus auf den Spannungswert ansteigt.

   8. Schnellarbeitende Pufferschaltung für den Halbleiterspeicher nach Anspruch 1, gekennzeichnet durch einen bistabilen Differenzspannungsdetektor mit einem ersten Feldeffekttransistor und einem zweiten Feldeffekttransistor, die jeweils einen Source-Drain-Kanal und eine Gate-Elektrode aufweisen, wobei die Gate-Elektrodmder beiden Transistoren die Detektoreingänge bilden, eine Einrichtung zum Verbinden einer Eingangsklemme mit der Gate-Elektrode des ersten Transistors, einer Einrichtung zum Anlegen einer Bezugsspannung an die Gate-Elektrode des zweiten Transistors, zwei Ausgangstransistoren, die jeweils einen Source-Drain-Kanal und eine Gate-Elektrode aufweisen, wobei die Source-Drain-Kanäle einzeln in Serie zwischen die Source-Drain-Kanäle des ersten und des zweiten Transistors und eine getaktete Versorgungsspannung eingefügt sind, einen dritten Feldeffekttransistor und einen vierten Feldeffekttransistor mit jeweils einem Source-Drain-Kanal und einer Gate-Elektrode,

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   wobei die Squrce-Drain-Kanäle des dritten und des,vierten Feldeffekttransistors einzeln von den Gate-Elektroden der zwei Ausgangstransistoren zu einem Bezugspotential fuhren,, und eine Einrichtung zum Verbessern der Störfestigkeit einschließlich einer Einrichtung zum Vergrößern der Schwellenspannungen des dritten Feldeffekttransistors und des vierten Feldeffekttransistors auf einen Wert,-der beträchtlich höher als der der beiden Ausgangstransistoren ist.

   9· Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß der Detektor zwei Kondensatoren enthält, die einzeln mit einem Ende an die Gate-Elektroden des ersten und des zweiten Feldeffekttransistors und mit den anderen Enden an Masse und nicht an eine Versorgungsspannung angeschlossen sind.

   10. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß der Detektor zwei Feldeffekttransistoren enthält, von denen jeder einen Source-Drain-Kanal aufweist, der parallel zu einem der ersten und zweiten Transistoren liegt, während die Gate-Elektroden der zwei Feldeffekttransistoren des Detektors kreuzweise mit der Drain-Elektrode des jeweils anderen Transistors verbunden ist, und daß die zwei Feldeffekttransistoren Schwellenspannungen aufweLsen, die etwa-genau so groß wie die Schwellenspannungen des ersten Feldeffektrensistors und des zweiten Feldeffekttransistors sind.

   Π. "oh;) I tunp, nach Anspruch 8, dadurch gekennzeichnet, daß djf: richwel.lenspannungen des ersten Feldeffekttransistors und rjfif; zv/eiten Feldeffekttransistors wesentlich niedriger ;>lr. die eines Feldeffekttransistors des' Anreicherungstyps \:X.

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   12. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Gate-Elektroden des dritten Feldeffekttransistors und des vierten Feldeffekttransistors einzeln an die Drain-Elektroden des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors angeschlossen sind.

   13. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Schwellenspannung des dritten Feldeffekttransistors und des vierten Feldeffekttransistors wesentlich höher als die Schwellenspannung der zwei Ausgangstransistoren ist und daß die Schwellenspannung des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors beträchtlich niedriger als die Schwellenspannung der zwei Ausgangstransistoren ist.

   14. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß ein fünfter Feldeffekttransistor und ein sechster Feldeffekttransistors vorgesehen sind, die jeweils einen Source-Drain-Kanal und eine Gate-Elektrode aufweisen, daß der Source-Drain-Kanal des fünften Feldeffekttransistors an die Gate-Elektrode des zweite'n Feldeffekttransistors die Bezugs spannung anlegt, daß der Source-Drain-Kanal des sechsten Feldeffekttransistors die Eingangsklemme mit der Gate-Elektrode des ersten Feldeffekttransistors verbindet, und daß an die Gäte-Elektroden eines siebten Feldeffekttransistors und eines achten FeIdeffekttransisbors eine Taktspannungsquelle angeschlossen ist, deren Taktsignale eine Hinterflanke aufweisen, die vor der getakteten Versorgungsspannung auftritt.

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   15. Eingangsschaltung für den Halbleiterspeicher nach Anspruch 1, gekennzeichnet durch einen "bistabilen Differenzspannungsdetektor mit einem ersten Feldeffekttransistor und einem zweiten Feldeffekttransistor, wobei die Gate-Elektroden dieser beiden Transistoren die Detektoreingänge bilden, einen dritten Feldeffekttransistor mit einem Source-Drain-Kanal, der eine Eingangsklemme mit der Gate-Elektrode eines der Transistoren verbindet, wobei der Source-Drain-Kanal eine stark dotierte Zone in der Fläche des einen Leitungstyps enthält, der dem des darunter ·- liegenden Materials entgegengesetzt ist und einen Schutzring in der Fläche des einen Leitungstyps, der die stark dotierte Zone im Abstand umgibt , wobei eine Vorrichtung vorgesehen ist, die die Schutzringzone mit einerGpannungsquelle verbindet.

   16. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß der Halbleiterkörper vorherrschend aus Material mit F-Leitung besteht, daß die Feldeffekttransistoren N-Kanal-Transistoren sind und daß der Schutzring N⁺- leitend ist.

   17. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß

   der Halbleiterkörper eine große Anzahl kapazitiver Speicherzellen in der Nähe der Eingangsklemme enthält, und daß die Schutzringzone Minoritätsladungsträger, die in die stark dotierte Zone indiziert sind, daran hindern, die Speicherzellen zu erreichen„

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   18. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß der dritte Feldeffekttransistor von der Schutzringzone umgeben ist, während der erste Feldeffekttransistor und der zweite Feldeffekttransistor außerhalb der Schutzringzone liegen.

   19. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Spannungsquelle eine Spannung von etwa +5V abgibt*

   20. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß

   an den Halbleiterkörper keine Substratvorspannung angelegt ist, die den PN-Übergang zwischen der stark dotierten Zone und dem Halbleiterkörper in Sperrichtung vorspannt.

   21. Eingangsschaltung für den Halbleiterspeicher nach Anspruch 1, gekennzeichnet durch ein© gesteuerte Schaltvorrichtung mit einem Stromkanal und einem Steuerelement, wobei die Schaltvorrichtung eine Eingangszone in der Fläche eines Körpers eines Leitungstyps enthält, der dem Leitungstyp des darunterliegenden Halbleitermaterials entgegengesetzt ist, eine die Eingangszone im Abstand umgebende Schutzzone aus Material des einen Leitungstyps zum Sammeln von Minoritätsladungsträgern, die in dem Halbleiterkörper aus der Eingangszone injiziert werden, und eine Vorrichtung zum Verbinden der Schutzzone mit einer Vorspannung.

   22. Schaltung nach Anspruch 21, dadurch gekennzeichnet, daß der Stromkanal der Schaltungvorrichtung in Serie zwischen einer Eingangsklemme des Halbleiterspeichers und einer Anwendungsvorrichtung auf der Fläche des Halbleiterkörpers liegt.

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   23. Schaltung nach Anspruch 22, dadurch gekennzeichnet, daß die Schaltvorrichtung ein Feldeffekttransistor ist und daß der Stromkanal ein Source-Drain-Kanal ist, wobei die Eingangszone ein Teil des Source-Brain-Kanals ist«

   24. Schaltung nach Anspruch 23, dadurch gekennzeichnet, daß die Anwendungsvorrichtung die Gate-Elektrode eines Feldeffekttransistors ist, die auf der Fläche außerhalb der Schutzone liegt.

   25. Eingangspufferschaltung für den Halbleiterspeicher nach Anspruch 1, der eine große Anzahl von Transistoren des Anreichungstyps enthält, gekennzeichnet durch einen bistabilen Differenzspannungsdetektor mit einem ersten Feldeffekttransistor und einem zweiten Feldeffekttransistor, wobei die Gate-Elektroden der Transistoren die Detektoreingänge bilden, und eine Einrichtung zum Verbinden einer Eingangsklemme mit der Gate-Elektrode eines der Feldeffekttransistoren, wobei die beiden Feldeffekttransistoren eine Schwellenspannung aufweisen, die wesentlich kleiner als die Schwellenspannung der Transistoren des Atireicherungstyps ist.

   26. Schaltung nach Anspruch 25s, dadurch gekennzeichnet, daß der Detektor zwei Ausgänge aufweist, und daß ein dritter Feldeffekttransistor und ein vierter Feldeffekttransistor vorgesehen sind, deren Gate-Elektroden an diese Ausgänge angeschlossen sind»

   27« Schaltung nach Anspruch 25k dadurch gekennzeichnet, daß der Detektor zwei Feldeffekttransistoren enthält, von denen jeder einen Source-Drain-Kanal aufweist, der

   §12/61

   parallel zu einem der ersten undzweiten Transistoren liegt, wobei jeder der zwei Feldeffekttransistoren kreuzweise mit dem anderen verbunden ist und eine Schwellenspannung aufweist, die etwa ebenso groß wie die Schwellenspannung der ersten und zweiten Transistoren ist.

   28. Schaltung nach Anspruch 25, dadurch gekennzeichnet, daß an die Gate-Elektroden des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors keine Anhebesignale angelegt sind, die den Eingangsspannungswert anheben, und daß für die Transistoren keine Substratvorspannung vorgesehen ist.

   29. Halbleiterspeicher nach Anspruch Tmit einem Taktgenerator mit einem Eingang zum Empfangen einer Bezugstaktspannung, einer Verzögp?ungsschaltung, die mit dem Eingang verbunden ist und am Ausgang eine verzögerte Spannung erzeugt, einer Treiberschaltung, die mit dem Ausgang verbunden ist und eine verzögerte Taktspannung mit hohem Wert erzeugt, dadurch gekennzeichnet, daß die Verzögerungsschaltung zwei gesteuerte Schaltvorrichtungen enthält, die jeweils einen Stromkanal und ein Steuerelement aufweisen, daß die Stromkanäle der zwei Schaltvorrichtungen in Serie zwischen dem Ausgang und einem Bezugspotential liegen, daß die Steuerelemente d«r zwei Schaltvorrichtungen miteinander und mit dem Eingang verbunden sind und daß eine Einrichtung vorgesehen ist, die den Ausgang und einen Schaltungspunkt zwischen den Stromkanälen der zwei Schaltvorrichtungen vor einem Arbeitszyklus getrennt vorlädt.

   30. Halbleiterspeicher nach Anspruch 1 mit einem Taktgenerator mit einem Eingang für den Empfang einer Bezugstaktspannung, einer Verzögerungsschaltung, die mit dem Eingang verbunden ist und an einem Ausgang eine verzögerte Spannung erzeugt, eine mit dem Ausgang verbundene Treiberschaltung, die an einer Ausgangsklemme eine verzögerte Taktspannung mit hohem Wert erzeugt, dadurch gekennzeichnet, daß die Treiberschaltung zwei gesteuerte Schaltvorrichtungen enthält, die jeweils einen Stromkanal und ein Steuerelement aufweisen, daß der Stromkanal einer der zwei Schaltvorrichtungen zwischen die Ausgangsklemme und einen Schaltungspunkt mit hohem Spannunrswert eingefügt ist, daß der Stromkanal des anderen der zwei Schaltvorrichtungen zwischen den Schaltungspunkt mit hohem Spannungswert und ein Bezugspotential eingefügt ist und daß die Steuerelemente der zwei Schaltvorrichtungen miteinander und mit einer Rückset2taktspannung verbunden sind„ die nach der verzögerten Spannung auftritt.

   31. Schaltung nach Anspruch 29 oder .30,dadurch gekennzeichnet, daß die -zwei Schaltvorrichtungen Feldeffekttransistoren mit isolierter Gate-Elektrode sind, daß die Stromkanäle Source-Drain-Kanäle sind und daß die Steuerelemente Gate-Elektroden sind.

   32. Schaltung nach Anspruch 31, gekennzeichnet durch eine v/eitere Schaltvorrichtung mit einem Stromkanal, der die Ausgangsklemme mit dem Bezugspotential verbindet und ein Steuerelement aufweist,- das die verzögerte Spannung empfängt.

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   33. Schaltung nach Anspruch 32, dadurch gekennzeichnet, daß die Schaltvorrichtung, deren Stromkanal zwischen dem Schaltungspunkt mit hohem Spannungswert und das Bezugspotential eingefügt ist, ionenimplantiert ist, damit eine höhere Schwellenspannung als bei der anderen der zwei Scbätvorrichtungen erhalten wird.

   34. Schaltung nach Anspruch 31» dadurch gekennzeichnet, daß die Treiberschaltung eine dritte Schaltvorrichtung enthält, deren Source-Drain-Kanal zwischen einer Spannungsquelle und der Ausgangsquelle liegt und deren Gate-Elektrode an den Schaltungspunkt mit hohem Spannungswert angeschlossen ist.

   35. Schaltung nach Anspruch 34, dadurch gekennzeichnet, daß eine Einrichtung zum Aufladen des Spannungspunkts mit hohem Spannungswert an einem Zeitpunkt vor der verzögerten Spannung vorgesehen ist.

   36. Eingangsschaltung in einem Halbleiterspeicher nach Anspruch 1, gekennzeichnet durch eine Eingangsklemme auf der Fläche des Halbleiterkörpers, einen Spannungsdetektor mit einem ersten Feldeffekttransistor, dessen Gate-Elektrode einen ersten Detektoreingang bildet, einen ersten Widerstand auf der Fläche, der: mit dem Halbleiterkörper jedoch keinen PN-Übergang bildet» einen zweiten Widerstand auf der Fläche, der mit dem Halbleiterkörper einen Übergang bildet, einen zweiten Feldeffekttransistor mit einem Source-Drain-Kanal, der eine stark dotierte Zone in der Fläche des ^inen Leitungstyps entgegengesetzt dem

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   darunterliegenden Material enthält und die Eingangsklemme mit der Gate-Elektrode des ersten Feldeffekttransistors verbindet, und einen Schutzring des einen Leitungstyps, der die stark dotierte Zone und den zweiten Widerstand einzeln im Abstand umgibt, wobei eine Vorrichtung vorgesehen ist, die den Schutzring mit einer Spannungsquelle verbindet.

   37. Schaltung nach Anspruch 36, dadurch gekennzeichnet, daß der Halbleiterkörper eine große Anzahl kapazitiver Speicherzellen in der Nähe der Eingangsklemme enthält, und daß der Schutzring Minoritätsladungsträger, die in die stark dotierte Zone injiziert werden, daran hindert, die Speicherzellen zu erreichen»

   38. Schaltung nach Anspruch 36, dadurch gekennzeichnet, daß der zweite Yiiderstand weiter von der Speicherzelle entfernt ist als die stark dotierte Zone»

   39. Schaltung nach Anspruch 37 _t dadurch gekennzeichnet, daß die von der Spannungsquelle abgegebene Spannung etwa +5V beträgt und daß an den Halbleiterkörper keine Substratvorspannung angelegt ist," die den PN-Übergang zwischen der stark dotierten Zone und dem Halbleiterkörper in Sperrichtung vorspannt.

   40. Halbleiterspeicher nach Anspruch 1 mit einem Bezugsspannungsgenerator,, gekennzeichnet durch mehrere Steuervorrichtungen, die jeweils einen Stromkanal und eine Steuerelektrode enthalten.

   eine erste Gruppe von Steuervorrichtungen mit Stromkanälen, die in Serie zueinander zwischen eine Spannungsquelle und einen Schaltungspunkt eingefügt sind, wobei die Steuerelektroden aller Steuervorrichtungen dieser ersten Gruppe gemeinsam an die Spannungsquelle angeschlossen sind, eine zweite Gruppe von Steuervorrichtungen, mit Stromkanälen, die in einer Serien/Parallel-Anordnung zwischen dem Schaltungspunkt und einem Bezugspotential liegen, wobei die Steuerelektroden mit der Steuervorrichtung der zweiten Gruppe mit einem Ende des Stromkanals der Steuervorrichtung verbunden sind,und eine Kompensationsschaltung mit einer dritten Gruppe von Steuervorrichtungen, deren Anzahl viel kleiner als die Anzahl der Vorrichtungen der ersten Gruppe ist und die Stromkanäle aufweisen, die in Serie zwischen die Spannungsquelle und den Schaltungspunkt eingefügt sind, wobei die Steuerelektroden mit einem Ende des Stromkanals jeder Steuervorrichtung der dritten Gruppe verbunden sind.

   41. Schaltung nach Anspruch 40,dadurch gekennzeichnet, daß die Steuervorrichtungen Feldeffekttransistoren mit isolierter Gate-Elektrode sind, daß die Steuerelektroden die Gate-Elektroden sind, daß die Stromkanäle die Source-Drain-Kanäle sind, daß eine Source-Folgerschaltung vorgesehen ist, die einen mit dem Schaltungspunkt verbundenen Eingang aufweist, daß die Source-Folgerschaltung aus mehreren Feldeffekttransistoren besteht, die jeweils einen Source-Drain-Kanal und eine Gate-Elektrode aufweisen, und daß die Source-Drain-Kanäle dieser Feldeffekttransistoren in Serie zwischen einer Spannungsquelle und einem Bezugspotential liegen, wobei die Gate-Elektroden miteinander und mit dem Schaltungspunkt verbunden sind.

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   42. Schaltung nach Anspruch 40, dadurch gekennzeichnet, daß jede Steuervorrichtung einen Stromkanal aufweist, der die gleiche Größe und die gleiche Form wie die Stromkanäle der anderen Steuervorrichtungen hat, daß jeder Feldeffekttransistor einen Source-Drain-Kanal enthält, bei dem das Verhältnis von Breite zu Länge ebenso groß wie das Verhältnis von Breite zu Länge der anderen Feldeffekttransistoren ist, daß die Source-Folgerschaltung einen Ausgang aufweist, der mit einem Eingang eines Differenzeingangsdetektors für den Halbleiterspeicher verbunden ist, daß der andere Eingang des Detektors mit einer Eingangsklemme des HalbleiterSpeichers verbunden ist, daß an die Eingangsklemmen der Speichervorrichtungen TTL-Pegel angelegt sind, daß die Nennspannung am Ausgang der Source-Folgerschaltung"+1,5V beträgt und daß die von der Spannungsquelle abgegebene Spannung etwa +5V beträgt»

   43„ Halbleiterspeicher nach Anspruch.1_f_dadurch gekennzeichnet, daß die Zeilen- und Spaltenadresseneingänge der Pufferschaltungen saultiplexiert sind, daß an den Halbleiterspeicher für die Spaltenadressen ein Zeilenadressen-Abtastsignal angelegt wird, daß die in den Kondensatoren enthaltenen Daten durch Anlegen von Zeilenadressen, und eines Zeilenadressenabtastsignals ohne ein Spaltenadressenabtastsignal aufgefrischt werden, und daß eine Schaltung vorgesehen ist, die für Spaltenadressen einen Vorladetakt - erzeugt, der auf einem hohen Spannungswert gehalten wird, indem er abhängig von dem Zeilenadressen-Abtastsignal gepumpt wird»

   hh. Halbleiterspeicher , nach Anspruch 1, dadurch gekennzeichnet, daß die Decodiervorrichtung einen Spaltendecodierer enthält, der ein Ausgangssignal für mehrere Ausgangsbetätigungsleitungen bildet , und daß eine Vorrichtung zum kräftigen Entladen der Ausgangsbetätigungsleitungen vorgesehen ist, wenn die Leitungen nicht vom Spaltendecodierer ausgewählt sind, damit der unerwünschte Aufbau einer Spannung an diesen Leitungen verhindert wird.

   4-5. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Zeilenleitung einer ausgewählten Zeile auf einen höheren Spannungswert gebracht wird, als die Eingangsspannung,

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