DE4217571A1

DE4217571A1 - Integrierte halbleiterschaltungsanordnung

Info

Publication number: DE4217571A1
Application number: DE4217571A
Authority: DE
Inventors: Takahiko Hara; Syuso Fujii
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-05-28
Filing date: 1992-05-27
Publication date: 1992-12-03
Anticipated expiration: 2012-05-28
Also published as: KR920022530A; JP3128262B2; JPH04350966A; DE4217571C2; KR960000964B1; US5293055A

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltungsanordnung, etwa einen dynamischen Randomspeicher (DRAM) eines CMOS-Typs.

Bei einem integrierten CMOS-Schaltkreis sind ein NMOS- Transistor und ein PMOS-Transistor in voneinander isolierter Weise unter Verwendung eines Plättchens geformt, wobei ein Halbleiter-Substrat eines ersten Leitungstyps eine in ihm ausgebildete Wanne eines zweiten Leitungstyps aufweist. Ein DRAM ist ein Beispiel für einen solchen integrierten CMOS- Schaltkreis. Zahlreiche bisherige CMOS-DRAMs verwenden ein p-Typ-Siliziumsubstrat. Dies bedeutet, daß die DRAMs kostengünstig gefertigt werden können, weil ein p-Typ- Siliziumsubstrat kostengünstiger ist als ein n-Typ- Siliziumsubstrat.

Im Fall, daß eine NMOS-DRAM-Zelle unter Verwendung eines p- Typ-Substrats hergestellt wird, wird allgemein eine negative Substratvorspannung V_BB (normalerweise -2 V oder ähnlich) an das p-Typ-Substrat angelegt, weil die Anlegung dieser negativen Substratvorspannung nicht nur die auf die Verringerung der p-n-Übergangskapazität zurückzuführende Bitleitungskapazität reduziert, sondern auch die Abschalt- oder Sperrcharakteristik eines Zellentransistors verbessert. Demzufolge wird der NMOS-Transistor so ausgelegt, daß seine Schwellen(wert)spannung einen optimalen Wert bei Anlegung der Substratvorspannung V_BB annimmt.

Bei einem derart ausgelegten NMOS-Transistor ist die Schwellenspannung desselben unmittelbar nach dem Einschalten der Stromversorgung niedrig weil die Substratvorspannung zu diesem Zeitpunkt 0 V beträgt. Es kann daher vorkommen, daß der Schaltkreis aufgrund einer durch periphere Schaltungen fließenden großen Durchgreifstrommenge nicht initialisiert werden kann. Dieses Problem ist bei einem miniaturisierten MOS-Transistor besonders ernst, da in diesem Fall die Fremdatomkonzentration des einem (einer) NMOS- Transistorbereich bzw. -zone entsprechenden Substratabschnitts zur Unterdrückung des Kurzkanaleffekts erhöht werden muß und die Substratvorspannung dabei unvermeidlich erhöht wird.

In den letzten Jahren sind n-Typ-Siliziumsubstrate zunehmend bei CMOS-DRAMs verwendet worden; dies ist aus folgenden Gründen vorteilhaft:

Zum ersten kann die Datenhaltecharakteristik einer DRAM- Zelle verbessert werden. Der Grund hierfür ist folgender:

Wenn ein DRAM-Zellenarray in einer in einem n-Typ- Siliziumsubstrat ausgebildeten p-Typ-Wanne vorgesehen ist oder wird, ist die DRAM-Zelle durch den zwischen dem n-(Typ-)Substrat und der p-(Typ-)Wanne geformten pn-Übergang geschützt. Insbesondere wird dabei ein Teil der Elektronen, die durch Bestrahlung mit Alphastrahlung erzeugt werden, zum n-Substrat und nicht zur DRAM-Zelle (hin) angezogen, mit dem Ergebnis, daß die Dauerfestigkeit für weiche Fehler verbessert wird. Außerdem kann ein Schaden an Zellendaten infolge des Unterschwungs von Eingangsstiften oder infolge der von den n-Kanal-MOS-Transistoren der peripheren Schaltungen erzeugten Minoritätsträger verhindert werden.

Zum zweiten können der Kernschaltungsteil mit dem DRAM- Zellenarray und die p-Wanne einer peripheren Schaltung voneinander getrennt und unterschiedliche Vorspannungen an sie angelegt werden. Beispielsweise kann an die p-Wanne des DRAM-Zellenarraybereichs eine negative Spannung V_BB angelegt werden, während die p-Wanne des peripheren Schaltungsabschnitts auf den Massepotentialpegel gesetzt werden kann. Beim Einschalten der Stromversorgung wird daher das Fließen einer großen Durchgreifstrommenge durch oder über die peripheren Schaltungen verhindert, weil die Schwellenspannung der NMOS-Transistoren des DRAM- Zellenarrays und die der NMOS-Transistoren des peripheren Schaltungsabschnitts in Abhängigkeit von den Vorspannungen ihrer jeweiligen p-Wannen optimal bestimmt werden können.

Wenn jedoch der DRAM auf die oben erwähnte Weise unter Verwendung eines n-(Typ-)Siliziumsubstrats hergestellt wird, erhöht sich die Spannung an der p-Wanne des Kernschaltungsabschnitts beim Einschalten der Stromversorgung vorübergehend aufgrund der kapazitiven Kopplung zwischen dieser p-Wanne und dem Substrat. Ein solcher vorübergehender oder Einschwing-Spannungsanstieg an der p-Wanne führt zu Nachteilen bezüglich der Charakteristika oder Eigenschaften des DRAMs. Einer dieser Nachteile ist folgender: Wenn die ein darin ausgebildetes DRAM-Zellenarray enthaltende p-Wanne an Masse liegende (geerdete) n-Typ-Diffusionsschichten aufweist, fließt aufgrund des Vorhandenseins von parasitären Bipolartransistoren unvermeidlich eine große Durchgreifstrommenge. Ein anderer Nachteil ist folgender:

Wenn die p-Wanne keine an Masse liegende n-Diffusionsschicht aufweist, benötigt der DRAM nach dem Einschalten der Stromversorgung eine lange Zeitspanne für den Beginn einer (eines) normalen Operation oder Betriebs. Diese beiden Nachteile sind im folgenden anhand der Zeichnung im einzelnen erläutert.

Fig. 13 zeigt in Schnittansicht den Hauptabschnitt eines DRAM-Chips unter Verwendung eines n-(Typ-)Substrats 1. In einem (einer) Zellenarraybereich oder -zone des n-Substrats 1 ist eine p-(Typ-)Wanne 2 ausgebildet, in welcher Speicherzellen aus (je) einem NMOS-Transistor QM und einem Kondensator CM in einem Array geformt sind. n- Diffusionsschichten 3 und 4, die als Source bzw. Drain des NMOS-Transistors QM dienen, sind mit einer Bitleitung verbundene Speicherknoten(punkte). In der Nähe der n- Diffusionsschicht 3, die einen Speicherknoten(punkt) bildet, ist ein Graben geformt, in den eine Plattenelektrode 5 eingebettet oder eingelassen ist, so daß ein Kondensator CM gebildet ist. Ein NMOS-Transistor Q1, mit dem eine nichtgewählte Wortleitung an Masse zu legen ist, ist normalerweise in der p-Wanne 2 ausgebildet, in welcher das DRAM-Zellenarray geformt ist.

Im peripheren Schaltungsbereich sind eine p-Wanne 6 und eine n-Wanne 7 geformt, so daß ein NMOS-Schaltkreis und ein PMOS- Schaltkreis gebildet sind. Gemäß Fig. 13 sind ein NMOS- Transistor Q3 in der p-Wanne 6 und ein PMOS-Transistor Q2 in der n-Wanne 7 ausgebildet dargestellt.

In einer Normalbetriebsart wird an die p-Wanne 2 des DRAM- Zellenarraybereichs von einem V_BB-Spannungsgenerierkreis 11 eine negative Vorspannung V_BB angelegt. An die Plattenelektrode der DRAM-Zelle wird von einem Plattenspannung-Generierkreis 12 eine Vorspannung V_PL angelegt, während zum Zeitpunkt des Voraufladens an die Bitleitung eine Vorspannung V_BL von einem Bitleitungsspannung-Generierkreis 13 angelegt wird. Die p-Wanne 6 des peripheren Schaltungsabschnitts liegt an Masse; seine n-Wanne 7 ist mit der Stromversorgung V_CC verbunden.

Bei der beschriebenen Schaltungsanordnung wird unvermeidlich ein parasitärer npn-Transistor T durch eine n- Diffusionsschicht 8 (die mit einem Massepotentialpunkt des NMOS-Transistors Q1 verbunden ist), die p-Wanne 2 und das n- Substrat 1 gebildet. Nach dem Einschalten der Stromversorgung V_CC bleibt die p-Wanne 2 des Kernschaltungsabschnitts für eine bestimmte Zeit im potentialfreien (floated) Zustand, bis der V_BB- Spannungsgenerierkreis 11 in normaler Weise zu arbeiten beginnt. Da sich demzufolge die Spannung an der p-Wanne 2 aufgrund der kapazitiven Kopplung am pn-Übergang zwischen dem Substrat 1 und der p-Wanne 2 erhöht, wird die Spannung positiv. Wenn daher der parasitäre Transistor T durchschaltet, fließt eine große Durchgreifstrommenge zwischen V_CC und V_SS.

Der erwähnte parasitäre Bipolartransistor wird dann nicht gebildet, wenn die p-Wanne 2 keine an Masse liegende n- Diffusionsschicht enthält, wie den NMOS-Transistor Q1, der zum Anmasselegen oder Erden der nichtgewählten Wortleitung vorgesehen ist. Auch in diesem Fall stellt aber eine Erhöhung der Spannung an der p-Wanne noch ein Problem dar.

Solange eine an Masse liegende n-Diffusionsschicht vorhanden ist (auch wenn diese Diffusionsschicht im Vergleich zur Oberfläche der p-Wanne 2 eine sehr kleine Oberfläche aufweist), wird ein Anstieg der Spannung an der p-Wanne unterdrückt, weil ein pn-Übergangsstrom herausfließt. Im Gegensatz dazu fließt im Fall, daß keine an Masse liegende Diffusionsschicht vorhanden ist, der pn-Übergangsstrom überhaupt nicht. Mithin benötigt die Spannung an der p-Wanne 2 nach Beginn des Betriebs des V_BB-Spannungsgenerierkreises eine lange Zeit bis zum Erreichen der negativen Vorspannung V_BB (d h des zum Entwurfszeitpunkt bestimmten Spannungswerts).

Wie erwähnt, ist beim herkömmlichen CMOS-DRAM unter Verwendung eines n-Substrats der Vorspannungsgenerierkreis mit der p-Wanne verbunden, wo das DRAM-Zellenarray ausgebildet ist. Da beim CMOS-DRAM die p-Wanne nach dem Einschalten der Stromversorgung für eine bestimmte Zeit potentialfrei gehalten wird, steigt die Spannung an der p- Wanne vorübergehend an. Aufgrund dieses vorübergehenden oder Einschwing-Spannungsanstiegs schaltet der parasitäre Bipolartransistor durch, was zum Fließen einer großen Durchgreifstrommenge führt. Auch wenn der parasitäre Bipolartransistor nicht durchschaltet, ist eine lange Zeitspanne nötig, bevor der CMOS-DRAM auf normale Weise arbeiten kann (d. h. die Verzögerungszeit verlängert sich).

Die oben erwähnten Probleme sind nicht (nur) für einen DRAM eigentümlich, vielmehr können sie auch bei Schaltkreisen anderer Typen auftreten, solange diese Schaltkreise eine ähnliche Wannenstruktur aufweisen wie der erwähnte DRAM.

Aufgabe der Erfindung ist damit die Schaffung einer integrierten Halbleiterschaltungsanordnung, bei welcher die oben geschilderten Probleme durch Unterdrückung eines vorübergehenden oder Einschwing-Spannungsanstiegs, der beim Einschalten einer Stromversorgung in einer eine Transistorschaltung enthaltenden Wanne auftreten kann, gelöst sind.

Gegenstand der Erfindung ist eine integrierte Halbleiterschaltungsanordnung, umfassend: ein Halbleitersubstrat,
eine im Substrat geformte Zone eines ersten Leitungstyps,
eine von der genannten Zone umgebene Wanne eines zweiten Leitungstyps,
ein in dieser Wanne ausgebildetes Halbleiter- Schaltungselement mit einer Elektrode, die kapazitiv an die Wanne des zweiten Leitungstyps angekoppelt ist,
eine Einheit zum Anlegen einer ersten Spannung an das Halbleiter-Schaltungselement,
eine Einheit zum Anlegen einer zweiten Spannung an die Zone des ersten Leitungstyps und
einen im Substrat geformten Wannenspannung-Generierkreis zum Anlegen einer Wannenspannung an die Wanne des zweiten Leitungstyps.

Gemäß einem Merkmal der Erfindung enthält die integrierte Halbleiterschaltungsanordnung eine Einrichtung, um die Elektrode für eine vorbestimmte Zeitspanne zwangsweise auf Massepotential zu halten.

Gemäß einem anderen Merkmal der Erfindung enthält die integrierte Halbleiterschaltungsanordnung eine im Substrat ausgebildete Klammereinheit (clamp means), um zu verhindern, daß die Wanne des zweiten Leitungstyps auf eine Polarität, die der des durch die Wannenspannung bestimmten Potentials entgegengesetzt ist, eingestellt wird.

Die ersten und zweiten Leitungstypen sind vorzugsweise ein n-Typ bzw. ein p-Typ.

Erfindungsgemäß kann ein in der ein Halbleiterschaltungs element enthaltenden Wanne des zweiten Leitungstyps auftretender vorübergehender oder Einschwingspannungsanstieg (Ausgleichspannungsanstieg) beim Einschalten der Stromversorgung unterdrückt werden. Auch wenn zwischen der Wanne des zweiten Leitungstyps und dem Substrat des ersten Leitungstyps ein parasitärer Bipolartransistor gebildet ist, wird dieser nicht durchgeschaltet, und es fließt kein Durchgreifstrom in der Transistorschaltungszone. Wenn ein solcher Bipolartransistor nicht gebildet ist, kann die Zeitspanne verkürzt sein oder werden, welche die Vorspannung an der Wanne des zweiten Leitungstyps benötigt, um eine zum Entwurfs- oder Konstruktionszeitpunkt vorbestimmte (festgelegte) Größe zu erreichen.

Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine Darstellung eines Hauptteils eines CMOS-DRAMs gemäß einer ersten Ausführungsform der Erfindung,

Fig. 2 eine (Teilschnitt-)Darstellung der DRAM- Zellenstruktur bei der ersten Ausführungsform,

Fig. 3 eine schematische Darstellung des Zustands der kapazitiven Kopplung zwischen den Bauelementen eines DRAM-Zellenarrays,

Fig. 4 eine vereinfachte schematische Darstellung der Anordnung nach Fig. 3,

Fig. 5A und 5B graphische Darstellungen zur Veranschaulichung der Arbeitsweise der ersten Ausführungsform,

Fig. 6 eine Darstellung eines Hauptteils eines CMOS-DRAMs gemäß einer zweiten Ausführungsform der Erfindung,

Fig. 7A bis 7C Beispiele für eine(n) bei der zweiten Ausführungsform verwendete(n) Klammerschaltung bzw. -kreis,

Fig. 8 eine Darstellung der Ausbildung der Klammerschaltung nach Fig. 7A,

Fig. 9 eine Darstellung der Ausbildung der Klammerschaltung nach Fig. 7B,

Fig. 10 eine Darstellung der Ausbildung der Klammerschaltung nach Fig. 7C,

Fig. 11 eine Darstellung des Hauptteils eines CMOS-DRAMs gemäß einer dritten Ausführungsform der Erfindung,

Fig. 12 eine Darstellung des Hauptteils eines CMOS-DRAMs gemäß einer vierten Ausführungsform der Erfindung und

Fig. 13 eine Darstellung des Hauptteils eines herkömmlichen CMOS-DRAMs.

Fig. 13 ist eingangs bereits erläutert worden.

Im folgenden sind anhand der Zeichnung Ausführungsformen beschrieben, bei denen die Erfindung auf einen CMOS-DRAM angewandt ist.

Fig. 1 zeigt in einer Schnittansicht den Hauptteil eines CMOS-DRAMs gemäß der ersten Ausführungsform der Erfindung, wobei den Teilen von Fig. 13 entsprechende oder ähnliche Teile mit den gleichen Bezugszeichen wie dort bezeichnet und nicht mehr im einzelnen erläutert sind. Bei der ersten Ausführungsform ist ein selektiver Erdungskreis 14 vorgesehen, der aus einem NMOS-Transistor Q4 zum selektiven Erden (bzw. Anmasselegen) der Plattenelektrode 5 einer DRAM- Zelle und einem NMOS-Transistor Q5 zum selektiven Erden einer Bitleitung gebildet ist und der durch einen Steuerkreis 15 angesteuert wird, welcher bei Erfassung eines Anstiegs einer (eines) Stromversorgungsspannung oder -stroms zu arbeiten beginnt.

Gemäß Fig. 1 umfaßt der Steuerkreis 15 einen Stromanstieg- Detektorkreis 17 zum Erfassen eines Anstiegs des Versorgungsstroms, einen Komparator 18 zum Vergleichen der Ausgangsspannung V_BB eines V_BB-Spannungsgenerierkreises 11 mit einer Bezugsspannung V_R und ein Flipflop 19, das in Abhängigkeit von den Ausgangssignalen des Stromanstieg- Detektorkreises 17 und des Komparators 18 gesetzt oder rückgesetzt wird.

Der selektive Erdungskreis 14, der Steuerkreis 15, der V_BB- Spannungsgenerierkreis 11, der Plattenspannung-Generierkreis 12 und der Bitleitung-Spannungsgenerierkreis 13 sind in dem Teil oder Abschnitt des n-Typ-Substrats geformt, der sich in der Nähe der p-Typ-Wanne 2 befindet. Wahlweise können sie in einer p-Typ-Wanne ausgebildet sein, die unabhängig von der p-(Typ-)Wanne 2 im Substrat geformt ist.

Die p-Wanne 6 eines peripheren Schaltungsabschnitts ist geerdet bzw. liegt an Masse und eine n-Wanne 7 dieses Abschnitts ist mit einer Stromversorgungsspannung beaufschlagt. Dies bedeutet, daß an die p-Wanne des Kernschaltungsabschnitts, die p-Wanne des peripheren Schaltungsabschnitts und die n-Wanne des peripheren Schaltungsabschnitts unterschiedliche Wannenspannungen angelegt sind. Demzufolge erfolgt eine Kanalionenimplantation in der Weise, daß die betreffenden MOS-Transistoren Schwellenwerte entsprechend den jeweiligen Wannenspannungen aufweisen können.

Fig. 2 veranschaulicht eine spezifische Struktur des DRAM- Zellenteils. Gemäß Fig. 2 ist in der p-Wanne 2 ein Graben ausgebildet. An der Wand des Grabens ist eine n-Typ- Diffusionsschicht 23 geformt, die als Kondensatorelektrode dient, während auf der Oberfläche der n-Typ- Diffusionsschicht 23 ein Kondensatorisolierfilm 24 ausgebildet ist. Im Graben ist eine Plattenelektrode 5 aus polykristallinem Silizium so ausgebildet, daß sie den Graben ausfüllt. Die n-Diffusionsschicht 23, der Kondensatorisolierfilm 24 und die Plattenelektrode 5 bilden gemeinsam einen Kondensator CM. Gemäß Fig. 2 erstreckt sich die Plattenelektrode 5 auf (über) einen Feldisolierfilm 26, wobei sie als ein Muster zusammen mit den Plattenelektroden anderer Speicherzellen geformt ist.

Neben dem Graben ist eine Gateelektrode 22 unter Zwischenfügung eines Gateisolierfilms 21 auf der p-Wanne 2 des Substrats 1 ausgebildet. N-Diffusionsschichten 3 und 4, die als Source bzw. Drain dienen, sind an den betreffenden Seiten der Gateelektrode 22 geformt. Die Gateelektrode 22 und die n-Diffusionsschichten 3 und 4 bilden gemeinsam einen NMOS-Transistor QM, der als Übertragungsgate oder -gatter (transfer gate) dient. Die Gateelektrode 22 erstreckt sich in der Richtung senkrecht zur Zeichnungsebene von Fig. 2 und wird als Wortleitung benutzt. Eine gleichzeitig mit der Gateelektrode 22 erzeugte Durchgangs- oder Transitwortleitung 28 ist unter Zwischenfügung eines Zwischenschicht-Isolierfilms 27 auf der Plattenelektrode 5 angeordnet.

Die aus dem Kondensator CM und dem NMOS-Transistor QM bestehende DRAM-Zelle ist mit einem Zwischenniveau- Isolierfilm 29 bedeckt. In letzterem ist ein Kontaktloch ausgebildet, in welchem unter Verwendung von Molybdänsilicid (MoSi₂) eine mit der n-Diffusionsschicht 4 zu verbindende Bitleitung 30 erzeugt ist.

Der DRAM gemäß der ersten Ausführungsform arbeitet wie folgt:

Praktisch gleichzeitig mit dem Einschalten der Stromversorgung erzeugt der Steuerkreis 15 ein Ausgangssignal des (hohen) Pegels H. Wenn der Stromanstieg- Detektorkreis 17 einen Stromanstieg feststellt, wird das Flipflop 19 durch das Ausgangssignal gesetzt, um ein Signal des Pegels H (hochpegeliges Signal) zu erzeugen. Aufgrund dieses hochpegeligen Signals vom Flipflop 19 werden die NMOS-Transistoren Q4 und Q5 des Erdungskreises 14 durchgeschaltet, wodurch die Plattenelektrode 5 und die Bitleitung zwangsweise geerdet bzw. an Masse gelegt werden. Weiterhin bewirkt das hochpegelige Ausgangssignal des Erdungskreises 14, daß die Ausgänge des Plattenspannung- Generierkreises 12 und des Bitleitungsspannung- Generierkreises 13 in einen potentialfreien oder gesperrten (suspended) Zustand gesetzt werden.

Wenn die an die p-Wanne 2 angelegte Spannung aufgrund der durch den V_BB-Spannungsgenerierkreis 11 erzeugten Spannung abfällt, beginnt der Komparator 18 des Steuerkreises 15 zu arbeiten, wobei das Flipflop 19 rückgesetzt wird, die NMOS- Transistoren Q4 und Q5 des Erdungskreises 14 sperren und die Plattenspannung sowie die Bitleitungsspannung durch den Plattenspannung-Generierkreis 12 bzw. den Bitleitungsspannung-Generierkreis 13 angelegt werden.

Bei der ersten Ausführungsform sind, wie erwähnt, die Plattenelektrode und die Bitleitung geerdet bzw. an Masse gelegt. Beim Einschalten der Stromversorgung wird daher ein Spannungsanstieg in der p-Wanne aufgrund der kapazitiven Kopplung an das Substrat unterdrückt, wodurch ein Durchschalten des parasitären Bipolartransistors verhindert wird.

Die Arbeitsweise der ersten Ausführungsform ist anhand der Fig. 3 und 4 näher erläutert.

Fig. 3 veranschaulicht den Zustand der kapazitiven Kopplung zwischen den Bauelementen des CMOS-DRAMs unmittelbar nach dem Einschalten der Stromversorgung. Da sich im DRAM- Zellenarray die elektrischen Potentiale an einer großen Zahl von Bitleitungen auf jeweils ähnliche Weise ändern, sind die Bitleitungen in Fig. 3 als Einheit dargestellt. Auf ähnliche Weise sind die Wortleitungen und die Speicherknoten(punkte) in Fig. 3 als jeweilige Einheiten dargestellt. Wie sich aus Fig. 3 ergibt, ist die kapazitive Kopplung oder Ankopplung zwischen den Bauelementen sehr komplex. Aus diesem Grund kann die schematische Darstellung von Fig. 3 unter Berücksichtigung der nachstehenden Punkte weiter vereinfacht werden:

(a) Eine Kapazität C7 besteht zwischen dem Speicherknoten und der Plattenelektrode, eine Kapazität C8 ist zwischen dem Speicherknoten und der p-Wanne vorhanden, und eine Kapazität C9 besteht zwischen dem Speicherknoten und der Wortleitung. Von diesen drei Kapazitäten ist die Kapazität C9 zwischen dem Speicherknoten und der Wortleitung bei weitem kleiner als die beiden anderen Kapazitäten C7 und C8. Unter Vernachlässigung der Kapazität C9 können daher die Kapazitäten C7 und C8 kollektiv als eine Kapazität zwischen der Plattenelektrode und der p-Wanne repräsentiert oder dargestellt werden.
(b) Gleichermaßen ist die Kapazität C5 zwischen der Plattenelektrode und der Bitleitung wesentlich kleiner als die andere Kapazitäten. Dies ist deshalb der Fall, weil die Plattenelektrode und die Bitleitung durch die dazwischenliegende Transitwortleitung 28 gegeneinander abgeschirmt sind, wie dies aus Fig. 2 hervorgeht. Folglich kann auch die Kapazität C5 ignoriert werden.
(c) Es besteht eine bestimmte Verzögerung zwischen dem Zeitpunkt, zu dem die Stromversorgung eingeschaltet wird, und dem Zeitpunkt, zu dem die Spannungsgenerierkreise 11, 12 und 13 zu arbeiten beginnen. Wenn insbesondere der Versorgungsstrom in einer kurzen Zeit von etwa einigen µs ansteigt, bleiben die p-Wanne, die Plattenelektrode und die Bitleitung bis zum Ende des Anstiegs des Versorgungsstroms in einem praktisch potentialfreien (floated) Zustand. Weiterhin ist der Schwellenwert des NMOS-Transistors Q1, durch den die Wortleitung, wenn sie nicht angewählt ist, geerdet oder an Masse gelegt ist, in dem Zustand sehr klein, in welchem die Spannung V_BB nicht an die p-Wanne angelegt ist. Der Schwellenwert des NMOS-Transistors Q1 ist sehr klein, unabhängig davon, ob der NMOS-Transistor Q1 von einem Verarmungs- oder einem Anreicherungstyp ist. Infolgedessen kann die Wortleitung als von dem Zeitpunkt unmittelbar nach dem Einschalten der Stromversorgung geerdet oder an Masse gelegt betrachtet werden.

Unter Berücksichtigung der obengenannten Punkte kann der kapazitive Kopplungszustand gemäß Fig. 3 auf die in Fig. 4 dargestellte Weise weiter vereinfacht (veranschaulicht) werden. Wenn gemäß Fig. 4 die Plattenelektrode und die Bitleitung als in einem potentialfreien Zustand befindlich angesehen werden, läßt sich die Kapazität C11 zwischen der p-Wanne und der Wortleitung wie folgt ausdrücken:

C11 = C2 + C6 · C10/(C6 + C10) + C3 · C4/(C3 + C4) (1)

Wenn die p-Wanne als im potentialfreien Zustand befindlich angesehen wird, läßt sich die Spannung VP an der p-Wanne zum Zeitpunkt der Anlegung der Stromversorgungsspannung V_CC wie folgt ausdrücken:

VP = V_CC · C1/(C1 + C11) (2)

Im Fall eines 16-Mbit-DRAMs, der auf der Grundlage einer Entwurfs- oder Konstruktionsregel von 0,6 µm geformt ist, ist die Kapazität C11 zwischen der p-Wanne und der Wortleitung ungefähr dreimal so groß wie die Kapazität C1 zwischen der p-Wanne und dem n-Substrat. Gemäß herkömmlicher Technik, nach welcher beim Einschalten der Stromversorgung weder die Plattenelektrode noch die Bitleitung geerdet oder an Masse gelegt ist, steigt die Spannung VP an der p-Wanne, wie sich aus obiger Formel (2) ergibt, im Fall von VCC = 6 V auf bis zu 1,5 V an. Infolgedessen wird der im Zusammenhang mit Fig. 13 erläuterte parasitäre Bipolartransistor T durchgeschaltet.

Im Gegensatz dazu sind oder werden bei der ersten Ausführungsform der Erfindung die Plattenelektrode und die Bitleitung beim Einschalten der Stromversorgung selektiv geerdet bzw. an Masse gelegt. Infolgedessen ist die Kapazität C12 (= C2 + C3 + C10) zwischen der p-Wanne und dem Massepotential erheblich größer als die durch Formel (1) repräsentierte Kapazität C11. Im Fall eines 16-Mbit-DRAMs auf der Grundlage einer Entwurfs- oder Konstruktionsregel von 0,6 µm ist die Kapazität C12 etwa viermal so groß wie die Kapazität C11, so daß sie demzufolge das Zwölffache der Kapazität C1 beträgt. Für den Fall V_CC = 6 V läßt sich somit die Spannung VP an der p-Wanne durch nachstehende Formel (3) darstellen:

VP = V_CC · C1/(C1 + C12) = 0,5 [V] (3)

Infolgedessen wird der parasitäre Bipolartransistor nicht durchgeschaltet.

Wenn nach dem Einschalten der Stromversorgung eine vorbestimmte Zeit verstrichen ist, wird an die p-Wanne die durch den V_BB-Spannungsgenerierkreis 11 erzeugte Vorspannung V_BB angelegt. Wenn die p-Wannenvorspannung die vorbestimmte Größe erreicht, wird der Erdungskreis 14 abgeschaltet.

Die Fig. 5A und 5B sind graphische Darstellungen, die veranschaulichen, wie die Spannung VP an der p-Wanne 2 in der DRAM-Zellenarrayzone und der Durchgreifstrom in der gleichen Zone in der Periode unmittelbar nach dem Einschalten der Stromversorgung variieren bzw. sich ändern. In den Fig. 5A und 5B sind die Erfindung und der Stand der Technik (herkömmliche Technik) miteinander verglichen. Wie aus den Fig. 5A und 5B hervorgeht, werden die Plattenelektrode und die Bitleitung während einer vorbestimmten Periode nach dem Einschalten der Stromversorgung zwangsweise geerdet bzw. an Masse gelegt, mit dem Ergebnis, daß ein auf die kapazitive Kopplung der das DRAM-Zellenarray enthaltenden p-Wanne 2 zurückzuführender Spannungsanstieg unterdrückt wird. Infolgedessen wird der parasitäre Bipolartransistor an einem Durchschalten gehindert, wobei die Menge des möglicherweise fließenden Durchgreifstroms beträchtlich verringert werden kann.

Die erste Ausführungsform der Erfindung ist auch dann vorteilhaft, wenn die p-Wanne 2 des DRAM-Zellenarrays keine geerdete bzw. an Masse gelegte n-Diffusionsschicht aufweist. Genauer gesagt: da der Spannungsanstieg an der p-Wanne unterdrückt wird, wird die Periode zwischen dem Zeitpunkt, zu dem der V_BB-Spannungsgenerierkreis zu arbeiten beginnt, und dem Zeitpunkt, zu dem die vorbestimmte Vorspannung V_BB an die p-Wanne 2 angelegt wird, verkürzt. Infolgedessen kann die Zeit verkürzt werden, welche der DRAM-Chip für den Beginn des Normalbetriebs benötigt.

Bei der ersten Ausführungsform sind bzw. werden die Plattenelektrode und die Bitleitung beim Einschalten der Stromversorgung selektiv geerdet oder an Masse gelegt. Ausreichende Vorteile werden auch dann erzielt, wenn der selektive Erdungskreis nur für die Plattenelektrode vorgesehen ist.

Fig. 6 veranschaulicht den Hauptteil eines CMOS-DRAMs gemäß einer zweiten Ausführungsform der Erfindung. Der CMOS-DRAM gemäß der zweiten Ausführungsform verwendet anstelle des selektiven Erdungskreises 14 bei der ersten Ausführungsform eine (einen) Klammerschaltung oder -kreis 16. Der Klammerkreis 16 bestimmt den oberen Grenzwert der Wannenspannung, die an die p-Wanne, in welcher das DRAM- Zellenarray ausgebildet ist, angelegt wird. Ebenso wie der V_BB-Spannungsgenerierkreis 11 ist der Klammerkreis 16 in der Position des n-Substrats ausgebildet, die von der p-Wanne 2 verschieden ist.

Die Fig. 7A bis 7C veranschaulichen spezielle Ausgestaltungen des Klammerkreises 16. Gemäß Fig. 7A besteht der Klammerkreis 16 aus einem NMOS-Transistor Q11, dessen Source geerdet ist bzw. an Masse liegt und dessen Gate- und Drainelektroden an einem V_BB-Punkt (einer NMOS-Diode) zusammengeschaltet sind. Gemäß Fig. 7B besteht der Klammerkreis 16 aus einem PMOS-Transistor Q12, dessen Gate- und Drainelektroden geerdet sind, während seine Sourceelektrode mit dem V_BB-Punkt (einer PMOS-Diode) verbunden ist. Gemäß Fig. 7C besteht der Klammerkreis 16 aus einer pn-Übergangsdiode Di.

Die Fig. 8 bis 10 veranschaulichen, wie die Klammerkreise 16 gemäß den Fig. 7A bis 7C erhalten bzw. ausgebildet werden.

Gemäß Fig. 8 ist der NMOS-Transistor Q11 in einer p-Wanne 31 geformt, die unabhängig von der DRAM-Zellenzone im n- Siliziumsubstrat 1 vorgesehen ist, wodurch der Klammerkreis gemäß Fig. 7A erhalten bzw. gebildet wird. Die p-Wanne 31 ist zusammen mit Gate- und Drainelektrode des NMOS- Transistors Q11 an den V_BB-Punkt angeschaltet. Gemäß Fig. 9 ist der PMOS-Transistor Q12 in einer im n-Siliziumsubstrat 1 ausgebildeten n-Wanne 32 geformt, wodurch der Klammerkreis gemäß Fig. 7B erhalten wird. Gemäß Fig. 10 sind eine p- Schicht 34 und eine n-Schicht 35 durch Diffusion in einer im n-Siliziumsubstrat 1 vorgesehenen n-Wanne 33 erzeugt, wobei die auf diese Weise erhaltene oder gebildete pn- Übergangsdiode Di den Klammerkreis gemäß Fig. 7C bildet.

Bei der zweiten Ausführungsform kann ebenfalls der Spannungsanstieg an der p-Wanne 2 beim Einschalten der externen Stromversorgung unterdrückt werden, solange die Stromansteuerkapazität des Klammerkreises 16 über einem vorbestimmten Wert oder Pegel liegt. Bei der ersten Ausführungsform wird der Spannungsanstieg an der p-Wanne 2 dadurch unterdrückt, daß die Wirkungen oder Einflüsse, welche die kapazitive Kopplung zwischen dem n-Substrat 1 und der p-Wanne 2 auf den Spannungsanstieg haben können, verringert werden. Bei der zweiten Ausführungsform wird dagegen die Spannung an der p-Wanne (welche Spannung aufgrund der kapazitiven Kopplung möglicherweise ansteigen kann) angeklammert, um damit ein Durchschalten des parasitären Bipolartransistors zu verhindern. Wenn der V_BB-Spannungsgenerierkreis 11 zu arbeiten beginnt und seine Ausgangsspannung unter eine gegebene Größe abnimmt, wird der Klammerkreis 16 abgeschaltet, und die Spannung an der p-Wanne 2 wird auf einen negativen Entwurfs- oder Konstruktionswert V_BB gesetzt.

Falls kein parasitärer Bipolartransistor vorhanden ist, wird sowohl bei der zweiten Ausführungsform als auch bei der ersten Ausführungsform die für die Stabilisierung der Spannung an der p-Wanne 2 erforderliche Zeit verkürzt.

Bei den beschriebenen ersten und zweiten Ausführungsformen handelt es sich um Ausgestaltungen, bei denen ein n-Typ- Siliziumsubstrat verwendet wird. Die Erfindung ist jedoch auch auf einen Fall anwendbar, in welchem ein p- Siliziumsubstrat verwendet wird und ein CMOS-DRAM vorgesehen ist, so daß im p-Substrat eine Dreifachwannenstruktur geformt wird oder ist, wie dies nachstehend erläutert werden wird.

Fig. 11 veranschaulicht eine Ausführungsform, bei welcher eine der Ausgestaltung gemäß der ersten Ausführungsform nach Fig. 1 ähnliche Ausgestaltung oder Struktur mit einer Dreifachwannenstruktur erhalten wird. Die Ausführungsform gemäß Fig. 11 verwendet ein p-(Typ-)Siliziumsubstrat 41, das den dem Leitungstyp des Substrats bei der ersten Ausführungsform entgegengesetzten Leitungstyp aufweist. Im p-Siliziumsubstrat 41 ist eine n-Wanne 42, die eine DRAM- Zellenarrayzone enthält, ausgebildet, während in der n-Wanne 42 eine p-Wanne 2 geformt ist. Abgesehen von dieser Dreifachwannenstruktur ist die Ausführungsform gemäß Fig. 11 der ersten Ausführungsform ähnlich. Wie bei der Ausführungsform gemäß Fig. 11 ersichtlich ist, braucht die die p-Wanne umgebende n-Typ-Zone nicht das Substrat selbst zu sein, vielmehr kann sie eine Wanne eines dem Leitungstyp des Substrats entgegengesetzten Leitungstyps sein. In diesem Fall sind ebenfalls die erfindungsgemäß erzielten Vorteile nicht beeinträchtigt.

Fig. 12 veranschaulicht eine Ausführungsform, mit welcher die Ausführungsform oder Ausgestaltung gemäß Fig. 6 unter Verwendung eines p-Siliziumsubstrats 41 realisiert ist.

Bei der ersten Ausführungsform gemäß Fig. 1 besteht der Steuerkreis 15 aus einem Stromanstieg-Detektorkreis 17, einem Komparator 18 und einem Flipflop 19. Unter Ersatz eines solchen Steuerkreises kann jedoch ein Zeitgeberkreis verwendet werden. Bei Verwendung des Zeitgeberkreises kann der selektive Erdungskreis 14 für eine vorbestimmte Zeitspanne nach Erfassung eines Anstiegs der Stromversorgungsspannung in einem EIN- oder Durchschaltzustand gehalten werden bzw. bleiben.

Die vorstehende Beschreibung bezieht sich lediglich auf einen CMOS-DRAM. Die Erfindung ist jedoch auch auf (andere) integrierte Schaltungen verschiedener Arten anwendbar, solange diese integrierte Schaltungen eine Wannenstruktur ähnlich den oben beschriebenen Wannenstrukturen aufweisen und Wannenspannungen auf ähnliche Weise, wie oben beschrieben, gesteuert bzw. eingestellt werden.

Claims

1. Integrierte Halbleiterschaltungsanordnung, gekennzeichnet durch ein Halbleiter-Substrat,
eine im Substrat geformte Zone (1) eines ersten Leitungstyps,
eine von der Zone des ersten Leitungstyps umgebene und einen zweiten Leitungstyp besitzende Wanne (2),
ein in der Wanne des zweiten Leitungstyps erzeugtes Halbleiter-Schaltungselement (CM, QM) mit einer Elektrode (5), die in kapazitiver Kopplung mit der Wanne des zweiten Leitungstyps steht,
eine Einheit zum Anlegen einer ersten Spannung an das Halbleiter-Schaltungselement,
eine Einheit zum Anlegen einer zweiten Spannung (V_CC) an die Zone des ersten Leitungstyps,
einen im Substrat ausgebildeten Wannenspannung- Generierkreis (11) zum Anlegen einer Wannenspannung (V_BB) an die Wanne des zweiten Leitungstyps und
eine Einrichtung (14, 15), um die Elektrode für eine vorbestimmte Zeitspanne zwangsweise auf einem Erdungs- oder Massepotentialpegel zu halten.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leitungstyp ein n-Typ ist,
der zweite Leitungstyp ein p-Typ ist,
die zweite Spannung (V_CC) höher ist als die erste Spannung und die Wannenspannung (V_BB) niedriger ist als die erste Spannung.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Spannung eine mit Bezug auf den Massepotentialpegel bestimmte Bezugsspannung ist.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Elektrode (5) nur dann auf dem Massepotentialpegel gehalten ist, wenn die Anlegung der zweiten Spannung (V_CC) einsetzt.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Halbleiter-Schaltungselement eine DRAM-Zelle (CM, QM) und die Elektrode eine Plattenelektrode (5) der DRAM-Zelle sind.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Plattenelektrode (5) in einem in der Wanne (2) des zweiten Leitungstyps ausgebildeten Graben angeordnet ist.

7. Anordnung nach Anspruch 6, gekennzeichnet durch einen Decodierer zum Bestimmen einer Zeilenadresse der DRAM- Zelle, wobei die DRAM-Zelle einen mit der Plattenelektrode (5) versehenen Kondensator (CM) und einen als Transfer- oder Übertragungsgatter dienenden ersten NMOS-Transistor (QM) aufweist und der Decodierer einen zweiten NMOS-Transistor (Q1) zum Erden oder Anmasselegen einer Wortleitung, wenn diese nicht (an)gewählt ist, aufweist und der zweite NMOS- Transistor eine mit einem Massepotentialpunkt verbundene Sourceelektrode (8) aufweist.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß der erste NMOS-Transistor (QM) mit einer Bitleitung verbunden ist und die Anordnung ferner eine Einrichtung (14, 15) zum Halten der Bitleitung auf dem Massepotentialpegel nur dann, wenn die Anlegung der zweiten Spannung (V_CC) einsetzt, aufweist.

9. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat den ersten Leitungstyp besitzt.

10. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat den zweiten Leitungstyp besitzt.

11. Integrierte Halbleiterschaltungsanordnung, gekennzeichnet durch ein Halbleiter-Substrat,
eine im Substrat geformte Zone (1) eines ersten Leitungstyps,
eine von der Zone des ersten Leitungstyps umgebene und einen zweiten Leitungstyp besitzende Wanne (2),
ein in der Wanne des zweiten Leitungstyps erzeugtes Halbleiter-Schaltungselement (CM, QM) mit einer Elektrode (5), die in kapazitiver Kopplung mit der Wanne des zweiten Leitungstyps steht,
eine Einheit zum Anlegen einer ersten Spannung an das Halbleiter-Schaltungselement,
eine Einheit zum Anlegen einer zweiten Spannung (V_CC) an die Zone des ersten Leitungstyps,
einen im Substrat ausgebildeten Wannenspannung-Generierkreis (11) zum Anlegen einer Wannenspannung (V_BB) an die Wanne des zweiten Leitungstyps und
eine im Substrat ausgebildete Anklammer- oder Klammereinheit (16) zum Verhindern eines Setzens oder Einstellens der Wanne des zweiten Leitungstyps auf eine Polarität, die zu der eines durch die Wannenspannung bestimmten Potentials entgegengesetzt ist.

12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß der erste Leitungstyp ein n-Typ ist,
der zweite Leitungstyp ein p-Typ ist,
die zweite Spannung (V_CC) höher ist als die erste Spannung und die Wannenspannung (V_BB) niedriger ist als die erste Spannung.

13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die erste Spannung eine mit Bezug auf den Massepotentialpegel bestimmte Bezugsspannung ist.

14. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Klammereinheit (16) durch einen im Substrat ausgebildeten NMOS-Transistor (Q11) gebildet ist, der eine mit einem Massepotentialpunkt verbundene Sourceelektrode sowie jeweils mit der Wanne des zweiten Leitungstyps verbundene Gate- und Drainelektroden aufweist.

15. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Klammereinheit (16) durch einen im Substrat ausgebildeten PMOS-Transistor (Q12) gebildet ist, der jeweils mit einem Massepotentialpunkt verbundene Gate- und Drainelektroden sowie eine mit der Wanne des zweiten Leitungstyps verbundene Sourceelektrode aufweist.

16. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Klammereinheit (16) durch eine im Substrat ausgebildete Diode (Di) gebildet ist, die eine mit einem Massepotentialpunkt verbundene n-Typ-Schicht und eine an die Wanne des zweiten Leitungstyps angeschlossene p-Typ-Schicht aufweist.

17. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß das Halbleiter-Schaltungselement eine DRAM-Zelle (CM, QM) ist.

18. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß das Substrat den ersten Leitungstyp besitzt.

19. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß das Substrat den zweiten Leitungstyp besitzt.