DE3249749C2 - - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiter- Schaltungsvorrichtung nach dem Oberbegriff des Patent­ anspruches 1. Eine solche integrierte Halbleiter-Schaltungsvorrichtung ist aus der US-PS 39 62 686 bekannt.

Bei integrierten Halbleiterschaltungsvorrichtungen, insbesondere integrierten MOS-Schaltkreisen, werden die MOS-Transi­ storen in zunehmendem Maße mikrominiaturisiert. Im Zuge dieser Entwicklung verkleinern sich die Tiefe der Source- und Drainzonen bzw. die Länge der Gate­ zone, d. h. die Kanallänge bzw. Dicke der Gate-Isolier­ schicht. Trotz dieser ständigen Verkleinerung der Größe des MOS-Transistors und der Dicke der Gate-Iso­ lierschicht wird weiterhin eine Stromversorgung mit hoher Spannung von z. B. + 5 V verwendet. Aus diesem Grund werden andere integrierte Schaltkreise, z. B. TTL-(Transistor-Transistor-Logik-)Schaltkreise, fertigungsmäßig zu einem Gesamtsystem zusammengefaßt, wobei es aus praktischen Gründen unerwünscht ist, getrennte Stromversorgungen für die einzelnen integrierten Schaltkreise einzusetzen. Wenn in der Nähe der Drainzone Stoßionisation auf­ tritt, werden aufgrund der hohen Stromversorgungsspan­ nung Elektronen in die Gate-Isolierschicht injiziert, wodurch eine Änderung der Schwellenwertspannung hervor­ gerufen wird, die wiederum verschiedene Probleme be­ dingt. Eine üblicherweise zur Erhöhung der Durchgriff­ spannung ergriffene Maßnahme besteht darin, die Fremdatomkonzentration in der Kanalzone durch Ionenimplantation zu erhöhen.

Diese Maßnahme kompliziert aber nicht nur das Ferti­ gungsverfahren für die Halbleiter-Schaltungsvorrichtung, sondern ist auch arbeitsaufwendig.

In Fig. 1 ist eine bekannte Speichervorrichtung, nämlich ein Festwertspeicher dargestellt, bei dem jede als Speicherzelle wirksame Koppelstelle aus einzigen MOS-Transistor be­ steht, wobei Speicherzellen M(1, 1), M(1, 2), ... an Schnittpunkten von Zeilenleitungen R 1, R 2 usw. und senkrecht zu diesen verlaufenden Spaltenleitungen S 1, S 2 usw. angeordnet sind. Beim Auslesen von Daten aus dieser Speichervorrichtung wählen ein Zeilenleitungs­ dekodierer 41 eine der Zeilenleitungen R 1, R 2 usw. und ein Spaltenleitungsdekodierer (nicht dargestellt) eine der Spaltenleitungen S 1, S 2 usw., so daß eine am Schnittpunkt der gewählten Zeilen- und Spaltenleitun­ gen befindliche Speicherzelle zur Ausgabe der durch die gespeicherten Dateneinheit angewählt wird. Ist die gewählte Speicherzelle mit der Drainelektrode an die Spaltenleitung, wie der Leitung S 1, S 3, angeschlossen, wird die an der Spaltenleitung liegende Ladung über den Transistor ent­ laden, so daß sich ihr Potential auf dem Pegel "0" befindet. Ist dagegen die Drainelektrode des Speicher­ zellentransistors nicht mit der Spaltenleitung verbunden, wird die Spaltenleitung mit dem Strom, der von der Stromversorgung über einen nicht dargestellten, an die­ se Leitung angeschlossenen Lasttransistor geliefert wird, auf ein Potential des Pegels "1" aufgeladen. Auf diese Weise können die Daten "0" oder "1" aus der be­ treffenden Speicherzelle ausgelesen werden.

Da beim beschriebenen Festwertspeicher jede einzelne Speicherzelle aus einem einzigen Transistor besteht, können die Speicherzellentransistoren mikrominiaturi­ siert und damit die Chip-Größe verkleinert werden. Wenn die Speicherzelle klein ist, verkürzt sich auch die Kanallänge entsprechend. Der resultierende "Kurz­ kanaleffekt" verringert den Schwellenwert, so daß die Schwellenwertspannung eine negative Größe annimmt. Das Ergebnis besteht darin, daß auch die nicht gewählten Speicherzellen leitend sind. Unter diesen Bedingungen werden beim Wählen der Spaltenleitung auch die nicht gewählten Speicherzellen durchgeschaltet, so daß das Potential an der Zeilenleitung nicht ansteigt und das Signal des Pegels "1" nicht geliefert werden kann. Wenn die Drainspannung an den Speicherzellen­ transistor angelegt wird, wird die Höhe der Potential­ barriere zwischen Source- und Drainelektrode auf einen niedrigen Wert begrenzt, so daß ein nur wenig von der Gate-Spannung abhängiger Strom über die Source-Drainstrecke fließt. Dieser Strom ist der sog. Raumladungsbegrenzungsstrom, der einen Durchgriff durch Source- und Drainelektrode bewirkt. Unter diesen Be­ dingungen kann das Ladungspotential auf der Spalten­ leitung nicht ansteigen. Aus dem genannten Grund ist der Mikrominiaturisierung der Speicherzelle und somit der Verbesserung der Integrationsdichte des Festwert­ speichers eine Grenze gesetzt.

Im Zuge der Vergrößerung der Speicherkapazität treten auch bei den bekannten nicht-flüchtigen Speicher­ vorrichtungen die MOSFETs mit frei­ schwebendem Gate als Speicherzelle verwenden, dieselben Probleme bezüglich der Mikrominiaturisierung der Speicherzellen und des Speicherchips auf. Die Verkleinerung der Spei­ chergröße bedingt eine Verkürzung der Kanallänge. Diese führt wiederum zum Problem einer übermäßigen Verringe­ rung der Schwellenwertspannung aufgrund des "Kurzkanal­ effekts" oder eines Durchgriffs infolge der Drainspan­ nung. Wenn bei diesem zweiten Festwertspeicher-Typ in der Einschreibbetriebsart der Speicher­ vorrichtung eine hohe Spannung an die Drainelektrode der Speicherzelle angelegt wird, fließt ein Streustrom in die nicht-gewählte Speicherzelle, deren Gate- Spannung 0 V beträgt. Der Streustrom ist nicht ver­ nachlässigbar, wenn die Kapazität der Speichervorrichtung groß ist, da in diesem Fall die Zahl der an dieselbe Zeilen­ leitung angeschlossenen Drainelektroden der Speicher­ zellen groß ist. Dies hat den Nachteil zur Folge, daß die Dateneinschreibcharakteristik verschlechtert wird, weil die Drainspannung in der Dateneinschreibbetriebs­ art abfällt.

Ein bekanntes Beispiel für eine zur Lösung dieses Problems ent­ wickelte Speichervorrichtung ist in Fig. 2 dargestellt. Diese Speichervorrichtung beruht auf dem Grundkonzept, daß in der Dateneinschreibbetriebsart ein festes Poten­ tial von einer Spannungssignal-Speiseschaltung 101 an die Sourceelektrode jeder Speicherzelle T der Speicher­ vorrichtung angelegt wird, um dadurch die Verringe­ rung der Durchsitzspannung und die Verschlechterung bzw. Beeinträchtigung der Einschreibcharakteristik in der eine Einschreibbetriebsart zu verhindern. Die Vorrichtung gemäß Fig. 2 umfaßt Zeilenleitungen R 1, R 2 und R 3 sowie Spaltenleitungen S 1, S 2 und S 3. Als Spannungssignal- Speiseschaltung 101 kann eine in Fig. 3 oder in Fig. 4 dargestellte Anorndung ins Auge gefaßt werden. Die Schaltung gemäß Fig. 3 besteht aus einem Widerstands­ element (z. B. einem MOSFETR), das an der einen Seite an Masse angeschlossen und mit der anderen Seite mit einem Source-Verbindungspunkt S der Speicherzelle T verbunden ist. In der Einschreibbetriebsart fließt ein Strom von 1-2 mA in die eine Speicherzelle, so daß demzufolge das Sourcepotential durch den Spannungsabfall über das Widerstandselement R ansteigen kann. In der Datenaus­ lesebetriebsart fließt andererseits ein Strom von unge­ fähr 100 µA in die eine Speicherzelle. Dabei steigt das Source-Potential nur wenig an.

Bei der bekannten Schaltung gemäß Fig. 4 sind Transistoren T 1-T 4 vom Anreicherungstyp, Transistoren T 5 und T 6 sind vom Verarmungstyp, und ein Transistor T 0 besitzt im wesentlichen dieselbe Größe und Charakteristik wie die Speicherzelle T. Die Schaltung umfaßt weiterhin eine normale Stromversorgung Vc, eine Stromversorgung Vp zur Lieferung einer hohen Spannung in der Dateneinschreibbetriebsart, ein Steuerpotential V _A entsprechend dem Potential an der nicht-gewählten Zeilenleitung in der Speichervorrichtung und ein Steuersignal R/ an einer Steuersignalklemme, das in der Lesebetriebsart den Pegel "1" und in der Einschreibbetriebsart den Pegel "0" besitzt. Wenn in der Einschreibbetriebsart ein Impuls Vp hoher Spannung angelegt wird, entspricht das Potential der Drainelektrode des Transistors T 0 nahezu demjenigen auf der gewählten Zeilenleitung in der Speichervorrichtung, so daß das Sourcepotential des Transistors T 0 aufgrund des Durchgriffs allmählich auf einen Wert ansteigt, bei dem der Durchgriff beendet wird. Der Widerstandswert des Transistors T 5 ist ausreichend groß, um für den Fall gerüstet zu sein, daß die Sourceelektrode des Transistors T 0 aufgrund von Rausch- oder Störsignalen o. dgl. auf einem abnormalen Potential liegt, um ihr hohes Potential zu entladen. Die Schwellenwertspannung des Transistors T 2 ist auf etwa 0 V eingestellt, und die Gateelektrode dieses Transistors T 2 liegt an einer Spannung, bei welcher der Durchgriff des der Speicherzelle entsprechenden Transistors T 0 endet. Aus diesem Grund wird der Transistor T 2 gesperrt, wenn das Potential Vs am Source- Verbindungspunkt S in der Speichervorrichtung das Potential an der Gateelektrode des Transistros T 2 erreicht. Der Transistor T 3 ist über den Transistor T 6 mit der Stromversorgung Vc verbunden. Infolgedessen steigt das Gate-Potential an, und der Transistor T 3 schaltet durch. Als Ergebnis wird das Potential Vs am Source-Verbindungspunkt S auf einen Wert gesetzt, bei dem der Durchgriff des der Speicherzelle entsprechenden Transistors T 0, d. h. der Durchgriff der nicht-gewählten Speicherzelle unter diesen Speicherzellen beendet wird. In der Dateneinschreibbetriebsart besitzt das Signal R/ den Pegel "0", wobei der Transistor T 4 sperrt. In der Datenlesebetriebsart besitzt dagegen das Signal R/ den Pegel "1", wobei der Transistor T 4 durchgeschaltet ist, so daß der Source-Verbindungspunkt S auf praktisch 0 V gehalten wird.

Bei weiterer Verkleinerung der Speicherabmessung als Ergebnis der großen Speicherkapazität wird die Kanallänge der Speicherzelle weiter verkürzt. Infolge des kurzen Kanals fällt die Schwellenwertspannung anormal auf einen negativen Wert ab. In diesem Fall ist der Streustrom in der Lesebetriebsart in den Speicherzellen nicht vernachlässigbar. Diesbezüglich besteht also ein Bedarf für die Entwickung einer Einrichtung, welche das Potential Vs am Source-Verbindungspunkt S nicht nur in der Einschreibbetriebsart, sondern auch in der Lesebetriebsart auf eine Größe einstellt, die größer ist als das Gate-Potential der nicht-gewählten Speicherzelle.

Man kann integrierte Halbleiter-Schaltvorrichtungen mit einer Einrichtung versehen, welche die Stromversorgung zu einem Schaltungsblock im integrierten Schaltkreis bei Nichtbenutzung sperrt, um dadurch den Stromverbrauch von der Stromversorgung herabzusetzen. Beispielsweise besitzt der Halbleiterspeicher eine Abschaltbetriebsart, in welcher die nicht-gewählten Speicherzellen zur Stromeinsparung unwirksam gemacht werden.

Bei einem kaskadenförmig aufgebauten integrierten Inverter mit Stromabschaltfunktion sind gemäß Fig. 5 MOS-Transistoren T 11-T 13 in Reihe über die Stromversorgung (zwischen Vc und Masse) geschaltet. Der Last-MOS-Transistor T 12 als n-Kanal-Verarmungs- MOS-Transistor und der Treiber-MOS-Transistor T 13 als n-Kanal-MOS-Transistor bilden einen Inverter. Die Gateelektrode des Lasttransistors T 12 und die Drainelektrode des Treibertransistors T 13 sind unter Bildung einer Ausgangsklemme Ao zusammengeschaltet. An die Gateelektrode des Treibertransistors T 13 wird ein Eingangssignal ai angelegt. die Stromversorgung Vc liegt über den MOS-Transistor T 11 des n-Kanal-Verarmungstyps am Lasttransistor T 12. Der Stromversorgungssteuer- MOS-Transistor (Steuertransistor) T 11 wird durch ein Stromabschaltbetriebsart-Signal torgesteuert. Dieses Signal besitzt den Pegel "0", wenn eine Stromabschaltung unter Heranziehung des invertierten Signals des Signals PD erfolgt, d. h. wenn durch Abschalten des Inverters Strom gespart werden soll; nach Beendigung der Stromabschaltbetriebsart besitzt dieses Signal dagegen den Pegel "1". Weiterhin ist ein Steuer-MOS-Transistor T 14 zwischen die Ausgangsklemme A 0 und Masse, parallel zum Treibertransistor T 13, geschaltet. Der Steuertransistor T 14 ist beispielsweise ein n-Kanal-Anreicherungs-MOS-Transistor, der durch ein Stromabschaltsignal PD torgesteuert wird. Dieses Signal PD besitzt in der Stromabschaltbetriebsart den Pegel "1" und nach Beendigung dieser Betriebsart den Pegel "0". Weiterhin ist ein aus MOS-Transistoren T 15-T 18 bestehender, dem Stromkreis aus den MOS-Transistoren T 11 -T 14 ähnelnder Stromkreis vorgesehen. Der MOS-Transistor T 17 wird durch ein Signal von der Ausgangsklemme Ao des Inverters torgesteuert. Die MOS-Transistoren T 15 und T 18 werden, wie im beschriebenen Fall, durch die Signale und PD torgesteuert.

Wenn bei diesem integrierten Inverter der Steuertransistor T 11 durchgeschaltet ist, ist die Stromversorgung Vc mit dem Lasttransistor T 12 verbunden, während sich der Steuertransistor T 14 im Sperrzustand befindet und das invertierte Signal des Eingangssignals ai an der Ausgangsklemme Ao erscheint. Dabei besitzen die Abschaltbetriebs-Signale und PD den Pegel "1" bzw. "0". Um den integrierten Schaltkreis durch Deaktivierung in den Abschaltzustand zu versetzen, erhalten die Signale und PD die Pegel "0" bzw. "1", so daß sich der Steuertransistor T 11 praktisch im Sperrzustand befindet, während der Steuertransistor T 14 durchgeschaltet ist. Hierbei wird die Stromzufuhr von der Stromversorgung Vc zum Lasttransistor T 12 beendet, wobei ein an der Ausgangsklemme Ao erscheinendes Signal über den Steuertransistor T 14 nach Masse fließt. Um hierbei die Zufuhr der Speisespannung Vc zum Lasttransistor T 12 vollständig zu beenden, nämlich in der Stromabschaltbetriebsart, muß die Schwellenwertspannung Vth 11 des Steuertransistors T 11 eine Größe von mehr als 0 V besitzen. Wenn unter diesen Bedingungen der Abschaltzustand aufgehoben wird, d. h. wenn der integrierte Schaltkreis arbeitet, steigt ein den Pegel "1" besitzendes Signal, das an der Ausgangsklemme Ao des aus den Transistoren T 12 und T 13 bestehenden Inverters erscheint, nur auf einen Pegel "Vc-Vth 11" an, der unterhalb der Stromversorgungsspannung Vc liegt. Die Stromversorgungsspanne des integrierten Schaltkreises wird dadurch verkleinert. Um andererseits im Betrieb des integrierten Schaltkreises den Ausgangssignalpegel im wesentlichen auf den Pegel der Stromversorgungsspannung Vc anzuheben, wenn die Schwellenwertspannung Vth 11 des Steuertransistors T 11 vom Verarmungstyp auf eine Größe von weniger als 0 V eingestellt ist, wird der Steuertransistor T 11 nicht in den Sperrzustand gebracht, wenn das Stromabschaltsignal den Pegel "0" besitzt, und die Stromzufuhr zum Lasttransistor T 12 wird fortgesetzt, so daß keine wesentliche Stromeinsparung erzielt wird. Wenn die Schwellenwertspannung Vth 11 des Steuertransistors T 11 auf einen negativen Wert eingestellt wird, kann die Verkleinerung der Stromversorgungsspanne vermieden werden. In diesem Fall hängt jedoch der über die Source- Drainstrecke in der Stromabschaltbetriebsart fließende Strom von der Schwellenwertspannung Vth 11 oder der Kanallänge des Steuertransistors T 11 ab, so daß in dieser Betriebsart der Stromverbrauch großen Schwankungen unterliegt. Im Hinblick darauf muß also bei der Herstellung des Transistors T 11 große Sorgfalt bezüglich der Einstellung der Schwellenwertspannung Vth 11 oder der Kanallänge des Steuertransistors 11 ausgeübt werden.

Neben der Stromsparschaltung beim integrierten Inverter wurde bereits ein anderer, in Fig. 6 dargestellter Inverter vorgeschlagen, bei welchem ein Steuer- MOS-Transistor zwischen den Treibertransistoren T 13 und T 17 eines Invertes und Masse vorgesehen ist, wobei der Steuertransistor durch das Stromabschaltbetriebs- Signal torgesteuert wird. Bei einem solchen integrierten Schaltkreis besitzt das Signal in der Stromabschaltbetriebsart den Pegel "0", wobei der Steuertransistor T 20 abgeschaltet wird, um auf diese Weise den Stromverbrauch zu verringern. Bei dieser Anordnung steigen jedoch alle Schaltungspunkte in der Abschaltbetriebsart auf den Pegel "1" an, wobei die an diesen Punkten anliegenden Ladungen bei Aufhebung der Abschaltbetriebsart entladen werden. Das Substratpotential wird durch die kapazitive Ankopplung des Substrats des integrierten Schaltkreises an die Schaltungspunktein negativer Richtung herabgezogen, so daß das Substratpotential variiert und die Arbeitsweise des integrierten Schaltkreises ungünstig beeinflußt. Bei der Aufhebung der Abschaltbetriebsart muß eine bestimmte Zeit in Kauf genommen werden, während welcher sich die Drainspannung des Transistors T 20 gegen die Änderung des Signals von "0" auf "1" bei Beendigung der Abschaltbetriebsart vom Pegel "1" auf den Pegel "0" ändert. In diesem Fall bewirkt das Vorhandensein der Spiegelrückkopplungskapazität eine Verzögerung der Aufhebung des Abschaltzustands. MOS-Steuertransistoren T 15, T 18, die in der Schaltung der Fig. 5 für den zweiten Inverter aus den Transistoren T 16, T 17 vorgesehen sind, können aus der Schaltung weggelassen werden, wie dies in Fig. 7 gezeigt ist. D. h., MOS-Steuertransistoren T 11, T 14 (oder T 15, T 18) sind für alle anderen Inverter vorgesehen. In der Schaltung der Fig. 6 muß der Steuertransistor 20 gemeinsam an alle Inverter angeschlossen sein, weil deren Ausgangssignale in der Abschaltbetriebsart den Pegel "1" besitzen. Um das Drainpotential des Steuertransistors T 20 etwa auf Massepotential zu halten und dadurch die normale Arbeitsweise jedes Inverters zu gewährleisten, muß die Ansteuerbarkeit des Transistors T 20 groß sein, mit dem Ergebnis, daß sich die Chipfläche des integrierten Schaltkreises vergrößert.

In der US-PS 39 62 686 ist eine integrierte Halbleiter- Schaltungsvorrichtung mit Steuertransistoren und Treiber- Transistoren beschrieben. Die Treiber-Transistoren werden hierbei mit einem Signal angesteuert, das zum Steuersignal der Steuertransistoren komplementär ist.

Weiterhin ist aus der US-PS 40 96 584 ein Schreib- Lesespeicher aus MOS-Transistoren bekannt, bei dem zwischen zwei in Reihe geschalteten MOS-Transistoren ein Lastkreis aus einem MOS-Transistor liegt.

Es ist Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiter-Schaltungsvorrichtung der eingangs genannten Art zu schaffen, bei welcher in der Abschaltbetriebsart der Stromverbrauch möglichst gering ist.

Diese Aufgabe wird bei einer integrierten Halbleiter- Schaltungsvorrichtung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildung der Erfindung ergeben sich aus den Patentansprüchen 2 und 3.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Schaltbild für ein Beispiel eines bekannten Halbleiter-Festwertspeichers,

Fig. 2 ein Schaltbild eines anderen bekannten leistungslosen Halbleiter-Festwertspeichers in FAMOS-Technik,

Fig. 3 und 4 Schaltbilder bekannter Spannungssignal- Speiseschaltungen für den Speicher gemäß Fig. 2,

Fig. 5, 6 und 7 Schaltbilder bekannter Halbleiter- Inverterschaltungen mit Stromabschaltfunktion,

Fig. 8 ein Schaltbild eines Ausführungsbeispiels der Erfindung,

Fig. 9 ein Schaltbild einer Abwandlung der Vorrichtung nach Fig. 8,

Fig. 10 ein Schaltbild einer anderen Abwandlung der Vorrichtung nach Fig. 8,

Fig. 11 und 12 Schaltbilder weiterer Abwandlungen der Spannungsspeiseschaltungen nach Fig. 8 bis 10,

Fig. 13 ein Schaltbild einer Ausführungsform, bei welcher eine integrierte Halbleiter-Schaltungsvorrichtung auf eine Pufferschaltung angewandt ist,

Fig. 14 und 15 Schaltbilder von Abwandlungen der Schaltungsvorrichtung nach Fig. 13,

Fig. 16 ein Schaltbild noch einer anderen Ausführungsform, bei welcher eine integrierte Halbleiter-Schaltungsvorrichtung auf einen integrierten Schaltkreis mit Stromabschaltfunktion angewandt ist,

Fig. 17 ein Schaltbild einer Abwandlung der Ausführungsform nach Fig. 16,

Fig. 18 bis 20 Schaltbilder weiterer Abwandlungen der Ausführungsform nach Fig. 16,

Fig. 21 ein Schaltbild einer Ausführungsform, bei welcher eine integrierte Halbleiter-Schaltungsvorrichtung in einen Dekodierer einbezogen ist, und

Fig. 22, 23 und 24 Schaltbilder von Dekodierern zur Lieferung verschiedener Signale.

Die Fig. 1 bis 7 sind eingangs bereits erläutert worden.

Fig. 8 veranschaulicht noch ein Ausführungsbeispiel der Erfindung. Dieses Ausführungsbeispiel besitzt Stromabschaltfunktion, bei welcher die Stromzufuhr zu einem Teilschaltungsblock der integrierten Schaltung gesperrt ist, wenn sich dieser Teilschaltungsblock in einem unwirksamen Zustand befindet.

Gemäß Fig. 8 sind Transistoren 71-73 in Reihe über eine Stromversorgung geschaltet, d. h. z. B. zwischen eine Hochpotential-Stromversorgungsspannung Vc und Masse. Ein Last-MOS-Transistor 72 des n-Kanal-Verarmungstyps und ein Treiber-MOS-Transistor 73 des n-Kanal- Anreicherungstyps bilden einen Inverter. Die Drainelektroden des Lasttransistors 72 und des Treibertransistors 73 bilden eine Ausgangsklemme Ao. Ein Eingangssignal ai, das von einer ähnlichen Schaltung wie derjenigen nach Fig. 17 oder einer externen Schaltung des integrierten Schaltkreises geliefert wird, wird der Gateelektrode des Treibertransistors 73 aufgeprägt. Die Stromversorgungsspannung Vc liegt über den MOS-Transistor 71 am Lasttransistor 72. Der Stromversorgungs-(Steuer)-MOS-Transistor 71 steht unter der Steuerung eines Stromabschaltbetriebsartsignals , das - als invertiertes Signal PD - den logischen Pegel "0" in einer Stromabschaltbetriebsart bei unwirksamem Inverter besitzt, um eine Stromeinsparung zu realisieren, während es nach Beendigung der Abschaltbetriebsart den logischen Pegel "1" besitzt. Parallel zum Treibertransistor 73 ist zwischen der Ausgangsklemme Ao und einer Spannung Vso ein Steuer- MOS-Transistor 74 vorgesehen, der vom n-Kanal-Anreicherungstyp ist und einer Torsteuerung durch das Stromabschaltbetriebsartsignal PD unterworfen ist, das in der Abschaltbetriebsart den logischen Pegel "1" und bei Beendigung dieser Betriebsart den logischen Pegel "0" besitzt. Zusätzlich ist ein weiterer, aus Transistoren 75-78 gebildeter Schaltungsblock vorgesehen, der im wesentlichen denselben Schaltungsaufbau besitzt wie der Schaltungsblock aus den Transistoren 71-74. Der Treiber-MOS-Transistor 77 wird durch ein von der Ausgangsklemme Ao des Umsetzers geliefertes Signal torgesteuert. Die MOS-Transistoren 75 und 78 werden durch die Stromabschaltsignale PD bzw. torgesteuert. Eine Spannungsspeiseschaltung 79 legt die Spannung Vso an die Sourceelektroden der Steuertransistoren 74 und 78 an, die in der Stromabschaltbetriebsart durchgeschaltet sind. Die Speiseschaltung 79 besteht aus MOS- Transistoren 80-82, die in Reihe zwischen die Stromversorgungsspannung Vc und Masse geschaltet sind. Der Verarmungstyp-MOS-Transistor 80, dessen Gate- und Sourceelektroden zusammengeschaltet sind, liefert die Stromversorgungsspannung Vc zum MOS-Transistor 81, der seinerseits an der Gateelektrode an Masse liegt und an der Sourceelektrode die Spannung Vso liefert. Die Sourceelektrode des MOS-Transistors 81 ist mit der Drainelektrode des MOS-Transistors 82 verbunden. Der MOS-Transistor 82 ist an der Gateelektrode mit der Sourceelektrode des MOS-Transistors 80 verbunden und an seiner Sourceelektrode an Masse gelegt.

Bei der integrierten Schaltungsvorrichtung mit dem beschriebenen Aufbau besitzen die Stromabschaltsignale und PD in der Stromabschaltbetriebsart den Pegel "0" bzw. "1". Der Steuertransistor 74 ist dabei durchgeschaltet, und die von der Speiseschaltung 79 gelieferte Spannung Vso wird über den Steuertransistor 74 an die Ausgangsklemme Ao des Umsetzers, d. h. an die Sourceelektrode des Lasttransistors 72, angelegt. Dabei steigt in der Spannungsspeiseschaltung 79 die Spannung Vso an, bis die Stromversorgungsspannung Vc über die MOS-Transistoren 80 und 81 geliefert wird und der Transistor 81 sperrt. Nach dem Sperren des Transistors 81 steigt die Gate- Spannung des MOS-Transistors 82 schlagartig an. Der MOS- Transistor 82 befindet sich daher im Durchschaltzustand, wobei die Spannung Vso in Abhängigkeit von einem Durchschalt- Widerstandsverhältnis der Transistoren 80-82 konstant gehalten wird. Die Spannung Vso wird über den Lasttransistor 72 an die Sourceelektrode des Steuertransistors 71 angelegt, so daß die Gate-Spannung des Steuertransistors 71, der mit dem Signal gespeist wird, negativ wird. Damit wird der Steuertransistor 71 zuverlässig in den Sperrzustand versetzt. Dabei wird das Signal ai unter der Schwellenwertspannung des Transistors 73 gehalten. Genauer gesagt: der MOS-Transistor 81 der Spannungsspeiseschaltung 79 besitzt dieselbe Schwellenwertspannung Vth 81 wie der Steuertransistor 71. Die an der Sourceelektrode erzeugte Spannung Vso nähert sich der Absolutgröße | Vth 81 | der Schwellenwertspannung Vth 81 an, wenn die Gate-Spannung 0 V beträgt. Der Transistor 82 ist vom Anreicherungstyp mit z. B. derselben Schwellenwertspannung wie der Transistor 73. Der Transistor 80, der bei der dargestellten Ausführungsform vom Verarmungstyp ist, kann durch ein einfaches Widerstandselement ersetzt werden. Die zur Sourceelektrode des Steuertransistors 71 gelieferte Spannung Vso ist stets größer als das Gate- Potential (das Signal ). Das Gate-Potential ist daher negativ, und die Spannung Vso wird in Abhängigkeit von der Schwellenwertspannung Vth 71 des Steuertransistors 71 erzeugt. Die Einstellung bzw. das Setzen der Schwellenwertspannung Vth 71 ist daher vergleichsweise einfach. Außerdem ist die Spannung Vso vorzugsweise niedriger als die Schwellenwertspannung Vth 71 des Steuertransistors 71 erzeugt. Die Einstellung bzw. das Setzen der Schwellenwertspannung Vth 71 ist daher vergleichsweise einfach. Außerdem ist die Spannung Vso vorzugsweise niedriger als die Schwellenwertspannung Vth 77 des Treiber-MOS-Transistors 77. Wenn die Stromabschaltbetriebsart beendet ist, d. h. wenn der integrierte Schaltkreis arbeitet (Abschaltsignale und PD jeweils "1" bzw. "0"), ist die Schwellenwertspannung Vth 71 des Steuertransistors 71 negativ. Wenn daher das Ausgangssignal des Umsetzers den Pegel "1" besitzt, steigt die Spannung auf die Stromversorgungsspannung Vc, so daß eine Verkleinerung der Stromversorgungsspanne verhindert wird. Die nicht an Masse liegende Gateelektrode des MOS-Transistors 81 kann durch das Abschaltsignal torgesteuert werden. Bei der integrierten Schaltungsvorrichtung gemäß Fig. 8 ist die Arbeitsweise der den nachgeschalteten Inverter bildenden Schaltung, d. h. der Schaltung aus den MOS-Transistoren 75-78, im wesentlichen dieselbe wie beim vorstehend beschriebenen Inverter. Eine nähere Erläuterung erübrigt sich daher. In einer abgewandelten Ausführungsform der Spannungsspeiseschaltung 79 ist der Transistor 80 weggelassen, wobei die Drainelektrode des Transistors 81 an der Stromversorgungsspannung Vc liegt und die Gateelektrode des Transistors 82 mit der Drainelektrode des Transistors 82, d. h. der Sourceelektrode des Transistors 81, verbunden ist. Hierbei wird in der Stromabschaltbetriebsart die Spannung Vso an der Drainelektrode des Transistors 82 geliefert. Die Spannung Vso beträgt | Vth 81 |, wenn die Absolutgröße | Vth 81 | der Schwellwertspannung Vth 81 des Transistors 81 kleiner ist als die Schwellenwertspannung Vth 82 des Transistors 82. Die Transistoren 71, 75 und 81 sperren, so daß der Stromverbrauch gleich Null ist. Wenn die Größe | Vth 81 | größer ist als Vth 82, liegt die Spannung Vso in keinem Fall unter Vth 82. Der Stromverbrauch ist daher sehr gering. Ein Signal mit einem höheren Pegel als dem des Signals kann an die Gateelektrode des Transistors 81 der Spannungsspeiseschaltung 79 angelegt werden. In diesem Fall geht die Spannung Vso auf einen hohen Wert über, so daß der in die Steuertransistoren 71 und 75 fließende Strom zuverlässig gesperrt wird. Auf diese Weise wird eine eindeutige Stromeinsparung erreicht.

Fig. 9 veranschaulicht eine Abwandlung der Ausführungsform gemäß Fig. 8, bei welcher die Treibertransistoren 74 und 78 über den MOS-Transistor 83 an Masse liegen. Der Transistor 83 wird durch das Stromabschaltbetriebsartsignal torgesteuert. Wenn das Signal den Pegel "0" besitzt, befindet sich der Transistor 83 im Sperrzustand, und die Spannung Vso von der Speiseschaltung 79 wird an die Steuertransistoren 74 und 78 angelegt. Nach Beendigung der Stromabschaltbetriebsart, d. h. wenn das Signal den Pegel "1" besitzt, befindet sich der MOS- Transistor 83 im Durchschaltzustand, wobei die Spannung Vso auf dem Massepegel gehalten wird. Diese Vorrichtung bietet dieselben Nutzeffekte wie die Ausführungsform gemäß Fig. 8. In jeder anderen Beziehung sind Aufbau und Arbeitsweise ähnlich wie bei der Ausführungsform gemäß Fig. 8, so daß sich eine weitere Erläuterung erübrigen dürfte und lediglich den Teilen von Fig. 8 entsprechende Teile mit denselben Symbolen wie vorher bezeichnet sind.

Bei der Schaltungsvorrichtung gemäß Fig. 10 sind die durch das Stromabschaltbetriebsartsignal PD gemäß Fig. 9 torgesteuerten Steuertransistoren 74 und 78 weggelassen. Die mit dieser Ausführungsform erzielbare Wirkung ist derjenigen bei der Ausführungsform nach Fig. 9 vergleichbar. In der Stromabschaltbetriebsart kann die Zufuhr der Stromversorgungsspannung Vc durch die Steuertransistoren 71 und 75 vollständig gesperrt werden, so daß die Potentiale an den betreffenden Schaltungspunkten nur geringfügig ansteigen und sich das Substratpotential nur wenig ändert, wenn die Abschaltbetriebsart aufgehoben oder beendet wird. In anderer Hinsicht entspricht diese Ausführungsform bezüglich Aufbau und Arbeitsweise der vorher beschriebenen Ausführungsform.

Die Fig. 11 und 12 veranschaulichen andere Ausführungsformen der Spannungsspeiseschaltung 79 zur Lieferung der bei den Ausführungsformen gemäß Fig. 8-10 verwendeten Spannung Vso. Gemäß Fig. 11 wird die Stromversorgungsspannung Vc nicht unmittelbar, sondern über einen MOS-Transistor 84 beispielsweise des n-Kanal- Anreicherungstyps zur Drainelektrode des MOS-Transistors 80 geliefert. Der Transistor 84 wird durch das Stromabschaltbetriebsartsignal PD torgesteuert. Wenn das Signal PD nach Beendigung der Abschaltbetriebsart den Pegel "0" besitzt, befindet sich der Transistor 84 im Sperrzustand, so daß ein Stromverbrauch in der Speiseschaltung 79 bei normaler Arbeitsweise verhindert wird. Gemäß Fig. 12 wird die von der Sourceelektrode des MOS- Transistors 80 gelieferte Stromversorgungsspannung Vc an die Drainelektrode des MOS-Transistors 81 über den MOS- Transistor 85 z. B. des n-Kanal-Anreicherungstyps gelegt. Bei dieser Ausführungsform wird der MOS-Transistor 85 durch das Abschaltbetriebsart der Pegel "0" besitzt. Gemäß den Fig. 11 und 12 wird der MOS-Transistor 81 durch das Stromabschaltbetriebsartsignal torgesteuert. Wenn hierbei das Potential des Signals ansteigt, kann die Spannung Vso entsprechend ansteigen. Das an die Gateelektrode des Transistors 81 in der Speiseschaltung 79 gemäß Fig. 8 angelegte Signal kann selbstverständlich das Signal sein. Der Steuertransistor 71 kann damit zuverlässig auch dann zum Sperren gebracht werden, wenn das Signal in der Stromabschaltbetriebsart ansteigt. Der Rest des Schaltungsaufbaus und der Arbeitsweise dieser Vorrichtung ergibt sich aus den Erläuterung zu den Ausführungsformen gemäß Fig. 8 bis 10.

Fig. 13 veranschaulicht eine Vorrichtung bei welcher die Erfindung auf eine Pufferschaltung mit drei Inverterstufen angewandt ist. Die Vorrichtung entspricht der Ausführungsform gemäß Fig. 8 (mit Ausnahme der Spannungssignal-Speiseschal­ tung 79), weist jedoch zusätzlich einen Inverter bildende Pufferschaltung 86 auf. In der Pufferschaltung 87 und ein Treiber-MOS-Transistor 88 in Reihe zwischen die Stromversorgungsspannung Vc und Massepotential geschaltet. Die Transistoren 87 und 88 werden durch Signale von Ausgangsklemmen Ao bzw. A 1 eines Inverters torgesteuert. Die Spannung Vso wird über einen Steuertransistor 89 an die Ausgangsklemme A 2 als Verbindungspunkt zwischen den MOS-Transistoren 87 und 88 angelegt. Der Steuertransistor 89 von n-Kanal-Anreicherungstyp wird durch das Stromabschaltbetriebsartsignal PD torgesteuert.

Bei der integrierten Schaltungsvorrichtung mit der Pufferschaltung 86 schaltet der Steuertransistor 89 durch, wenn das Signal PD in der Stromabschaltbetriebsart den Pegel "1" besitzt, wobei die Spannung Vso der Ausgangsklemme A 2 zugeführt wird. Bei einem Anstieg des Source-Potentials des MOS-Transistors 87 befindet sich daher der eine negative Schwellenwertspannung besitzende Transistor 87 im wesentlichen im Sperrzustand, wodurch der Stromverbrauch herabgesetzt wird. Nach Aufhebung der Stromabschaltbetriebsart läßt das Signal PD mit dem Pegel "0" den Steuertransistor 89 sperren, so daß der Normalbetrieb der Pufferschaltung 86 ermöglicht wird.

Gemäß den Fig. 14 und 15 weist eine Schaltungsvorrichtung mit der Pufferschaltung 86 gemäß Fig. 13 die Spannungssignal- Speiseschaltung 79 auf, die in einer Stromabschaltbetriebsart über einen MOS-Transistor 89 die Spannung Vso an die Ausgangsklemme A 2 der Pufferschaltung 89 anlegt. Gemäß Fig. 14 wird der MOS-Transistor 81 in der Speiseschaltung 79 durch das Gate- bzw. Torsteuersignal des MOS-Transistors 87 der Pufferschaltung 86 torgesteuert.

Bei dieser Schaltungsvorrichtung kann die Spannung Vso nach Maßgabe des Gate-Potentials des MOS-Transistors 87 erzeugt werden. Auch wenn das Gate-Potential des Transistors 87 vergleichsweise hoch ist, kann der Transistor 87 in der Abschaltbetriebsart zuverlässig sperren. Bei der Ausführungsform gemäß Fig. 15 wird die Stromversorgungsspannung des MOS-Transistors 90 mit derselben negativen Schwellenwertspannung wie beim MOS-Transistor 87 der Pufferschaltung 86 an die Gateelektrode des MOS-Transistors 81 in der Spannungsspeiseschaltung 79 angelegt. Der Transistor 90 wird an der Drainelektrode mit der Stromversorgungsspannung Vc gespeist und liegt an der Gateelektrode an Masse, während er an der Sourceelektrode über den MOS-Transistor 91 mit einer ähnlichen negativen Schwellenwertspannung wie der Transistor 90 an Masse liegt. Der Transistor 91 dient zur Bildung einer Entladungsstrecke, wenn das Source-Potential Vso des Transistors 90 aufgrund von Störsignalen o. dgl. abnormal ansteigt. Der Leistungs- bzw. Durchschaltwiderstand des Transistors 91 ist rächtlich größer als derjenige des Transistors 90. Die Speiseschaltung 79 mit diesem Aufbau vermag zuverlässig eine Spannung Vso zu liefern, die sich durch die Summe der Absolutgröße der Schwellenwertspannung des MOS-Transistors 87 und seiner Gatespannung bestimmt. Indem die Spannung Vs in der Abschaltbetreibsart an die Soruceelektrode des MOS-Transistors 87 angelegt wird, kann letzterer zuverlässig gesperrt werden.

Fig. 16 veranschaulicht eine weitere Ausführungsform einer Spannungsspeiseschaltung zur Lieferung der Spannung Vso. Diese Speiseschaltung weist einen MOS-Transistor 92 mit derselben negativen Schwellenwertspannung wie der Steuertransistor 71 in der Schaltung gemäß Fig. 8 auf. Die Stromversorgungsspannung Vc wird an die Drainelektrode des MOS-Transistors 92 angelegt, der mit seiner Gateelektrode an Masse liegt. Die Soruceelektrode des MOS-Transistors 92 ist über einen MOS-Transistor 93 des Verarmungstyps an Masse gelegt und liefert einen Spannung V _R nach Maßgabe der negativen Schwellenwertspannung. Die Spannung V _R wird an eine der Eingangsklemmen eines an sich bekannten Differentialverstärkers 99 aus MOS-Transistoren 94-98 angelegt. Die andere Eingangsklemme des Diffenentialverstärkers 99 ist mit der Sourceelektrode des Steuertransistors 74 gemäß Fig. 8 verbunden und wird mit der Spannung Vso gespeist. Ein zwischen dem Differentialverstärker 99 und Masse angeordneter MOS-Transistor 100 wird durch das Stromabschaltbetriebsartsignal PD torgesteuert. Ein dem Differentialverstärker 99 ähnelnder Differentialverstärker 101 wird an der einen Eingangsklemme mit einem Ausgangssignal B 1 des Differentialverstärkers 99 und an der anderen Eingangsklemme mit einem anderen Ausgangssignal B 2 des Verstärkers 99 gespeist. Das Ausgangssignal Bo des Differentialverstärkers 101 wird an die Gateelektrode des MOS-Transistors 102 angelegt, dessen Drainelektrode mit der anderen Eingangsklemme des Verstärkers 99 verbunden ist, während seine Soureelektrode an Masse liegt.

Im folgenden sei ein Fall betrachtet, in welchem die Spannungssignal-Speiseschaltung mit dem beschriebenen Aufbau auf den integrierten Schaltkreis gemäß Fig. 8 angewandt ist. In einer Stromabschaltbetriebsart besitzen dabei die Signale und PD die Pegel "0" bzw. "1". Wenn das Potential an der Sourceelektrode des Steuertransistors 71, d. h. die Spannung Vso, höher ist als die Spannung V _R , besitzen die Ausgangssignale B 1 und B 29 des Differentialverstärkers 99 den Pegel "1" bzw. "0". Infolgedessen besitzt das Ausgangssignal Bo des Verstärkers 101 den Pegel "1", wobei der MOS-Transistor 102 einen niedrigen Widerstand besitzt. Die Spannung Vso verringert sich infolge eines Stromflusses über den Transistor 102 nach Masse. Wenn die Spannung Vso niedriger ist als die Spannung V _R , besitzen die Ausgangsignale B 1 und B 2 des Differentialverstärkers 99 den Pegel "0" bzw. "1". Das Ausgangssignal Bo des Diffenentialverstärkers 101 besitzt den Pegel "0", wobei der MOS-Transistor 102 einen hohen Widerstand hat und die Spannung Vso ansteigt. Bei dieser Speiseschaltung kann die Spannung Vs stets in Übereinstimmung mit der Schwellenwertspannung des Steuertransistors 71 des integrierten Schaltkreises eingestellt werden. Infolgedessen kann eine zweckmäßige Spannung Vso erhalten werden, und der Steuertransistor 71 kann speziell in der Abschaltbetriebsart zuverlässig gesperrt werden. Die Differentialverstärker 99 und 101 arbeiten selbstverständlich nach Maßgabe des Stromabschaltbetriebsartsignals PD.

Bei den Ausführungsformen gemäß Fig. 8-10 wird in der Abschaltbetriebsart die Spannung Vso an die Sourceelektroden der Last-MOS-Transistoren 72 und 76 angelegt. Wahlweise kann die Spannung Vso unmittelbar an die Sourceelektroden der Steuertransistoren 71 und 75 angelegt werden. Die Erfindung ist auch auf einen Fall anwendbar, in welchem die Steuertransistoren 71, 75, 81, 87 und 90 MOS-Transistoren des p-Kanal-Verarmungstyps mit positiver Schwellenwertspannung und die Steuertransistoren 74,78, 84, 88 und 89 MOS-Transistoren des p-Kanal-Anreicherungstyps sind. Wenn beim integrierten p-Kanal-Schaltkreis die Stromversorgungs­ spannung Vc negativ ist, entspricht die logische "1" des Stromabschaltsignals PD dem Potential Vc.

Bei den Ausführungsformen gemäß Fig. 8-16 wird die Zufuhr der Stromversorgungsspannung zu einem eine Logikschaltung bildenden MOS-Transistorkreis in der Stromabschaltbetriebsart gesteuert, wodurch die Arbeitsweise des Steuer-MOS-Transistors des Verarmungstyps stabilisiert wird. Aufgrund dieser Anordnung wird der Strombedarf eindeutig herabgesetzt, und im Normalbetrieb der Schaltungsvorrichtung kann eine zufriedenstellende Stromversorgungsspanne gewährleistet werden.

Fig. 17 veranschaulicht noch eine weitere Ausführungsform einer integrierten Halbleiter-Schaltungsvorrichtung mit Merkmalen nach der Erfindung. Diese Ausführungsform unterscheidet sich von derjenigen nach Fig. 8 hauptsächlich durch folgende Einzelheiten: Die MOS-Transistoren 74 und 78 sind weggelassen. Es ist keine Spannungssignal-Speiseschaltung 79 vorhanden. Zwischen den Gateelektroden der MOS-Transistoren 72 und 73 ist ein MOS-Transistor 103 angeordnet. Zwischen den Gateelektroden der MOS-Transistoren 76 und 77 befindet sich ein MOS-Transistor 104. Das Stromabschaltbetriebsartsignal PD wird an die Gateelektroden der MOS-Transistoren 103 und 104 angelegt.

Bei der Anordnung gemäß Fig. 17 besitzen die Abschaltsignale PD und in der Stromabschaltbetriebsart die Pegel "1" bzw. "0". In dieser Betriebsart sind daher Drain- und Sourceelektroden der Treibertransistoren 103 und 104 elektrisch zusammengeschaltet. Es sei angenommen, daß die Schwellenwertspannung Vth 71 und Vth 75 der Steuertransistoren 71 bzw. 75 negativ sind und daß die Absolutgrößen | Vth 71 | und | Vth 75 | kleiner sind als die Schwellenwertgrößen Vth 73 und Vth 77 der Treibertransistoren 73 bzw. 77. Die Potentiale an den Drainelektroden der Treibertransistoren 73 und 77, welche Ausgangsklemmen Ao und A 1 bilden, steigen auf die Potentiale | Vth 71 | und | Vth 75 | an. Dies ergibt sich aus der Gleichung "Vs = V _G -Vth", in welcher Vs das Potential an den Sourceelektroden der Transistoren 71 und 75 und V _G die Gate-Spannung jedes Steuertransistors 71 und 75, die bei diesem Beispiel 0 V () beträgt, bedeuten. Wie erwähnt, sind die Treibertransistoren 73 und 77 an das Drain- und Sourceelektroden zusammengeschaltet. Die Gate-Potentiale der Transistoren 73 und 77 betragen daher | Vth 71 | bzw. | Vth 75 |. Diese Gate-Potentiale sind kleiner als die Schwellenwertspannungen Vth 73 bzw. Vth 77 der Treibertransistoren 73 bzw. 77. Unter den genannten Bedingungen befinden sich die Treibertransistoren 73 und 77 im Sperrzustand. Infolgedessen ist der Strombedarf in der aus den MOS-Transistoren 71-73 und 75-78 bestehenden Schaltung im wesentlichen nur der Streustrom; der Stromverbrauch wird daher erheblich herabgesetzt. Wenn die Schwellenwertspannungen | Vth 71 | und | Vth 75 | der Steuertransistoren 71 und 75 größer sind als die Schwellenwertspannungen Vth 73 und Vth 77, schalten die Treibertransistoren 73 und 77 durch. Durch die Transistoren fließen dabei Ströme, die einem Unterschied zwischen der Schwellenwertspannung Vth 73 und dem Gate-Potential bzw. zwischen der Schwellenwertspannung Vth 77 und dem Gate-Potential proportional sind. Die Potentiale an den Ausgangsklemmen Ao und A 1, d. h. die Source-Potentiale der Transistoren 71 und 75, bleiben auf einem Wert über den Schwellenwertspannungen Vth 73 und Vth 77 der Treibertransistoren. Wenn daher die Schwellenwertspannungen der Transistoren 71 und 75 gleich groß ge­ wählt werden, ist der Stromverbrauch außerordentlich niedrig. Der Grund hierfür besteht darin, daß die Gate-Potentiale der Steuertransistoren 71 und 75, von den Soure-Seiten der Transistoren her gesehen, negativ sind, mit dem Ergebnis, daß der Strom auf einen niedrigen Wert begrenzt wird. In der Stromabschaltbetriebsart ändert sich die Spannung an den Ausgangsklemmen Ao und A 1 entsprechend den Schwellenwertspannungen der Steuertransistoren 71 und 77. Wenn sich daher die Schwellenwertspannungen der Steuertransistoren 71 und 75 ändern, wird in keinem Fall mehr Stromversorgungsstrom verbraucht. Bei Beendigung der Abschaltbetriebsart, d. h. wenn die Signale PD und den Pegel "0" bzw. "1" besitzen, sperren die Steuertransistoren 103 und 104, so daß Drain- und Gateelektroden der Treibertransistoren 73 und 77 getrennt sind. Weiterhin sind die Steuertransistoren 71 und 75 durchgeschaltet, und der Strom von der Stromversorgung wird zu den Ausgangsklemmen Ao und A 1 geliefert. Zu diesem Zeitpunkt sind die Schwellenwertspannungen Vth 71 und Vth 75 der Steuertransistoren 71 und 75 negativ. Die Ausgangssignale entsprechend der Spannung, welche der Stromversorgungsspannung Vc gleich ist, erscheinen an den Ausgangsklemmen Ao und A 1 nach Maßgabe der Arbeitsweise der Treibertransistoren 73 und 77, so daß die Stromversorgungsspanne nicht verkleinert wird. Die Schwellenwertspannungen | Vth 71 | und | Vth 75 | der Steuertransistoren 71 bzw. 75 betragen nahezu 0 V und sind kleiner als die Absolutgrößen | Vth 72 | bzw. | Vth 76 | der Schwellenwertspannungen der Last­ MOS-Transistoren 72 bzw. 76 vom n-Kanal-Verarmungstyp.

Bei der Vorrichtung gemäß Fig. 18 sind die Steuertransistoren 103 und 104 nach Fig. 17 durch Steuer-MOS-Tran­ sistoren 104 und 105 ersetzt, die in Reihe zwischen die Ausgangsklemme Ao des nachgeschalten MOS-Transistors geschaltet sind. Diese Steuertransistoren 104 und 105 schalten durch, wenn das Stromabschaltbetriebsartsignal PD den Pegel "1" besitzt. Wenn bei dieser Schaltungsvorrichtung in der Abschaltbetriebsart die Signale PD und die Pegel "1" bzw. "0" besitzen, sind die Steuertransistoren 104 und 105 durchgeschaltet und die Ausgangsklemmen Ao und A 1 elektrisch zusammengeschaltet. Infolgedessen sind Gate- und Drainelektrode des Treibertransistors 77 im nachgeschalteten MOS-Transistorkreis zusammengeschaltet. Wie bei der Ausführungsform gemäß Fig. 17 sind somit die Schwellenwertspannungen Vth 71 und Vth 75 der Steuertransistoren 71 bzw. 75 negativ, und wenn die Absolutgrößen | Vth 71 | und | Vth 75 | kleiner sind als die Schwellenwertspannung Vth 77 des Treibertransistors 77, befindet sich letzterer in Sperrzustand, wodurch der Stromverbrauch beträchtlich herabgesetzt wird. Auch dann, wenn diese Absolutgrößen größer sind als die Schwellenwertspannung Vth 77, kann der Stromverbrauch im Vergleich zur bisherigen Schaltungsvorrichtung klein gehalten werden. Wenn die Signale PD und den Pegel "0" bzw. "1" besitzen, d. h. wenn die Stromabschaltbetriebsart aufgehoben wird, kann deshalb, weil die Schwellenwertspannungen Vth 71 und Vth 75 der Steuer­ transistoren 71 bzw. 75 negativ sind, ein Ausgangssignal praktisch entsprechend der Stromversorgungsspannung Vc nach Maßgabe der Arbeitsweise der Treibertransistoren 73 und 77 erhalten werden, ohne daß die Stromversorgungsspanne eingeschränkt wird wie dies auch bei der Ausführungsform nach Fig. 17 der Fall ist. Um bei dieser Arbeitsweise zu verhindern, daß sich die Sourceelektrode des Steuertransistors 104 in einem freischwebenden Zustand befindet, ist die Sourceelektrode dieses Transistors 104 über den durch das Signal torgesteuerten MOS-Transistor 106 oder über den MOS-Transistor 107, desen Drain- und Gateelektroden zusammengeschaltet sind, mit Masse verbunden. In diesem Fall ist gemäß Fig. 18 ein MOS- Transistor 107 an die Sourceelektroden der Transistoren 104 und 105 angeschlossen, oder es können wahlweise zwei Transistoren 107 an diese Sourceelektroden angeschlossen sein. Im letzteren Fall ist es, im Gegensatz zur Ausführungsform nach Fig. 19 nicht nötig, die Sourceelektroden der Transistoren 104 und 105 zu verbinden. In der Abschaltbetriebsart sind die Transistoren 104 und 105 durchgeschaltet, und die Sourceelektroden der Transistoren 71 und 72, welche dieselbe Aufgabe erfüllen wie der Transistor 77, sind mit der Drainelektrode des Transistors 107 verbunden, so daß der Strombedarf in der Abschaltbetriebsart beträchtlich herabgesetzt wird. Kanalbreite und Kanallänge des Transistors 107 können jeweils klein sein. Bevorzugt wird ein Transistor 107 für beide Transistoren 104 und 105, weil dadurch Chipfläche gespart werden kann. Die für diese beiden Transistoren vorgesehenen zwei Transistoren 107 sind jedoch dann vorteilhaft, wenn bei einer Verdrahtungsschicht zur Verbindung der Sourceelektroden der Transistoren 104 und 105 gemäß Fig. 18 der Musterplan zwei Transistoren 107 erfordert oder die Ausbildung eines einzigen Transistors seine Musterbelegungsfläche vergrößert. Für die Verdrahtung zur Verbindung der Sourceelektroden der Transistoren 104 und 105 wird ein Metall, wie Aluminium, bevorzugt. Für die Sourceelektroden-Verbindungsleitung wird eine einzige Metallschicht benötigt. Der Transistor 107 kann beispielsweise unter der Aluminiumschicht ausgebildet sein. Eine kleinere Musterbelegungsfläche wird somit dann erzielt, wenn die Sourceelektroden der Transistoren 104 und 107 zusammengeschaltet und der (die) Transistor(en) 107 für die Transistoren 104 und 105 vorgesehen sind.

Beim integrierten Schaltkreis gemäß Fig. 19 ist die Ausgangsklemme Ao eines vorgeschalteten MOS-Transistorkreises in der Stromabschaltbetriebsart mit der Ausgangsklemme A 1 des nachgeschalteten MOS-Transistorkreises verbunden, wobei - wie bei der Ausführungsform nach Fig. 18 - die Drainelektrode des Transistors 77 mit seiner Gatelektrode verbunden ist. Bei diesem Schaltkreis ist außerdem die Sourceelektrode des Treibertransistors 73 im vorgeschalteten MOS-Transistorkreis über einen Steuer-MOS- Transistor 108, der durch das Signal torgesteuert wird, an Masse gelegt. Bei dieser Ausführungsform kann, ebenso wie bei der Ausführungsform nach Fig. 18, der Stromverbrauch von der Stromversorgung in der Stromabschaltbetriebsart beträchtlich herabgesetzt werden. Der vorgeschaltete MOS-Transistorkreis gemäß Fig. 19 benötigt weniger Strom von der Stromversorgung, weil sich der Steuertransistor 108 im Sperrzustand befindet, wenn das Signal den Pegel "0" besitzt. Im Vergleich zur Ausführungsform nach Fig. 18 läßt sich somit eine beträchtliche Stromeinsparung in der gesamten integrierten Schaltungsvorrichtung erzielen. Die Wirkung nach Aufhebung der Abschaltbetriebsart ist dieselbe wie bei der Ausführungsform nach Fig. 18. Die Schaltungsvorrichtung nach Fig. 19 eignet sich am günstigsten für die erste Stufe im integrierten Schaltkreis, welcher das Signal ai von außen her zugeführt wird. Auch wenn das Eingangssignal ai in der Abschaltbetriebsart den logischen Pegel "1" besitzt, fließt kein Strom in die Schaltungsvorrichtung weil der Transistor 108 sperrt.

Bei der Schaltungsvorrichtung gemäß Fig. 20 erfolgt die Verbindung der Ausgangsklemme Ao des vorgeschalteten MOS-Transistorkreises mit der Ausgangsklemme A 1 des nachgeschalteten MOS-Transistorkreises anstelle der Steuer-MOS-Transistoren 104 und 105 nur durch den Steuer-MOS-Transistor 109. Auf ähnliche Weise sind die Ausgangsklemme A 1 und die Ausgangsklemme A 2 des nachgeschalteten MOS-Transistorkreises, d. h. des Kreises aus den MOS-Transistoren 110-112, mittels des Steuer-MOS-Transistors 113 miteinander verbunden. Die Steuertransistoren 109 und 113 werden durch das Stromabschaltbetriebsartsignal PD torgesteuert und sind durchgeschaltet, wenn das Signal PD den Pegel "1" besitzt. Wenn sich diese Schaltungsvorrichtung in der Stromabschaltbetriebsart befindet, in welcher die Signale PD und die Pegel "1" bzw. "0" besitzen, sind mit Ausnahme des Treibertransistors 73 die Treibertransistoren 57 und 112 des MOS-Transistorkreises der ersten Stufe ebenfalls mit der Gate- und Drainelektrode verbunden. In dieser Betriebsart kann hierbei demzufolge der Stromverbrauch herabgesetzt werden. Schaltungsaufbau und Arbeitsweise dieser Ausführungsform entsprechen weitgehend denen der Ausführungsform nach Fig. 18, so daß sich eine nähere Erläuterung erübrigt.

Bei den Ausführungsformen gemäß Fig. 17-20 können die Steuertransistoren 71, 75 und 110 durch p-Kanal- Verarmungstyp-MOS-Transistoren mit positiver Schwellenwertspannung und die Steuertransistoren 103-105 sowie 108, 109 und 113 durch p-Kanal-Anreicherungstyp- MOS-Transistoren ersetzt werden. Bei einer solchen Abwandlung beträgt die Stromversorgungsspannung Vc - 5 V, und das Signal PD besitzt die Größe - 5 V für den logischen Pegel "1".

Bei der in den Fig. 17-20 dargestellten Schaltungsvorrichtung mit zwei MOS-Transistoren wird die Stromversorgung durch den Verarmungstyp-MOS-Transistor nach Maßgabe des Stromabschaltbetriebsartsignals gesteuert. Dabei sind Mittel zur Verbindung von Drain- und Gateelektrode des mit Strom vom Verarmungstyp- MOS-Transistor gespeisten Treiber-MOS-Transistor vorgesehen. Mit dieser Vorrichtung wird ebenfalls eine entsprechende Senkung des Stromverbrauchs erreicht, während im Normalbetrieb der Schaltungsvorrichtung eine zufriedenstellende Leistungsspanne gewährleistet wird.

Fig. 21 veranschaulicht eine Ausführungsform, bei welcher die erfindungsgemäße integrierte Halbleiterschaltungsvorrichtung auf einen Dekodierer angewandt ist.

Bei dieser Ausführungsform besteht ein Hauptdekodierer 114 aus mehreren Anreicherungstyp-MOS-Transistoren 115₁ bis 115₃ zur Abnahme von Wählsignalen an den Gateelektroden sowie einem Anreicherungstyp-MOS-Transistor 116, der zwischen die Transistoren 115₁-115₃ und einen noch zu erläuternden Adressenpuffer bzw. -zwischenspeicher 121 geschaltet ist, Verarmungstyp-MOS-Transistoren 117 und 118, die in Reihe zwischen die zusammengeschalteten Drainelektroden der MOS-Transistoren 115₁-115₃ und die Stromversorgungsspannung Vc geschaltet sind, mehreren Anreicherungstyp-MOS-Transistoren 119₁-119₄, die in Parallelschaltung zwischen die zusammengeschalteten Drainelektroden der MOS-Transistoren 115₁-115₃ und die Wortleitung des Speichers (nicht dargestellt) geschaltet sind, sowie einer Anzahl von Anreicherungstyp-MOS-Transistoren 120₁-120₄, die mit den Klemmen oder Anschlüssen der Transistoren 119₁-119₄ verbunden sind. Gate- und Drainelektroden der MOS-Transistoren 118 sind jeweils zusammengeschaltet.

An den Hauptdekodierer 114 mit diesem Aufbau ist ein Adressenpuffer 121 angeschlossen, der eine erste Reihenschaltung mit Verarmungstyp-MOS-Transistoren 122, 123 und einem Anreicherungstyp-Transistor 124, die in Reihe über die Stromversorgung (Stromversorgung Vc und Masse (Vs)) geschaltet sind, eine zweite Reihenschaltung mit Verarmungstyp-MOS-Transistoren 125, 126 und einem Anreicherungstyp-MOS-Transistor 127, die über die Stromversorgung bzw. parallel zu dieser geschaltet sind, eine dritte Reihenschaltung mit Verarmungstyp-MOS-Transistoren 129, 130 und einem Anreicherungstyp-MOS-Transistor 131, die über die Stromversorgung geschaltet sind, einen zum MOS-Transistor 127 parallelgeschalteten Anreicherungstyp-MOS-Transistor 128, einen mit dem MOS-Transistor 131 parallelgeschaltetem Anreicherungstyp-MOS-Transistor 132, eine vierte Reihenschaltung mit einem Verarmungstyp- MOS-Transistor 133 und einem Anreicherungstyp-MOS- Transistor 134 parallel zur Stromversorgung, eine fünfte Reihenschaltung mit einem Verarmungstyp-MOS- Transistor 135 und einem Anreicherungstyp-MOS-Transistor 136, einem Anreicherungstyp-MOS-Transistor 137 parallel zum Transistor 134, einem Anreicherungstyp- MOS-Transistor 138, der zum Transistor 136 parallelgeschaltet ist, und einem Anreicherungstyp-MOS-Transistor 129 umfaßt, dessen Drainelektrode mit den Sourceelektroden der Transistoren 137 und 138 verbunden ist. Gate- und Sourceelektrode des Transistors 123 sind zusammengeschaltet und ihr Verbindungspunkt liegt an der Gateelektrode des Transistors 127. Auf ähnliche Weise sind Gate- und Sourceelektrode des Transistors 126 zusammengeschaltet, wobei ihr Verbindungspunkt mit den Gateelektroden der Transistoren 131, 133 und 136 verbunden ist. Die Sourceelektroden der Transistoren 137 und 138 sind mit der Sourceelektrode des MOS-Transistors 116 im Hauptdekodierer 114 verbunden.

Bei dieser Konstruktion werden Signale A 1*/, A 2/f*/ an die Gateelektroden der MOS- Transistoren 115₁-115₃ im Hauptdekodierer angelegt. Den MOS-Transistoren 117 und 116 werden Signale ei bzw. aufgeprägt. An die Gateelektroden der MOS- Transistoren 119₁-119₄ werden Signale f 1 bis f 4 angelegt, während den Gateelektroden der MOS-Transistoren 120₁-120₄ Signale bis aufgeprägt werden. Ein Chip-Freigabesignale CE (entsprechend dem Signal PD) wird an die MOS-Transistoren 122, 125, 129 und 139 im Adressenpuffer 131 angelegt. Das bezüglich des Signals CE außer Phase befindliche Signal wird an die Gateelektroden der MOS-Transistoren 128, 132, 137 und 138 angelegt. In der Stromabschaltbetriebsart besitzen das am Transistor 117 anliegende Signal ei und das an der Gateelektrode des Transistors 116 anliegende Signal den Pegel "0" bzw. "1". Der Transistor sperrt, um die Zufuhr der Stromversorgungsspannung Vc zu beenden. Gleichzeitig werden die Potentiale an den Sourceelektroden der MOS-Transistoren 137 und 138 im Adressendekodierer über den MOS-Transistor 116 des Hauptdekodierers 114 an die Sourceelektroden der Transistoren 117 und 118 angelegt, wodurch das Source- Potential des Transistors 117 auf einen Wert über seinem Gate-Potential erhöht wird. Die beschriebene Ausführungsform bietet im wesentlichen dieselbe Wirkung wie die Ausführungsformen gemäß Fig. 8 bis 20. Die Verarmungstyp-Transistoren 117, 122, 125, 127, 133 und 135 besitzen jeweils eine Schwellenwertspannung, die im negativen Sinne dichter an 0 V liegt.

Fig. 22 zeigt einen Adressenpuffer zur Erzeugung von Wählsignalen (Adressendaten) Ak* und für die An­ legung an die Dekodierer gemäß Fig. 23 und 24, und Fig. 23 veranschaulicht einen Dekodierer zur Erzeugung von Signalen ei und , die an die Gateelektroden der MOS-Transistoren 117 bzw. 116 des Hauptdekodierers 114 angelegt werden. Fig. 24 veranschaulicht einen Dekodierer zur Erzeugung von Signalen f 1-f 4, , die an die Gateelektroden der Transistoren 119₁-119₄ und 120₁-120₄ im Hauptdekodierer 114 angelegt wer­ den.

Die Spannungsspeiseschaltung 79 gemäß Fig. 8 kann an­ stelle der Schaltung gemäß Fig. 8 der Stammanmeldung P 32 00 976.3 mit den Verstärkern 10 und 20 zur Erzeugung des Poten­ tials V 2 am Schaltungspunkt 2 eingesetzt werden oder umgekehrt. Wenn die Speiseschaltung 79 anstelle der die Verstärker 10 und 20 aufweisenden Schaltung gemäß dieser Fig. 8 verwendet wird, wird das Sourcepotential Vs des Transistors 9 nach Fig. 8 der Gateelektrode des Transistors 81 zugeführt. Dabei wird die Schwellen­ wertspannung des Transistors 81 auf 0 V gesetzt. Das Potential V 2 wird von der Verzweigung zwischen den Transistoren 81 und 82 in der Schaltung 79 geliefert. Weiterhin kann der Transistor 81 bei der Speiseschal­ tung 79 durch den Transistor 9 gemäß Fig. 8 ersetzt werden. In diesem Fall wird das Potential V 8, wie bei der Ausführungsform gemäß Fig. 8, an die Gateelektrode des Transistors 9 angelegt. Das Potential V 2 wird von der Verzweigung zwischen den Transistoren 81 und 82 geliefert. Wie bei den obigen Ausführungsformen ändert sich in diesen Fällen das Potential V 2 am Schaltungs­ punkt 2 in Abhängigkeit von einem Potential an der Sourceelektrode des Transistors 79.

Claims (4)

1. Integrierte Halbleiter-Schaltungsvorrichtung mit

• - einem durch ein erstes Steuersignal () mit logischem Pegel gesteuerten ersten Steuer-MOS-Transistor (71; 75),
• - einem zweiten Steuer-MOS-Transistor (74; 78), der durch ein zweites Steuersignal (PD) mit einem zum logischen Pegel des ersten Steuersignals komplementären logischen Pegel gesteuert und über den ersten Steuer­ MOS-Transistor (71; 75) mit Spannung von einer Span­ nungsquelle beaufschlagt ist,
• - einem Treiber-MOS-Transistor (77), der am Gate über den ersten Steuer-MOS-Transistor (71; 75) mit der Spannung von der Spannungsquelle beaufschlagt ist, und
• - einer Spannungsanlegeeinrichtung (79), die über den zweiten Steuer-MOS-Transistor (74; 78) eine Spannung (Vso) an Source des ersten Steuer-MOS-Transistors (71; 75) und an Gate des Treiber-MOS-Transistors (77) anlegt,

dadurch gekennzeichnet, daß

• - der erste Steuer-MOS-Transistor (71; 75) vom Verarmungs­ typ und der Treiber-MOS-Transistor (77) vom Anreiche­ rungstyp ist,
• - der Absolutwert der Schwellenwertspannung des ersten Steuer-MOS-Transistors (71; 75) kleiner ist als der­ jenige des Treiber-MOS-Transistors (77) und
• - die Spannungsanlegeeinrichtung (79) die Spannung (Vso) an Source des ersten Steuer-MOS-Transistors (71; 75) und an Gate des Treiber-MOS-Transistors (77) in einer Abschaltbetriebsart so anlegt, daß der erste Steuer- MOS-Transistor (71; 75) und der Treiber-MOS-Transistor (77) abgeschaltet werden.

2. Integrierte Halbleiter-Schaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zwischen dem ersten Steuer-MOS-Transistor (71; 75) und dem Treiber-MOS-Transistor (77) ein Lastkreis (72; 76) angeordnet ist.

3. Integrierte Halbleiter-Schaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Lastkreis (72; 76) Verarmungstyp-MOS-Transistoren (72; 76) umfaßt, und daß die Absolutgröße einer Schwellenwert­ spannung jedes Verarmungstyp-MOS-Transistors (72; 76) größer ist als die Absolutgröße der Schwellenwert­ spannung jedes ersten Steuer-MOS-Transistors (71; 75).