DE10151209A1

DE10151209A1 - Halbleiterelement und Verfahren zu dessen Ansteuerung

Info

Publication number: DE10151209A1
Application number: DE10151209A
Authority: DE
Inventors: Takashi Ohtsuka; Kiyoyuki Morita; Michihito Ueda
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-10-17
Filing date: 2001-10-17
Publication date: 2002-08-14
Also published as: US20040165430A1; US6720596B2; US6859381B2; US20030094640A1; US20020043676A1

Abstract

Ein nichtflüchtiges Halbleiterspeicherelement, das mit einer schwebenden Gateelektrode versehen ist, und ein dielektrischer Kondensator und ein ferroelektrischer Kondensator, die beide mit der schwebenden Gateelektrode verbunden sind, wird bereitgestellt. DOLLAR A Durch Anlegen einer Spannung zwischen einem ersten Polarisationsspannungszufuhranschluss und einem zweiten Polarisationsspannungszufuhranschluss wird eine als Information dienende Polarisierung in der ferroelektrischen Schicht des ferroelektrischen Kondensators erzeugt. Wenn ferner eine Auslesespannung zwischen dem Masseanschluss und dem Versorgungsspannungsanschluss, die mit den Source- und Draingebieten verbunden sind, angelegt wird, wird der MISFET eingeschaltet oder ausgeschaltet entsprechend zu dem Zustand der in der schwebenden Gateelektrode gehaltenen Ladung, und somit wird Information aus der schwebenden Gateelektrode ausgelesen.

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine nichtflüchtige Speicherzelle und ein Logikele mentbauteil, in denen eine ferroelektrische Schicht verwendet ist.

Nichtflüchtige Speicher sind im Zusammenhang mit der jüngsten Miniaturisierung von Elementen und Weiterentwicklungen in tragbaren Geräten nicht mehr wegzudenken. Flashspeicher und ferroelektrische Speicher (FRAM) sind nichtflüchtige Speicher, die bereits auf dem Markt etabliert sind. Insbesondere miniaturisierte nichtflüchtige Speicher mit der Fähigkeit einer hohen Arbeitsgeschwindigkeit, die Ferroelektrika für einen Teil des isolierenden Films, etwa die Gateisolationsschicht eines MISFET (Metall-Isolator- Halbleiterfeldeffekttransistor) verwenden, wurden vorgeschlagen. MISFETs, die eine derartige ferroelektrische Schicht nutzen, schließen MFISFETs ein, die Elektroden (M), ferroelektrische Schichten (F), Isolationsschichten (I), die aus regulärem dielektrischen Material und Si-Substraten (S) gebildet sind, und MFMISFETs, in denen obere Elektro den (M), Ferroelektrika (F), mittlere Elektroden (M) und Gateisolationsschichten (I), die aus einem regulären dielektrischen Material gebildet sind, angewendet sind. In der vor liegenden Beschreibung werden diese allgemein als MFS-Typ-FETs bezeichnet.

In MFS-Typ-FETs wird die Polarisation des Ferroelektrikums durch Anlegen einer Span nung von mindestens der Koerzitivspannung des Ferroelektrikums zwischen dem Halb leitersubstrat und der Elektrode, die die ferroelektrische Schicht umschließen, geändert, und die remanente Polarisation, die in dem Ferroelektrikum nach Abschalten der Span nung verbleibt, versetzt den MISFET in einen normalen EIN- oder einen normalen AUS- Zustand, der als die Information "0" oder "1" gespeichert wird. Unter Nutzung dieser Po larisations- Halteeigenschaften von Ferroelektrika werden die MFS-Typ-FETs hinsicht lich der Anwendbarkeit als Elemente, die eine Nichtflüchtigkeit erfordern und die als Knotenpunkte von Speichern oder beispielsweise FPGA verwendet werden, untersucht.

Ein Beispiel eines MFS-Typ-FETs ist in JP 2000-138351A offenbart, in der ein Bauteil vorgeschlagen worden ist, das zwei ferroelektrische Kondensatoren umfasst, die mit der Gateelektrode eines Feldeffekttransistors verbunden sind.

Andererseits sind im Allgemeinen funktionale Elemente, etwa Inverter (INV) und Flip Flops (FF) weithin als Halbleiterschaltungselemente verwendet.

Fig. 12 ist ein elektrisches Schaltungsdiagramm, das den Aufbau einer gewöhnlichen Inverterschaltung darstellt. Fig. 13 ist eine Querschnittsansicht, die den Aufbau eines CMOS-Elements zeigt, das eine einfache Inverterschaltung bildet.

Wie in Fig. 12 und Fig. 13 gezeigt ist, umfasst eine gewöhnliche Inverterschaltung einen n-Kanal MISFET (nMISFET) und einen p-Kanal MISFET (pMISFET), die in Reihe zwi schen dem die Versorgungsspannung VDD zuführenden Anschluss und dem die Mas sespannung Vss zuführenden Anschluss angeordnet sind. Ferner ist diese so gestaltet, dass ein Eingangssignal Sin in die Gateelektroden des nMISFET und des pMISFET ein gespeist wird, und ein Ausgangssignal Sout wird von den Souree- und Draingebieten des nMISFET und pMISFET ausgegeben.

Wie in Fig. 13 gezeigt ist, ist ein Halbleitersubstrat 101, das mit P-Typ-Verunreinigungen dotiert worden ist, mit einem n-Potentialtopf 102 versehen. Der nMISFET ist in dem p- Typ-Gebiet angeordnet, wohingegen der pMISFET in dem n-Potentialtopf 102 angeord net ist. Der nMISFET ist mit einer aus SiO₂ hergestellten Gateisolierschicht 105, einer Gateelektrode 106, die auf der Gateisolierschicht 105 vorgesehen ist und Source- und Draingebieten 103a und 103b, die an beiden Seiten der Gateelektrode 106 in dem Si- Substrat 101 gebildet sind, versehen. Der pMISFET ist mit einer aus SiO₂ hergestellten Gateisolierschicht 101, einer auf der Gateisolierschicht 107 gebildeten Gateelektrode 108 und Source- und Draingebieten 104a und 104b, die an beiden Seiten der Gatee lektrode 108 in dem n-Potentialtopf 102 gebildet sind, versehen. Ferner empfängt ein Knotenpunkt 111, der auf dem Source-Gebiet 103a des nMISFET liegt, die Massespan nung Vss, und ein Knotenpunkt 112, der auf dem Source-Gebiet 104b des pMISFET liegt, empfängt die Versorgungsspannung von VDD. Ferner wird das Eingangssignal Sin in die Gateelektroden 105 und 108 der MISFETs eingespeist, und das Ausgangssignal Sout wird von einem Knotenpunkt 113 ausgegeben, der sich zwischen dem Drain- Gebiet 103b des nMISFET und dem Drain-Gebiet 104a des pMISFET erstreckend vor gesehen ist.

Fig. 14 ist ein äquivalentes Schaltungsdiagramm, das den Aufbau einer einfachen Flip- Flop-Schaltung zeigt. Wie in der Darstellung gezeigt ist, ist das Flip-Flop FF durch die Kombination zahlreicher nMISFETs und pMISFETS gebildet und besitzt die Funktion zum Halten eingespeister Daten. Flip-Flops FF als solche besitzen zahlreiche Anwen dungen, beispielsweise werden diese als Basiszellen für SRAMs verwendet.

Zur Speicherung von Daten umfassen FFs jedoch Bereiche, in denen Inverter in Reihe und zur Erzeugung einer Rückkopplung verbunden sind, und ferner sind FFs flüchtig, so dass die gespeicherten Daten gelöscht werden, wenn die Spannungsquelle abgeschal tet wird.

Als eine Gegenmaßnahme wurde beispielsweise, wie in JP H05-250881A und JP 2000- 77986A offenbart ist, eine nichtflüchtige Flip-Flop-Schaltung vorgeschlagen, in der ein MFS-Typ-Element anstatt der MISFETs in der Flip-Flop-Schaltung verwendet ist, um der Flüchtigkeit entgegenzuwirken.

Bei den oben erwähnten herkömmlichen Technologien treten jedoch die folgenden Probleme auf.

Konventionelle MFS-Typ-FETs besitzen eine Isolierschicht I, die aus einem gewöhnli chen dielektrischen Material hergestellt ist, und eine ferroelektrische Schicht F, die in dieser Reihenfolge abgeschieden sind. Wenn daher eine Spannung an die Gateelektro de angelegt wird, um die Polarisierung der ferroelektrischen Schicht F umzukehren, wird die angelegte Spannung zwischen der ferroelektrischen Schicht F und der Isolierschicht I aufgeteilt, wobei die Größe des Spannungsanteils an der ferroelektrischen Schicht F durch das Verhältnis der Kapazität Ci der Isolierschicht I und der Kapazität Cf der ferro elektrischen Schicht F bestimmt ist.

Dies bedeutet, dass zur Erzeugung einer Umkehrung der Polarisierung der ferroelektri schen Schicht F es notwendig ist, die Kapazität Cf der ferroelektrischen Schicht F klein zu machen. Es muss jedoch Ladung induziert werden, die eine Schwellwertverschie bung in der Isolierschicht I abhängig von der Polarisierung der ferroelektrischen Schicht F erzeugt, so dass physikalische Größen, etwa die Remanenzpolarisierung des ferro elektrischen Materials, physikalische Größen wie etwa die Induktionsrate und die Schichtdicke des isolierenden Materials sowie das Verhältnis der Fläche der Isolier schicht zu der ferroelektrischen Schicht F und die Dicke der ferroelektrischen Schicht F eingestellt werden. In MFISFETs wird die Spannung zur Erzeugung der Polarisierung zwischen dem Halbleitersubstrat und der Gateelektrode angelegt, so dass abhängig von dem Aufbau des Halbleitersubstrats strukturelle oder Betriebsprobleme auftreten kön nen, etwa dass eine Depletionsschicht zwischen dem Bereich des Halbleitersubstrats, an dem die Spannung angelegt ist, und der Gateelektrode eingeschlossen wird, oder dass die gesamte Kapazität einfach durch das Potential des Source-Gebiets und des Drain-Gebiets beeinflusst wird.

Fig. 11 ist ein Graph, der die Ergebnisse einer Simulation des Drain-Stromes Id als eine Funktion der Gatespannung Vg eines MFS-Typ-FET zeigt, wobei das Flächenverhältnis AR (= Fläche der Isolierschicht I/Fläche der ferroelektrischen Schicht F) als ein Parame ter verwendet wird. Wie in dem Graphen gezeigt ist, nimmt offensichtlich der Sätti gungsdrainstrom ab, wenn ein großes Flächenverhältnis AR verwendet wird, um die Grö ße der an der ferroelektrischen Schicht F abfallenden Spannung zu erhöhen. Dies be deutet, da die Isolierschicht I und die verwendete ferroelektrische Schicht F in Reihe geschaltet sind, dass die gesamte Kapazität zwischen der Gateelektrode und dem Halb leitersubstrat reduziert ist, und im Vergleich zu einem Fall, in dem die Gateisolierschicht aus lediglich der isolierenden Schicht I aufgebaut ist, der Sättigungsdrainstrom verrin gert ist. Um folglich einen ausreichenden Sättigungsdrainstrom zu gewährleisten, ist es notwendig, die Größe des FETs zu erhöhen.

Wenn andererseits ein Schreibvorgang an einem MFS-Typ-FET stattfindet, wird die Spannung, die zur Umkehrung der Polarisierung erforderlich ist, zwischen der Gatee lektrode und dem Halbleitersubstrat angelegt, und bei einem Auslesevorgang aus einem MFS-Typ-FET wird eine Spannung, die nicht höher als die Schreibspannung ist, zwi schen der Gateelektrode und dem Halbleitersubstrat angelegt. Selbst wenn beim Ausle sen die an die ferroelektrische Schicht F angelegt Spannung nicht höher als die Koerzi tivspannung ist, wird ein Teil der Polarisierung aufgrund der geringen Hysteresekurve des Ferroelektrikums umgekehrt. Dieses Phänomen wird als Lesestörung bezeichnet, und wenn mehrere Lesevorgänge wiederholt werden, geht die Fähigkeit, die für einen Auslesevorgang notwendige Schwellwertverschiebung zu erhalten, verloren.

Unter MFS-Typ-FETs ist bei MFISFETs und MFMISFETs der Betrieb, etwa das Ausle sen während des Schreibens, schwierig, da die gleiche Gateelektrode für das Auslesen und das Schreiben verwendet wird.

Ferner ist der in JP 2001-38351A erwähnte MFMISFET aus zwei ferroelektrischen Kon densatoren, die parallel zu der Gateelektrode eines MISFET geschaltet sind, aufgebaut, so dass es zur Erzeugung eines Potentials in der Gateelektrode, das für eine Schwell wertverschiebung erforderlich ist, notwendig ist, genau die Größe der ferroelektrischen Kondensatoren und die Schichtdicke des Ferroelektrikums einzustellen, und somit gibt es Prozessschwierigkeiten und Probleme bei der Verringerung der Zellenfläche. Ferner wird während des Auslesens eine Spannung lediglich an einen der zwei ferroelektri schen Kondensatoren, die parallel geschaltet sind, angelegt, so dass obwohl die Ausle sestörung verringert ist, diese prozentual lediglich um die Hälfte reduziert ist. Ferner können Betriebsarten, etwa das Schreiben in die ferroelektrische Schicht F während dem Auslesen von Information, nicht erreicht werden.

Andererseits ersetzt die in JP H05-250881 offenbarte Flip-Flop-Schaltung lediglich die MISFETs einer gewöhnlichen Flip-Flop-Schaltung durch MFS-Typ-FETs, und in der in JP 2000-77986A offenbarten Flip-Flop-Schaltung werden einfach die MISFETs eines gewöhnlichen Master-Slave-Flip-Flops durch MFS-Typ-FETs ersetzt. Folglich erfordern diese vorgeschlagenen Ausführungsformen die gleiche Anzahl an FETs wie normale Flip-Flop-Schaltungen und weisen das Problem auf, dass es erforderlich ist, die Schreibspannung zu ändern und dass die Größe der Schaltung ansteigt.

ÜBERBLICK ÜBER DIE ERFINDUNG

Es ist eine erste Aufgabe der vorliegenden Erfindung, einen MFS-Typ-FET bereitzustel len, in dem es nur eine geringe Auslesestörung gibt und in dem in einfacher Weise ein Sättigungsdrainstrom gewährleistet werden kann, und wobei ferner das Auslesen und das Schreiben parallel stattfinden kann.

Eine zweite Aufgabe der vorliegenden Erfindung ist es, eine Logikschaltung, beispiels weise ein Flip-Flop bereitzustellen, die einen einfachen Aufbau unter Verwendung einer geringen Anzahl an Elementen besitzt.

Ein Halbleiterelement der vorliegenden Erfindung umfasst ein Halbleitersubstrat; eine Gateisolierschicht, die auf dem Halbleitersubstrat gebildet ist; eine auf der Gateisolier schicht gebildete schwebende Gateelektrode; Source- und Draingebiete einer ersten Leitfähigkeitsart, die in dem Halbleitersubstrat an beiden Seiten der schwebenden Ga teelektrode gebildet sind; einen dielektrischen Kondensator, der mit der schwebenden Gateelektrode verbunden ist und eine dielektrische Schicht aufweist; einen ferroelektri schen Kondensator, der mit der schwebenden Gateelektrode verbunden ist und eine ferroelektrische Schicht aufweist; und erste und zweite Polarisationsspannungszufuhr anschlüsse, die jeweils mit dem dielektrischen Kondensator und dem ferroelektrischen Kondensator verbunden sind, und die eine Spannung zum Erzeugen der Polarisierung an den ferroelektrischen Kondensator liefern.

Mit dieser Konfiguration wird ein Aufbau erreicht, in dem der dielektrische Kondensator und der ferroelektrische Kondensator in Reihe zwischen den ersten und zweiten Polari sationsspannungszufuhranschlüssen verbunden sind. Die zwei Polarisationsspan nungszufuhranschlüssen können anstelle des Halbleitersubstrats nahezu ohne Ein schränkungen zur Erzeugung der Polarisierung der ferroelektrischen Schicht und zum Ausführen des Schreibens von Daten verwendet werden. Selbst wenn die Spannung während des Auslesens nicht an die ferroelektrische Schicht angelegt wird, ist es mög lich, Information auszulesen, wobei von der Tatsache Gebrauch gemacht wird, dass der zwischen Source- und Draingebieten fließende Strom sich in Abhängigkeit von der La dungsmenge der schwebenden Gateelektrode ändert, oder ob die Ladung positiv oder negativ ist.

Es wird bevorzugt, dass die dielektrische Schicht des dielektrischen Kondensators auf der schwebenden Gateelektrode vorgesehen ist; dass ferner eine Polarisationsgatee lektrode auf der dielektrischen Schicht vorgesehen ist; dass der erste Polarisations spannungszufuhranschluss mit der Polarisationsgateelektrode verbunden ist; und dass der dielektrische Kondensator so gestaltet ist, dass dieser die schwebende Gateelektro de als eine untere Elektrode und die Polarisationsgateelektrode als eine obere Elektrode aufweist.

Es wird bevorzugt, dass der ferroelektrische Kondensator eine untere Elektrode, die über der schwebenden Gateelektrode vorgesehen ist, und eine obere Elektrode, die gegenüber zur unteren Elektrode angeordnet ist, aufweist, wobei die ferroelektrische Schicht zwischen der unteren Elektrode und er oberen Elektrode eingeschlossen ist; und dass der zweite Polarisationsspannungszufuhranschluss mit der oberen Elektrode des ferroelektrischen Kondensators verbunden ist. Somit kann die Größe des ferroelekt rischen Kondensators in relativ freier Weise gestaltet sein und die Informationsspeicher funktion des Halbleiterelements ist verbessert.

Vorzugsweise umfasst das Halbleiterelement ferner einen Durchlasstransistor, der mit dem Source-Gebiet oder dem Drain-Gebiet verbunden ist und der mittels eines Kontroll signals eine Ein/AUS-Steuerung ausführt. Somit ist es möglich, eine Verbesserung in der Arbeitsgeschwindigkeit zu erreichen.

Vorzugsweise umfasst das Halbleiterelement eine Isolierschicht zum kapazitiven Kop peln, die auf der schwebenden Gateelektrode vorgesehen ist, und eine Steuergatee lektrode, die auf der Isolierschicht für kapazitives Koppeln vorgesehen ist. Somit ist es möglich, gleichzeitig den Schreibvorgang und den Auslesevorgang durchzuführen.

Vorzugsweise umfasst das Halbleiterelement ferner Source- und Draingebiete einer zweiten Leitfähigkeitsart, die in dem Halbleitersubstrat an beiden Seiten der schweben den Gateelektrode vorgesehen sind, und die von den Source- und Draingebieten der ersten Leitfähigkeitsart getrennt sind; und vorzugsweise sind zwei MISFETs gegensätz licher Leitfähigkeitsart in den Gebieten zwischen den zwei Source- und Draingebieten, die als Kanalgebiete dienen, gebildet. Somit kann das Halbleiterelement so gestaltet werden, um als ein nichtflüchtiger Inverter zu arbeiten.

In diesem Falle ist es vorzuziehen, dass das Halbleiterelement ferner zwei Isolierschich ten für kapazitives Koppeln, die beide über der schwebenden Gateelektrode vorgesehen sind, und Steuergateelektroden, die jeweils auf einer Isolierschicht für kapazitives Kop peln vorgesehen sind, umfasst.

Es ist vorteilhaft, dass das Halbleiterelement ferner einen Erststufeninverter zum Ein speisen von komplementären Signalen in den ferroelektrischen Kondensator und den dielektrischen Kondensator umfasst, und dass das Halbleiterelement als ein nichtflüchti ges Flip-Flop arbeitet.

Vorzugsweise umfasst das Halbleiterelement ferner einen Zwischeninverter, der zwi schen dem Erststufeninverter und dem ferroelektrischen Kondensator oder dem die lektrischen Kondensator angeordnet ist. Somit wird die Betriebszuverlässigkeit verbes sert.

Ein Verfahren zur Ansteuerung eines Halbleiterelements gemäß der vorliegenden Erfin dung wird bereitgestellt, wobei das Halbleiterelement umfasst: ein Halbleitersubstrat; eine Gateisolierschicht, die auf dem Halbleitersubstrat gebildet ist; eine schwebende Gateelektrode, die auf der Gateisolierschicht gebildet ist; Source- und Draingebiete ei ner ersten Leitfähigkeitsart, die in dem Halbleitersubstrat an beiden Seiten der schwe benden Gateelektrode gebildet sind; einen dielektrischen Kondensator, der mit der schwebenden Gateelektrode verbunden ist und eine dielektrische Schicht aufweist; ei nen ferroelektrischen Kondensator, der mit der schwebenden Gateelektrode verbunden ist und eine ferroelektrische Schicht aufweist; und erste und zweite Polarisationspan nungszufuhranschlüsse, die jeweils mit dem dielektrischen Kondensator und dem ferro elektrischen Kondensator verbunden sind, und die eine Spannung zur Erzeugung der Polarisation an den ferroelektrischen Kondensator anlegen, wobei während des Schrei bens entsprechend zu der Information "0" oder "1", die zu schreiben ist, die an die ers ten und zweiten Polarisationsspannungszufuhranschlüsse angelegte Spannung zwi schen Hochpegelig und Niederpegelig invertiert wird.

Mit diesem Verfahren ist es möglich, Information zu schreiben und auszulesen ohne eine negative Spannung zu verwenden, so dass es möglich ist, die Versorgungsspan nung zu senken und den Aufbau des Halbleiterelements zu vereinfachen.

Dabei ist es vorzuziehen, während des Auslesens eine Auslesespannung an den ersten Polarisationsspannungszufuhranschluss anzulegen. Somit wird es einfach, die Auslese spannung so festzulegen, dass eine Schwellwertverschiebung zuverlässig erreicht wer den kann.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine äquivalente Schaltungsansicht eines nichtflüchtigen Halbleiterspei cherelements (nichtflüchtige Speicherzelle) gemäß einer ersten Ausführungs form der vorliegenden Erfindung.

Fig. 2A ist eine Querschnittsansicht entlang einer Schnittlinie senkrecht zur Kanalrich tung eines nichtflüchtigen Halbleiterspeicherelements gemäß der ersten Aus führungsform, und

Fig. 2B ist eine Querschnittsansicht entlang einer Schnittlinie parallel zu der Kanalrich tung desselben.

Fig. 3 ist ein Graph, der die Spannungs- oder Polarisations-Hysterese der Span nung/Polarisierung in einer einfachen ferroelektrischen Schicht zeigt.

Fig. 4 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Halbleiterspei cherelements gemäß einer zweiten Ausführungsform der vorliegenden Erfin dung.

Fig. 5 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Halbeiterspei cherelements gemäß einer dritten Ausführungsform der vorliegenden Erfin dung.

Fig. 6 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Logikelements gemäß einer vierten Ausführungsform der vorliegenden Erfindung.

Fig. 7 ist eine Querschnittsansicht entlang einer Schnittlinie senkrecht zur Kanalrich tung eines nichtflüchtigen Logikelements gemäß einer vierten Ausführungs form der vorliegenden Erfindung.

Fig. 8 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Speicherele ments gemäß einer fünften Ausführungsform der vorliegenden Erfindung.

Fig. 9 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Logikelements gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.

Fig. 10 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Speicherele ments gemäß eines modifizierten Beispiels der sechsten Ausführungsform der vorliegenden Erfindung.

Fig. 11 ist ein Graph, der die Änderung der Polarisierungseigenschaften in Abhängig keit des Kondensatorflächenverhältnisses des Drainstromes eines MFMISFET zeigt.

Fig. 12 ist ein äquivalentes Schaltungsdiagramm eines einfachen Inverters.

Fig. 13 ist eine schematische Querschnittsansicht, die einen Querschnitt des Aufbaus eines einfachen Inverters zeigt.

Fig. 14 ist eine äquivalente Schaltungsansicht eines einfachen Flip-Flops.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG Erste Ausführungsform Grundlegender Aufbau eines nichtflüchtigen Halbleiterspeicherelements

Fig. 1 ist eine äquivalente Schaltungsansicht eines nichtflüchtigen Halbleiterspeicher elements (nichtflüchtige Speicherzelle) gemäß einer ersten Ausführungsform der vorlie genden Erfindung.

Wie in Fig. 1 gezeigt ist, ist das nichtflüchtige Halbleiterspeicherelement der vorliegen den Ausführungsform mit einem MISFET 1, einer schwebenden Gateelektrode 9 des MISFET 1 und einem dielektrischen Kondensator 2 und einem ferroelektrischen Kon densator 3, die mit der schwebenden Gateelektrode 9 jeweils mittels eines Knoten punkts 6a und eines Knotenpunkts 6b verbunden sind, versehen. Ferner ist dieses nicht flüchtige Halbleiterspeicherelement so gestaltet, dass eine Polarisierung als Information in der ferroelektrischen Schicht des ferroelektrischen Kondensators 3 durch Anlegen einer Spannung zwischen einem ersten Polarisationsspannungszufuhranschluss 4 und einem zweiten Polarisationsspannungszufuhranschluss 5 erzeugt werden kann. Des Weiteren ist es so gestaltet, dass, wenn eine Auslesespannung zwischen einem Masse anschluss 7 und einem Versorgungsspannungsanschluss 8 angelegt wird, die mit den Source- und Draingebieten des MISFET 1 verbunden sind, der MISFET 1 entsprechend zu der auf der schwebenden Gateelektrode 9 gehaltenen Ladung ein- oder ausgeschal tet wird, wodurch somit die Information in der schwebenden Gateelektrode 9 ausgelesen wird. Das heißt, der grundlegende Aufbau des nichtflüchtigen Halbleiterspeicherele ments der vorliegenden Ausführungsform ist der eines MFMISFET.

Fig. 2A ist eine Querschnittsansicht entlang einer Schnittlinie senkrecht zu der Kanal richtung des nichtflüchtigen Halbleiterspeicherelements der vorliegenden Ausführungs form, und Fig. 2B ist eine Querschnittsansicht entlang einer Schnittlinie parallel zur Ka nalrichtung desselben.

Wie in den Fig. 2A und 2B gezeigt ist, umfasst das Halbleiterspeicherelement (nicht flüchtige Speicherzelle) den MISFET 1, der auf dem aktiven Gebiet eines p-Typ- Siliziumsubstrats 10 vorgesehen ist. Der MISFET 1 umfasst eine Gateisolierschicht 11, die schwebende Gateelektrode 9, die auf der Gateisolierschicht 11 vorgesehen ist, und n-Typ-Source- und Draingebiete 20a und 20b, die an beiden Seiten der schwebenden Gateelektrode 9 in dem Siliziumsubstrat 10 gebildet sind.

Die Speicherzelle ist mit einer Polarisationsgateelektrode 13, die über der schwebenden Gateelektrode 9 angeordnet ist, und einer dielektrischen Schicht 12, die zwischen der schwebenden Gateelektrode 9 und der Polarisationsgateelektrode 13 angeordnet ist, versehen. Der dielektrische Kondensator 2 ist aus der schwebenden Gateelektrode 9, der dielektrischen Schicht 12 und der Polarisationsgateelektrode 13 gebildet. Ferner umfasst die Speicherzelle eine erste Zwischenisolierschicht 14, die aus Siliziumoxid hergestellt und auf der Oberseite des Siliziumsubstrats 10 vorgesehen ist, eine untere Elektrode 15, die auf der ersten Zwischenisolierschicht 14 vorgesehen ist, eine obere Elektrode 17, die über der unteren Elektrode 15 vorgesehen ist, und eine ferroelektri sche Schicht 16, die zwischen der unteren Elektrode 15 und der oberen Elektrode 17 angeordnet ist. Die untere Elektrode 15, die ferroelektrische Schicht 16 und die obere Elektrode 17 bilden den ferroelektrischen Kondensator 3. Ferner ist die untere Elektrode 15 des ferroelektrischen Kondensators 3 mit der schwebenden Gateelektrode 9 durch den Knotenpunkt 6a verbunden, der aus einem Anschlusspfropfen gebildet ist, der durch die erste Zwischenisolierschicht 14 hindurchgeht.

Eine zweite Zwischenisolierschicht 18, die aus Siliziumoxid hergestellt ist, ist auf der ersten Zwischenisolierschicht 14 vorgesehen, und der Masseanschluss 7 und der Ver sorgungsspannungsanschluss 8 sind auf der zweiten Zwischenisolierschicht 18 vorge sehen. Ferner sind der Masseanschluss 7 und der Versorgungsspannungsanschluss 8 mit den Source- und Draingebieten 20a und 20b jeweils mit Kontakten 21a und 21b ver bunden, wobei die Kontakte durch die erste und zweite Zwischenisolierschicht 14 und 18 hindurchgehen.

Die ersten und zweiten Polarisationsspannungszufuhranschlüsse 4 und 5 sind an der zweiten Zwischenisolierschicht 18 vorgesehen. Der erste Polarisationsspannungszu fuhranschluss 4 ist mit der Polarisationsgateelektrode 13 durch den Knotenpunkt 6b verbunden, der einen Kontakt darstellt, der durch die ersten und zweiten Zwischeniso lierschichten 14 und 18 hindurchgeht. Der zweite Polarisationsspannungszufuhran schluss 5 ist mit der oberen Elektrode 17 des ferroelektrischen Kondensators mittels eines Anschlusskontakts 19 verbunden, der durch die zweite Zwischenisolierschicht 18 hindurchgeht.

Das heißt, der dielektrische Kondensator 2 und der ferroelektrische Kondensator 3 sind parallel zur schwebenden Gateelektrode 9 angeordnet. Ferner sind der dielektrische Kondensator 2 und der ferroelektrische Kondensator 3 in Reihe zwischen dem ersten Polarisationsspannungszufuhranschluss 4 und dem zweiten Polarisationsspannungszu fuhranschluss 5 verbunden.

Im Folgenden wird die Funktionsweise des nichtflüchtigen Halbleiterspeicherelements (nichtflüchtige Speicherzelle) der vorliegenden Ausführungsform mit Bezug zu Fig. 1 und Fig. 2a und 2b erläutert.

Schreibvorgang

Der Drainstrom des MISFET 1 hängt von dem Potential der schwebenden Gateelektro de 9 ab, und die Ladungsmenge, die in der schwebenden Gateelektrode 9 des MISFET 1 gespeichert ist, bestimmt das Gatepotential. Folglich muss zur Steuerung des Drainstroms des MISFET 1 die Ladungsmenge auf der schwebenden Gateelektrode 9 eingestellt werden.

Wenn das Potential der schwebende Gateelektrode 9 unter der Schwellwertspannung Vt des MISFET 1 liegt, ist der MISFET im Aus-Zustand, und es fließt kein Drainstrom. Wenn andererseits das Potential der schwebenden Gateelektrode 9 eine Spannung über der Schwellwertspannung Vt ist, dann fließt ein Drainstrom. Somit wird durch Er fassen des Drainstromes der Ein- und Aus-Zustand des MISFET 1 erkannt, d. h., es wird die gespeicherte Information "1" oder "0" bestimmt. Daher muss das Potential der Ga teelektrode 9 auf ein Potential festgelegt werden, dass unterhalb oder über dem Schwellwert liegt.

Wenn das Substratpotential des MISFET 1 auf Masse gelegt wird, dann wird, wenn die Information "1" zu schreiben ist, eine positive Spannung zwischen dem ersten Polarisa tionsspannungszufuhranschluss 4 und dem zweiten Polarisationsspannungszufuhran schluss 5 angelegt, so dass das Potential des ersten Polarisationsspannungszufuhran schlusses 4 höher wird als das des zweiten Polarisationsspannungszufuhranschlusses 5, um damit eine positive Polarisierung in der ferroelektrischen Schicht 16 zu bewirken. Wenn andererseits die Information "0" zu schreiben ist, wird eine negative Spannung zwischen dem ersten Polarisationsspannungszufuhranschluss 4 und dem zweiten Pola risationsspannungszufuhranschluss 5 angelegt, so dass das Potential des zweiten Pola risationsspannungszufuhranschlusses 5 höher wird als das des ersten Polarisations spannungsanschlusses 4.

Fig. 3 ist ein Graph, der die Spannungs-Polarisierungs-Hysterese der ferroelektrischen Schicht 16 zeigt. Hierbei wird die nach unten gerichtete Polarisierung der ferroelektri schen Schicht 16 als positive Polarisierung und die nach oben gerichtete Polarisierung als die negative Polarisierung angenommen. Das heißt, wenn eine positive Spannung V zwischen dem ersten Polarisationsspannungszufuhranschluss 4 und dem zweiten Pola risationsspannungszufuhranschluss 5 angelegt wird, tritt eine positive Polarisierung Q in der ferroelektrischen Schicht 16 auf. Wenn anschließend die positive Spannung V er höht wird, steigt die Polarisierung Q in der ferroelektrischen Schicht 16 in der positiven Richtung an, und wenn eine gewisse Spannung V überschritten ist, tritt eine Sättigung der Polarisierung Q ein. Wenn dann das Anlegen der Spannung V unterbrochen wird, fällt die Polarisierung Q der ferroelektrischen Schicht 16 nicht auf Null ab und der Zu stand der Polarisierung bei der Unterbrechung wird ausgedrückt durch den Schnittpunkt der Hysteresekurve, die in Fig. 3 gezeigt ist, und der Lastkurve, die von der Lastkapazi tät, die im Wesentlichen den dielektrischen Kondensator 2 umfasst, durchlaufen wird. Wenn das Potential der schwebenden Gateelektrode 9, die durch den Betrag der positi ven Ladung zu dieser Zeit bestimmt ist, über der Schwellwertspannung Vt des MISFET 1 liegt, dann ist der MISFET 1 eingeschaltet, wenn eine Spannung zwischen den Sour ce- und Draingebieten 20a und 20b angelegt ist. Dieser Zustand des Haltens einer elektrischen Ladung soll die "1" sein.

Wenn andererseits eine negative Spannung V zwischen dem ersten Polarisationsspan nungszufuhranschluss 4 und dem zweiten Polarisationsspannungszufuhranschluss 5 angelegt wird, tritt eine negative Polarisierung Q in der ferroelektrischen Schicht 16 auf. Wenn dann die negative Spannung V in der negativen Richtung ansteigt, erhöht sich die Polarisierung Q in der ferroelektrischen Schicht 16 in der negativen Richtung, und wenn die Spannung V über eine gewisse Spannung hinaus angestiegen ist, tritt eine Sättigung der Polarisierung Q ein. Wenn das Anlegen der Spannung V unterbrochen wird, fällt die Polarisierung Q der ferroelektrischen Schicht 16 nicht auf Null ab, und der Zustand der Polarisierung bei der Unterbrechung ist als der Schnittpunkt der Hysteresekurve, die in Fig. 3 dargestellt ist, und der Lastkurve, die von der Lastkapazität, die hauptsächlich den dielektrischen Kondensator 2 einschließt, aufgezeichnet ist. Wenn das Potential der schwebenden Gateelektrode, das durch die negative Ladungsmenge zu diesem Zeit punkt bestimmt ist, über der Schwellwertspannung Vt des MISFET 1 liegt, dann bleibt der MISFET 1 ausgeschaltet, selbst wenn Spannung zwischen den Source- und Drain gebieten 20a und 20b angelegt ist. Dieser Zustand des Haltens einer elektrischen La dung soll eine "0" darstellen.

Die Information "1" und "0" ist jedoch lediglich eine Sache der Definition, so dass es e benso möglich ist, den Zustand, in dem es eine nach oben zeigende remanente Polari sierung in der ferroelektrischen Schicht 16 gibt, als "1" zu definieren, und den Zustand, in dem es eine nach unten gerichtete remanente Polarisierung gibt, als "0" zu definieren.

Hierbei soll die Kapazität zwischen der schwebenden Gateelektrode 9 des MISFET 1, der Gateisolierschicht 11 und dem Siliziumsubstrat 10 als Ci, die Kapazität des dielektri schen Kondensators 2 als Cr und die Kapazität des ferroelektrischen Kondensators 3 als Cf bezeichnet sein. Wenn die Schreibspannung, die zwischen dem ersten und zwei ten Polarisationsspannungszufuhranschlüssen 4 und 5 angelegt wird, Vw ist, dann teilt sich die Schreibspannung Vw zwischen der dielektrischen Schicht 12, die ferroelektri schen Schicht 16 und der Gateisolierschicht 12 auf. Von dem Siliziumsubstrat 10 wird angenommen, dass es auf Masse liegt.

Wenn dabei die an den ersten Polarisationsspannungszufuhranschluss angelegte Spannung positiv ist, und die an den zweiten Polarisationsspannungszufuhranschluss 5 angelegte Spannung bei Null-(Masse)-Potential liegt (wenn die Information "1" geschrie ben wird), dann teilt sich die Schreibspannung Vw, die zwischen den ersten und zweiten Polarisationsspannungszufuhranschlüssen 4 und 5 angelegt ist, auf die schwebende Gateelektrode 9 mit einem Teilerverhältnis gemäß der Reihenanordnung der Kapazitä ten (Cf + Ci) und der Kapazität Cr auf. Wenn dann das Anlegen der Schreibspannung Vw unterbrochen wird und die Spannung zwischen den ersten und zweiten Polarisati onsspannungszufuhranschlüssen 4 und 5 auf Null zurückgebracht wird, bleibt eine nach unten gerichtete remanente Polarisierung in der ferroelektrischen Schicht 16 zurück, und es wird eine positive Ladung induziert, so dass eine Spannung von zumindest der Schwellwertspannung Vt an die schwebende Gateelektrode 9 angelegt wird.

Wenn andererseits die an den zweiten Polarisationsspannungszufuhranschluss 5 ange legte Spannung positiv ist und die Spannung, die an den ersten Polarisationsspan nungszufuhranschluss 4 angelegte Spannung auf Null-(Masse)-Potential liegt, (wenn die Information "0" geschrieben wird), dann teilt sich die Schreibspannung Vw, die zwischen den ersten und zweiten Polarisationsspannungszufuhranschlüssen 4 und 5 angelegt ist, auf die schwebende Gateelektrode 9 mit dem Tellerverhältnis gemäß der Reihenanord nung der Kapazität (Cr + Ci) und der Kapazität Cf auf. Wenn dann das Anlegen der Schreibspannung Vw unterbrochen wird und die Spannung zwischen den ersten und zweiten Polarisationsspannungszufuhranschlüssen 4 und 5 auf Null zurückgebracht wird, verbleibt eine nach oben gerichtete remanente Polarisierung in der ferroelektri schen Schicht 16 und es wird eine negative Ladung induziert, so dass eine Spannung unterhalb der Schwellwertspannung Vt auf die schwebende Gateelektrode 9 ausgeübt wird.

Beim Neu- bzw. Zurückschreiben sollte eine Spannung zwischen den ersten und zwei ten Polarisationsspannungszufuhranschlüssen 4 und 5 angelegt werden, so dass eine Spannung von zumindest der Koerzitivspannung auf den ferroelektrischen Kondensator 3 übertragen wird.

Es sollte angemerkt werden, dass nach Möglichkeit vorzugsweise die Schreibspannung Vw, die zwischen den ersten und zweiten Polarisationsspannungszufuhranschlüssen 4 und 5 angelegt ist, so festgelegt wird, dass zumindest eine Spannung zur Sättigung der Polarisierung in der ferroelektrischen Schicht 16 anliegt, um eine remanente Polarisie rung Q am Punkt A oder Punkt B in Fig. 3 zu erzeugen.

Ferner kann die Spannung an dem Siliziumsubstrat 10 während des Schreibens schwe bend sein. Wenn in diesem Falle die Spannung des Siliziumsubstrats 10 ein Zwischen wert der Spannung zwischen den ersten und zweiten Polarisationsspannungszufuhran schlüssen 4 und 5 ist, dann sollte eine Schreibspannung Vw, bei der die an die ferro elektrische Schicht 16 angelegte Spannung größer als die Sättigungsspannung ist, bei spielsweise durch Simulation bestimmt werden, und die Schreibspannung Vw sollte auf diesen Wert festgelegt werden.

Auslesevorgang

Das Auslesen wird durchgeführt, indem eine Auslesespannung Vr zwischen den Mas seanschluss 7 und den Versorgungsspannungsanschluss 8 des MISFET 1 angelegt wird und der Drainstrom zu diesem Zeitpunkt erfasst wird. Das heißt, wenn eine positive Ladung, die äquivalent zu einer "1" ist, in der schwebenden Gateelektrode 9 gehalten wird, liegt die Spannung der schwebenden Gateelektrode 9 zumindest bei der Schwell wertspannung Vt, so dass der MISFET 1 eingeschaltet ist, und ein großer Drainstrom fließt. Wenn andererseits eine negative Ladung, die einer "0" äquivalent ist, in der schwebenden Gateelektrode 9 gehalten wird, liegt die Spannung der schwebenden Ga teelektrode 9 unterhalb der Schwellwertspannung Vt, so dass der MISFET 1 ausge schaltet ist, und es fließt kein nennenswerter Drainstrom. Wenn folglich der Drainstrom beispielsweise durch einen Leseverstärker verstärkt wird, kann die gespeicherte Infor mation "1" oder "0" leicht durch die Größe des Drainstroms unterschieden werden. Wäh rend des Auslesens ist es nicht notwendig, eine Spannung an die Polarisationsgatee lektrode 13 anzulegen, und wenn keine Spannung angelegt ist, kann das Potential der Polarisationsgateelektrode 13 als schwebend festgelegt werden.

Mittels des nichtflüchtigen Halbleiterspeicherelements (nichtflüchtige Speicherzelle) der vorliegenden Ausführungsform ist es möglich, gespeicherte Information "1" oder "0" in einem Auslesevorgang durch Erfassen des Drainstromes zu bestimmen, wenn eine Spannung nicht über der ferroelektrischen Schicht 16 angelegt ist, aber eine Spannung zwischen den Source- und Draingebieten anliegt, und somit kann eine Verringerung der Auslesestörung des ferroelektrischen Kondensators 3 erreicht werden.

Das gleiche Verfahren zum Auslesen wie in der vorliegenden Ausführungsform scheint unter Anwendung eines MFISFET möglich, der eine Gateisolierschicht aufweist, in der eine dielektrische Schicht und eine ferroelektrische Schicht übereinander geschichtet sind; jedoch ist im Falle eines MFISFET während des Schreibens eine Spannung zum Erzeugen einer Polarisierung in der ferroelektrischen Schicht zwischen der Gateelektro de und dem Halbleitersubstrat angelegt, so dass es eine Beschränkung für die Span nung gibt, die angelegt werden kann. Das heißt, das Potential des Halbleitersubstrats wird für gewöhnlich auf die Massespannung festgelegt, so dass in praktischer Hinsicht ein Abweichen davon bei jeder Speicherzelle nicht machbar wäre.

Modifiziertes Beispiel des Auslesevorgangs

In dem Auslesevorgang ist es ebenso möglich, eine gewisse Spannung von dem ersten Polarisationsspannungszufuhranschluss 4 zu der Polarisationsgateelektrode 13 anzule gen. In diesem Falle wird eine Spannung an die schwebende Gateelektrode 9 entspre chend der kapazitiven Kopplungsfunktion der dielektrischen Schicht 12 angelegt. Daher ist es möglich, wie später beschrieben wird, geeignete Einstellungen vorzunehmen, so dass die Schwellwertverschiebung des MISFET 1 in zuverlässiger Weise in der schwe benden Gateelektrode 9 auftritt, wodurch die Genauigkeit, mit der Information erfasst wird, verbessert wird.

Insbesondere wird durch Anlegen der gleichen Spannung an den zweiten Polarisations spannungszufuhranschluss 5 die zu dem ersten Polarisationsspannungsanschluss 4 die Spannung erniedrigt, die an den ferroelektrischen Kondensator 3 angelegt wird, so dass die Polarisierung der ferroelektrischen Schicht 16 sich nicht ändert und eine Auslesestö rung verringert werden kann.

Das Potential der schwebenden Gateelektrode 9 nach Beendigung des Schreibvor gangs hängt von der Ladungsmenge in der schwebenden Gateelektrode 9 ab, die durch die remanente Polarisierung der ferroelektrischen Schicht 16 erzeugt wird, und da die remanente Polarisierung von dem Teilungsverhältnis der Schreibspannung Vw abhängt, wird das in der schwebenden Gateelektrode 9 erzeugte Potential immer kleiner als die Versorgungsspannung sein, wenn die Schreibspannung mit der Versorgungsspannung gleichgesetzt wird. Wenn aus diesem Grunde, wie in der ersten Ausführungsform, ein Verfahren verwendet wird, in dem Spannung von außen nicht an die schwebende Gate elektrode 9 während des Auslesens angelegt wird, wird der Drainstrom des MISFET 1 der vorliegenden Ausführungsform kleiner als der in einem normalen MISFET, in dem die Versorgungsspannung an die Gateelektrode zur Ansteuerung des MISFET angelegt ist.

Durch Anlegen einer Spannung an den zweiten Polarisationsspannungszufuhranschluss 5 während des Auslesens, wird die Auslesespannung von der Polarisationsgateelektro de 13 über die dielektrische Schicht 12 zu der der schwebenden Gateelektrode 9 hinzu addiert. Das heißt, während des Auslesens ist das Potential der schwebenden Gateelek trode gleich dem Wert, der durch Addieren des Potentials erhalten wird, das durch die von der remanenten Polarisierung der ferroelektrischen Schicht 16 induzierten Ladung erhalten wird, und der Spannung, die an die schwebende Gateelektrode 9 von der Pola risationsgateelektrode 13 durch kapazitive Kopplung angelegt wird.

Selbst wenn beispielsweise das Potential der schwebenden Gateelektrode 9 unterhalb der Schwellwertspannung Vt des MISFET 1 liegt, wird folglich, unabhängig davon, ob die Information "1" oder "0" ist, das Potential der schwebenden Gateelektrode erhöht und kann zumindest auf die Schwellwertspannung Vt (für "1") oder unter die Schwell wertspannung Vt (für "0") gesteuert werden. Somit kann das Potential der schwebenden Gateelektrode 9, das durch die Polarisierung der ferroelektrischen Schicht 16 hervorge rufen wird, auf einen geringen Wert festgelegt werden. Ferner kann das umgekehrte elektrische Feld, das an die ferroelektrische Schicht 16 während des Auslesens ange legt wird, verringert werden, und es ist möglich, eine Verringerung des Leckstromes während des Standby-Betriebs und eine Erhöhung des Drainstromes während des Aus lesens zu erreichen. Ferner ist es möglich, die Leistungsaufnahme zu verringern, da Strom lediglich während des Auslesens fließt.

Ferner ergibt sich der Vorteil, dass beispielsweise wenn mehrere MISFETs 1 in Reihe verbunden sind, um eine NAND-Typ-Speicherzelle zu bilden, andere Speicherzellen als die ausgewählte Speicherzelle während des Auslesens ausgeschaltet werden müssen, und mit dieser Ausführungsform können durch Anlegen einer Spannung durch die Pola risationsgateelektrode 13 die Transistoren eingeschaltet oder ausgeschaltet werden.

Ferner war in der vorliegenden Ausführungsform der ferroelektrische Kondensator 3 auf der ersten Zwischenisolierschicht 14 vorgesehen, aber durch Bilden der ferroelektri schen Schicht 16 derart, dass diese die schwebende Gateelektrode 9 kontaktiert, kön nen die untere Elektrode des ferroelektrischen Kondensators und die schwebende Gate elektrode 9 als eine gemeinsame Elektrode ausgebildet sein.

Wenn in der vorliegenden Ausführungsform die Information "1" und die Information "0" geschrieben wird, wurde eine hohe Spannung und eine geringe Spannung, die an den ersten und zweiten Polarisationsspannungszufuhranschlüssen 4 und 5 angelegt waren, umgekehrt, aber das Verfahren zum Anlegen einer Polarisierung gemäß der vorliegen den Erfindung ist nicht auf das Verfahren der vorliegenden Ausführungsform beschränkt. Beispielsweise ist es ebenso möglich, dass die an die ersten und zweiten Polarisations spannungszufuhranschlüsse 4 und 5 angelegte Spannung beim Schreiben der Informa tion "1" die gleiche ist wie in der vorliegenden Ausführungsform, und beim Schreiben der Information "0" ist es möglich, eine negative Spannung an den ersten Polarisations spannungszufuhranschluss 4 anzulegen und eine Massespannung für "0" an den zwei ten Polarisationsspannungszufuhranschluss 5 anzulegen.

Mittels des Verfahrens zum Anlegen einer Spannung gemäß der ersten Ausführungs form ist es jedoch unnötig, das nichtflüchtige Halbleiterspeicherelement übermäßig mit einem negativen Potential zu beaufschlagen, so dass es einfach ist, das nichtflüchtige Halbleiterspeicherelement der vorliegenden Ausführungsform in eine normale Logik schaltung zu integrieren, und es resultiert ein Vorteil daraus, dass die Spannung verrin gert werden kann.

Zweite Ausführungsform

Fig. 4 ist ein äquivalentes elektrisches Schaltungsdiagramm eines nichtflüchtigen Halb leiterspeicherelements (nichtflüchtige Speicherzelle) gemäß einer zweiten Ausführungs form der vorliegenden Erfindung.

Wie in Fig. 4 gezeigt ist, umfasst, zusätzlich zu der Konfiguration des Halbleiterspei cherelements gemäß der ersten Ausführungsform, das nichtflüchtige Halbleiterspeicher element der vorliegenden Ausführungsform einen Durchlasstransistor 25, der zwischen dem MISFET 1 und dem Versorgungsspannungsanschluss 8 vorgesehen ist, und einen Steueranschluss 26, der mit der Gateelektrode des Durchlasstransistors 25 verbunden ist. In der vorliegenden Ausführungsform sind strukturelle Komponenten, etwa der MIS- FET 1, der dielektrische Kondensator 2, der ferroelektrische Kondensator 3, der erste Polarisationsspannungszufuhranschluss 4, der zweite Polarisationsspannungszufuhran schluss 5, der Masseanschluss 7 und der Versorgungsspannungsanschluss 8 die glei chen, wie in der ersten Ausführungsform, so dass weitere bildliche Darstellungen und Beschreibungen des Aufbaus des nichtflüchtigen Halbleiterspeicherelements (nichtflüch tige Speicherzelle) weggelassen sind.

Der Durchlasstransistor 25 wird eingeschaltet und ausgeschaltet durch Steuern des Po tentials, das von dem Steueranschluss 26 auf eine Auslesegateelektrode des Durchlass transistors 25 eingeprägt wird. Ein Spannungspuls wird an die Auslesegateelektrode zum Einschalten des Durchlasstransistors 25 nur dann angelegt, wenn der Drainstrom des MISFET 1 ausgelesen wird, so dass eine Spannung zum Auslesen (ein Auslesesig nal) zwischen den Source- und Draingebieten erhalten wird.

Mit dem nichtflüchtigen Halbleiterspeicherelement der vorliegenden Erfindung kann zu sätzlich zu den Wirkungen des Halbleiterspeicherelements der ersten Ausführungsform ein Auslesesignal durch einen Impuls eingeprägt werden, so dass ein Auslesen mit ho her Geschwindigkeit möglich ist.

Dritte Ausführungsform

Fig. 5 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Halbleiterspeicher elements gemäß einer dritten Ausführungsform der vorliegenden Erfindung.

Wie in Fig. 5 gezeigt ist, umfasst das nichtflüchtige Halbleiterspeicherelement der vorlie genden Ausführungsform zusätzlich zu dem Aufbau des Halbleiterspeicherelements gemäß der ersten Ausführungsform eine Steuergateelektrode 27, die über der schwe benden Gateelektrode 9 des MISFET 1 vorgesehen ist und die Isolierschicht einschließt, und einen Steuerspannungszufuhranschluss 28 zum Zuführen einer Auslesespannung zu der Steuergateelektrode 27. Das heißt, zusätzlich zu dem MISFET 1, dem dielektri schen Kondensator 2, dem ferroelektrischen Kondensator 3, dem ersten Polarisations spannungszufuhranschluss 4, dem zweiten Polarisationsspannungszufuhranschluss 5, dem Masseanschluss 7 und dem Versorgungsspannungsanschluss 8 des nichtflüchti gen Halbleiterspeicherelements der ersten Ausführungsform, die in den Fig. 2A und 2B gezeigt ist, umfasst das nichtflüchtige Halbleiterspeicherelement (nichtflüchtige Spei cherzelle) der vorliegenden Ausführungsform eine Isolierschicht für kapazitives Koppeln und eine Steuergateelektrode 27, die auf die schwebende Gateelektrode 9 geschichtet ist, einen Anschlusskontaktpfropfen, der durch die ersten und zweiten Zwischenisolier schichten 14 und 18 hindurchgeht und mit der Steuergateelektrode verbunden ist, und den Steuerspannungszufuhranschluss 28, der mit dem Anschlusspfropfen verbunden ist und sich über die zweite Zwischenisolierschicht erstreckt.

In der ersten Ausführungsform hängt das Potential der schwebenden Gateelektrode 9 nach Beendigung des Schreibvorganges von der Ladungsmenge in der schwebenden Gateelektrode 9 ab, die durch die remanente Polarisierung der ferroelektrischen Schicht 16 erzeugt wird, und diese remanente Polarisierung hängt von dem Teilerverhältnis der Schreibspannung Vw ab, so dass, wenn die Schreibspannung Vw gleich der Versor gungsspannung gewählt wird, das in der schwebenden Gateelektrode 9 erzeugte Poten tial immer kleiner als die Versorgungsspannung ist. Wenn daher ein Verfahren verwen det wird, in dem keine Spannung von außen an die schwebende Gateelektrode 9 wäh rend des Auslesens angelegt wird, wie dies in der ersten Ausführungsform der Fall ist, wird der Drainstrom des MISFET 1 kleiner als der eines normalen MISFET, in dem die Versorgungsspannung an die Gateelektrode zur Ansteuerung des MISFET angelegt wird.

Mit der vorliegenden Ausführungsform wird jedoch während des Auslesens eine Ausle sespannung an die schwebende Gateelektrode 9 von der Polarisationsgateelektrode 13 über die dielektrische Schicht 12 durch Anlegen einer Spannung an die Steuergateelek trode 27 hinzugefügt. Das heißt, zur Zeit des Auslesens ist das Potential der schweben den Gateelektrode 9 gleich dem Wert, der durch Addieren des Potentials entsprechend der durch die remanente Polarisierung der ferroelektrischen Schicht 16 induzierten La dung und der Spannung, die an die schwebende Gateelektrode 9 von der Steuergate elektrode 27 durch kapazitive Kopplung angelegt wird, erhalten wird.

Selbst wenn beispielsweise das Potential der schwebenden Gateelektrode 9 unterhalb der Schwellwertspannung Vt des MISFET 1 liegt, unabhängig davon, ob die Information "1" oder "0" ist, wird folglich das Potential der schwebenden Gateelektrode 9 erhöht und kann zumindest auf die Schwellwertspannung Vt (für "1") oder unter die Schwellwert spannung Vt (für "0") gesteuert werden. Somit kann das Potential der schwebenden Ga teelektrode 9, das durch die Polarisierung der ferroelektrischen Schicht 16 erzeugt wird, auf einen geringen Wert festgelegt werden. Ferner kann das umgekehrte elektrische Feld, das an die ferroelektrische Schicht 16 während des Auslesens angelegt wird, ver ringert werden, und es ist möglich, eine Reduzierung des Leckstromes während des Standby-Betriebs und ein Ansteigen des Drainstromes während des Auslesens zu errei chen. Des Weiteren ist es möglich, die Leistungsaufnahme zu reduzieren, da Strom le diglich während des Auslesens fließt.

Wenn beispielsweise mehrere MISFETs 1 in Reihe geschaltet sind, um eine NAND-Typ- Speicherzelle zu bilden, können andere Speicherzellen als die ausgewählte Speicherzelle während des Auslesens ausgeschaltet sein, und ein Vorteil besteht darin, dass zu dieser Zeit die Transistoren durch das Anlegen einer Spannung von der Steuergateelektrode 27 eingeschaltet und ausgeschaltet werden können.

Insbesondere durch Anlegen der gleichen Spannung an den zweiten Polarisationsspan nungszufuhranschluss 5 wie an den Steuerspannungszufuhranschluss 28 wird die Spannung, die an den ferroelektrischen Kondensator 3 angelegt ist, verringert, so dass die Polarisierung der ferroelektrischen Schicht 16 nicht geändert wird, und es kann eine Lesestörung verringert werden.

Die obigen Auswirkungen sind die gleichen wie jene, wenn eine Auslesespannung an die Polarisationsgateelektrode 13 in der zuvor aufgeführten ersten Ausführungsform angelegt wird, aber mit der vorliegenden Ausführungsform können ferner die folgenden Vorteile erhalten werden.

Da in der Ausgestaltung der vorliegenden Ausführungsform die zum Schreiben notwen digen Anschlüsse (die ersten und zweiten Polarisationsspannungszufuhranschlüsse 4 und 5) und die zum Auslesen notwendigen Anschlüsse (der Masseanschluss 7, der Ver sorgungsspannungsanschluss 8 und der Steuerspannungszufuhranschluss 28) getrennt voneinander vorgesehen sind, kann das nichtflüchtige Halbleiterspeicherelement der vorliegenden Ausführungsform als ein sogenannter Dualanschluss-Speicher verwendet werden, d. h., diese kann angewendet werden, um gleichzeitig einen Auslesevorgang und einen Schreibvorgang auszuführen.

Vierte Ausführungsform

Fig. 6 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Logikelements (nichtflüchtiger Inverter) gemäß einer vierten Ausführungsform der vorliegenden Erfin dung. Fig. 7 ist eine Querschnittsansicht entlang einer Querschnittslinie senkrecht zu der Kanalrichtung eines nichtflüchtigen Logikelements gemäß einer vierten Ausführungs form der vorliegenden Erfindung.

Wie in Fig. 6 und 7 gezeigt ist, besitzt das nichtflüchtige Logikelement der vorliegenden Ausführungsform den Aufbau eines Inverters, in dem ein p-Kanal MISFET 30 und ein n- Kanal MISFET 31 in Reihe zwischen einem Anschluss zum Zuführen der Versorgungs spannung VDD und einem Anschluss zum Zuführen des Massepotentials Vss geschaltet sind. Der n-Kanal MISFET 31 ist allerdings in dem Substratgebiet eines p-Typ-Silizium substrats 10 und der p-Kanal MISFET 30 ist in einem n-Potentialtopf 35 angeordnet, der in dem p-Typ-Siliziumsubstrat 10 ausgebildet ist. Ferner ist eine Grabentrennisolier schicht 32, die das aktive Gebiet umgibt, in dem Siliziumsubstrat 10 gebildet, und das Gebiet des Siliziumsubstrats 10, in dem der p-Kanal MISFET 30 angeordnet ist, ist durch die Grabentrennisolierschicht 32 von dem Gebiet getrennt und isoliert, in dem der n-Kanal MISFET 31 angeordnet ist.

Eine schwebende Gateelektrode 32, die als die Gateelektrode für die MISFETs 30 und 31 fungiert, ist über dem Siliziumsubstrat 10 vorgesehen und umschließt die Gateisolier schicht 11, und ein ferroelektrischer Kondensator 33, der eine ferroelektrische Schicht 16 aufweist, und ein dielektrischer Kondensator 34, der eine dielektrische Schicht 12 aufweist, sind parallel mit der schwebenden Gateelektrode 32 verbunden. Des Weiteren sind ein erster Polarisationsspannungszufuhranschluss 37, der mit der Polarisationsga teelektrode 13 des dielektrischen Kondensators 34 verbunden ist, ein zweiter Polarisati onsspannungszufuhranschluss 38, der zum Zuführen von Spannung an die obere Elekt rode 17 des ferroelektrischen Kondensators 33 dient, und ein Ausgangsanschluss 39, der zum Ausgeben eines Ausgangssignals dient, vorgesehen. Der restliche Aufbau ist der gleiche wie der Aufbau des nichtflüchtigen Halbleiterspeicherelements gemäß der ersten Ausführungsform, die in Fig. 2A gezeigt ist, so dass identische Bezugszeichen verwendet sind, und eine weitere Beschreibung wird hierbei weggelassen. Ferner ist der Aufbau (p-Kanal MISFET 30 und n-Kanal MISFET 31) im Querschnitt parallel zur Kanal richtung des nichtflüchtigen Logikelements der vorliegenden Ausführungsform im We sentlichen der gleiche wie der Aufbau, der in Fig. 2B gezeigt ist, so dass eine bildliche Darstellung und eine weitere Beschreibung davon weggelassen ist.

Das nichtflüchtige Logikelement der vorliegenden Ausführungsform weist die Struktur eines Inverters auf, in dem der p-Kanal MISFET 30 und der n-Kanal MISFET 31 in Rei he geschaltet sind, und ist äquivalent zu zwei MFMIS-Typ-FETs, die in einem Stück ausgebildet sind. Mittels der remanenten Polarisierung der ferroelektrischen Schicht 16 ergibt sich ebenso eine nichtflüchtige Speicherfunktion, wie dies in der ersten Ausfüh rungsform beschrieben ist. Das Folgende ist eine Erläuterung des Schreibvorganges und des Auslesevorganges des nichtflüchtigen Logikelements (nichtflüchtiger Inverter) gemäß der vorliegenden Ausführungsform.

Schreibvorgang und Auslesevorgang

Das grundlegende Prinzip des Verfahrens zum Schreiben von Information in das nicht flüchtige Logikelement der vorliegenden Ausführungsform ist das gleiche, wie das in der ersten Ausführungsform. Das heißt, durch Zurückfahren der Spannung auf null, nach dem eine positive oder negative Spannung zwischen den ersten und zweiten Polarisati onsspannungszufuhranschlüssen 37 und 38 angelegt worden ist, wird eine remanente Polarisierung (beispielsweise die remanente Polarisierung, die am Punkt A oder Punkt B in Fig. 3 gezeigt ist) in der ferroelektrischen Schicht 16 des ferroelektrischen Kondensa tors 33 erzeugt, und es wird in Übereinstimmung mit der durch die remanente Polarisie rung erzeugten Ladung ein Potential hervorgerufen. Wenn die Information "1" zu schrei ben ist, wird das Potential der schwebenden Gateelektrode 32 so festgelegt, dass der p- Kanal MISFET 30 eingeschaltet ist und der n-Kanal MISFET 31 ausgeschaltet ist. Wenn andererseits die Information "0" zu schreiben ist, wird das Potential der schwebenden Gateelektrode 32, d. h., die remanente Polarisierung, so festgelegt, dass der p-Kanal MISFET 30 ausgeschaltet und der n-Kanal MISFET 31 eingeschaltet ist. Dabei ist das Verhältnis der Aufteilung der an der ferroelektrischen Schicht 16 und der dielektrischen Schicht 12 anliegenden Spannung so, wie dies in der ersten Ausführungsform beschrie ben ist.

Das Signal, das in das nichtflüchtige Logikelement der vorliegenden Ausführungsform eingespeist wird, wird beispielsweise als ein "H" betrachtet, wenn das Signal, das von dem ersten Polarisationsspannungszufuhranschluss 37 eingespeist wird, einen hohen Pegel besitzt und das Signal, das von dem zweiten Polarisationsspannungszufuhran schluss 38 eingespeist ist, einen niedrigen Pegel aufweist, und es wird als "L" bezeich net, wenn das von dem ersten Polarisationsspannungszufuhranschluss 37 eingespeiste Signal ein tiefpegeliges Signal ist und das von dem zweiten Polarisationsspannungszu fuhranschluss 38 eingespeiste Signal ein hochpegeliges Signal ist. Unter dieser Gege benheit wird durch Definieren der Information "1" und "0" in der gleichen Weise wie in der ersten Ausführungsform eine "1" übereinstimmend mit der Eingabe des Logiksignals "H" geschrieben, und es wird "0" geschrieben in Übereinstimmung mit der Einspeisung des Logiksignals "L". Wenn ferner die Information "1" geschrieben wird, wird das Logik signal "L" von dem Ausgangsanschluss 39 ausgegeben, und wenn die Information "0" geschrieben wird, wird von dem Ausgangsanschluss 39 das Logiksignal "H" ausgege ben. Das heißt, das nichtflüchtige Logikelement gibt das Logiksignal "L" in Übereinstim mung mit der Einspeisung des Logiksignals "H" aus und gibt das Logiksignal "H" ent sprechend zu der Eingabe des Logiksignals "L" aus. Die Ausgabe dieser Logiksignale ist äquivalent zu einem Auslesevorgang, und somit wird ein Auslesevorgang in Übereinstimmung mit der Spannung ausgeführt, die dem Masseanschluss (in den Zeichnungen nicht gezeigt) und dem Versorgungsspannungsanschluss (in den Zeich nungen nicht gezeigt) zugeführt wird.

Das heißt, bei Anwendung des nichtflüchtigen Logikelements (nichtflüchtiger Inverter) der vorliegenden Ausführungsform ist es möglich, ein Ausgangssignal mit umgekehrter (invertierter) Logik im Vergleich zur Logik des Eingangssignals zu erhalten. Ferner bleibt das Ausgangssignal in der schwebenden Gateelektrode 32 zwischengespeichert, so dass selbst wenn die Versorgungsspannung abgeschaltet ist, die Information bewahrt bleibt und somit kann ein Logikelement, das nichtflüchtig (nichtflüchtiger Inverter) ist, erhalten werden. In Schaltungen mit herkömmlichen Invertern wird der Zustand des In verters während des Betriebs gelöscht, wenn die Versorgungsspannung abgeschnitten wird, so dass bei Abschalten der Versorgungsspannung es notwendig ist, die Berech nungen erneut von vorn zu beginnen. Wenn ferner Berechnungen zeitweise während des Ablaufs unterbrochen werden, müssen diese zwischenzeitlichen Berechnungser gebnisse in einem Speicherbauteil gespeichert werden. Wenn im Gegensatz dazu der nichtflüchtige Inverter der vorliegenden Ausführungsform verwendet wird, wird der Be rechnungszustand, der gerade abläuft, in seiner bestehenden Form erhalten, so dass es unnötig ist, sich über den Verlust von Zwischenberechnungsergebnissen, die durch ein zwischenzeitliches Anhalten der Berechnungen oder durch einen Ausfall der Versor gungsspannung hervorgerufen werden, Sorgen zu machen, und es können vollständig neue Logikschaltungen konstruiert werden.

Es sollte angemerkt werden, dass Funktionen, die äquivalent zu dem nichtflüchtigen Logikelement der vorliegenden Ausführungsform sind, erhalten werden können, indem ein Inverter gestaltet wird, wobei der n-Kanal MFSMIS-Typ FET, der in der ersten Aus führungsform beschrieben ist, mit einem p-Kanal MFSMIS-Typ FET, der im Wesentli chen den gleichen Aufbau aufweist, kombiniert wird, aber die Struktur des nichtflüchti gen Logikelementes der vorliegenden Ausführungsform besitzt den Vorteil, dass diese lediglich einen ferroelektrischen Kondensator benötigt.

In der vorliegenden Ausführungsform ist es ebenso wie in der ersten Ausführungsform möglich, die Auslesespannung von dem ersten Polarisationsspannungszufuhranschluss 37 an die Polarisationsgateelektrode 13 während des Auslesevorgangs anzulegen. Da bei wird eine Spannung gemäß der kapazitiven Kopplungsfunktion der dielektrischen Schicht 12 an die schwebende Gateelektrode 32 angelegt, so dass es möglich ist, die gleichen Effekte zu erhalten, wie sie in dem modifizierten Beispiel der ersten Ausfüh rungsform beschrieben sind.

Insbesondere durch Anlegen der gleichen Spannung an den zweiten Polarisationsspan nungszufuhranschluss 38 wie an den ersten Polarisationsspannungszufuhranschluss 37 wird die an dem ferroelektrischen Kondensator 33 anliegende Spannung verringert, so dass die Polarisierung der ferroelektrischen Schicht 16 nicht geändert wird, und somit kann eine Lesestörung verringert werden.

Fünfte Ausführungsform

Fig. 8 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Logikelements (nichtflüchtiger Inverter) gemäß einer fünften Ausführungsform der vorliegenden Erfin dung.

Wie in Fig. 8 gezeigt ist, umfasst zusätzlich zu dem Aufbau des nichtflüchtigen Logik elements gemäß der vierten Ausführungsform das nichtflüchtige Logikelement der vor liegenden Ausführungsform den p-Kanal MISFET 30 und den n-Kanal MISFET 31, Steuergateelektroden 40 und 41, die über der schwebenden Gateelektrode 32 vorgese hen sind und eine Isolierschicht dazwischen einschließen, und Steuerspannungszufuhr anschlüsse 42 und 43 zum Zuführen der Auslesespannung zu den Steuergateelektro den 40 und 41. Das heißt, das nichtflüchtige Logikelement (nichtflüchtiger Inverter) der vorliegenden Ausführungsform umfasst zusätzlich zu dem p-Kanal MISFET 30, dem n- Kanal MISFET 31, dem dielektrischen Kondensator 34, dem ferroelektrischen Konden sator 33, dem ersten Polarisationsspannungszufuhranschluss 37 und dem zweiten Pola risationsspannungszufuhranschluss 38 des nichtflüchtigen Logikelements der vierten Ausführungsform, die in Fig. 7 gezeigt ist, eine Isolierschicht zum kapazitiven Koppeln, die auf der schwebenden Gateelektrode 32 geschichtet ist, sowie Steuergateelektroden 40 und 41 und ferner einen Anschlusspfropfen, der durch die ersten und zweiten Zwi schenisolierschichten 14 und 18 hindurchgeht und mit den Steuergateelektroden ver bunden ist, und Steuerspannungszufuhranschlüsse 42 und 43, die mit den Anschluss pfropfen verbunden sind und sich über die zweite Zwischenisolierschicht erstrecken.

Gemäß der vorliegenden Ausführungsform wird wie in der dritten Ausführungsform durch Anlegen einer gewissen Spannung beim Auslesevorgang an die Steuergate elektroden 40 und 41 von den Steuerspannungszufuhranschlüssen 42 und 43 eine Spannung an die schwebende Gateelektrode 33 aufgrund der kapazitiven Kopplungs funktion der Isolierschicht für kapazitives Koppeln angelegt, so dass die gleichen Wir kungen erreicht werden können, wie sie in Zusammenhang mit der dritten Ausführungs form erläutert sind.

Wenn insbesondere die Tatsache berücksichtigt wird, dass die zur Erzeugung einer Schwellwertverschiebung geeignete Vorspannung oft unterschiedlich zwischen dem p- Kanal MISFET 30 und dem n-Kanal MISFET 31 ist, ist es mit der vorliegenden Ausfüh rungsform möglich, individuell Steuerspannungen an die Steuerspannungszufuhran schlüsse 42 und 43 zuzuführen, so dass es einfach wird, den Betrieb des nichtflüchtigen Inverters zu optimieren.

Sechste Ausführungsform

Fig. 9 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Logikelements (nichtflüchtiges Flip-Flop) gemäß einer sechsten Ausführungsform der vorliegenden Er findung.

Wie in Fig. 9 gezeigt ist, ist das nichtflüchtige Logikelement (nichtflüchtiges Flip-Flop) der vorliegenden Ausführungsform mit einem Eingangs- bzw. Erststufeninverter 50 zwi schen dem Anschluss zum Zuführen der Versorgungsspannung Vdd und dem An schluss zum Zuführen der Massespannung Vss versehen, wobei der Erststufeninverter 50 gestaltet ist, indem jeweils zwei normale (besitzen keine nichtflüchtige Speicherfunk tion) p-Kanal MISFET und ein n-Kanal MISFET in Reihe geschaltet werden. Ferner ist ein nichtflüchtiger Zweitstufeninverter 51 mit der Struktur des Inverters der zuvor ge nannten vierten Ausführungsform an der zweiten Stufe vorgesehen. Das heißt, der Zweitstufeninverter wird durch den p-Kanal MISFET 30 und den n-Kanal MISFET 31, die in Reihe zwischen dem Anschluss zur Zuführung der Versorgungsspannung Vdd und dem Anschluss zur Zuführung der Massespannung Vss angeordnet sind, gebildet. Fer ner ist der nichtflüchtige Zweitstufeninverter 51, wie in der vierten Ausführungsform, mit einer schwebenden Gateelektrode 32, die beide MISFETs 30 und 31 gemeinsam ha ben, und einem ferroelektrischen Kondensator 33 und einem dielektrischen Kondensa tor 34, die parallel zu der schwebenden Gateelektrode 32 geschaltet sind, versehen.

Wenn ein Datensignal D in das nichtflüchtige Flip-Flop der vorliegenden Ausführungs form eingespeist wird, wird das Datensignal D durch den Erststufeninverter 50 invertiert und ein invertiertes Signal/D des Datensignals D wird von dem Erststufeninverter 50 ausgegeben. Anschließend wird dieses invertierte Signal/D dem ferroelektrischen Kon densator 33 des nichtflüchtigen Zweitstufeninverters 51 zugeführt, wohingegen das Da tensignal D (nichtinvertiertes Signal) dem dielektrischen Kondensator 34 zugeführt wird. Das heißt, es werden komplementäre Signale in den ferroelektrischen Kondensator 33 und den dielektrischen Kondensator 34 eingespeist.

Anschließend tritt, wie in der vierten Ausführungsform erläutert ist, eine remanente Pola risierung in der ferroelektrischen Schicht in Übereinstimmung mit der an den dielektri schen Kondensator 34 und den ferroelektrischen Kondensator 33 angelegten Spannung auf, und es wird eine Spannung, die der durch diese remanente Polarisierung erzeugten Ladung entspricht, an die schwebende Gateelektrode 32 angelegt. Die Folge davon ist, dass wenn das Datensignal D "H" ist, der nachfolgende nichtflüchtige Inverter 51 ein Signal "L" aus dem Ausgangsanschluss 52 ausgibt, und wenn das Datensignal D "L" ist, der nachfolgende nichtflüchtige Inverter 51 ein Signal "H" aus dem Ausgangsanschluss 52 ausgibt.

Das heißt, das nichtflüchtige Logikelement der vorliegenden Ausführungsform fungiert als eine nichtflüchtige Flip-Flop-Schaltung.

Im Vergleich zu der in Fig. 14 gezeigten herkömmlichen Flip-Flop-Schaltung werden durch das nichtflüchtige Logikelement der vorliegenden Erfindung, die als eine nicht flüchtige Flip-Flop-Schaltung fungiert, gewisse Vorteile erreicht, einschließlich des Be reitstellens einer nichtflüchtigen Datenzwischenspeicherung und einer Reduzierung der Anzahl an Transistoren und weitere erreichbare Vorteile.

Modifiziertes Beispiel

Fig. 10 ist ein äquivalentes Schaltungsdiagramm eines nichtflüchtigen Logikelements (nichtflüchtiges Flip-Flop) gemäß einem modifizierten Beispiel der sechsten Ausfüh rungsform.

In diesem modifizierten Beispiel ist zusätzlich zu der in Fig. 9 gezeigten Struktur ein Zwischeninverter 53 an einer Leitung angeordnet, die sich von der Leitung an der Aus gangsseite des Erststufeninverters 50 verzweigt. Das Ausgangssignal des Zwischenin verters 53, d. h., das Datensignal D, wird dem dielektrischen Kondensator 34 zugeführt und das Ausgangssignal des Erststufeninverters 50, d. h., das invertierte Signal/D, wird dem ferroelektrischen Kondensator 33 zugeführt.

Folglich kann das nichtflüchtige Speicherelement dieses modifizierten Beispiels im We sentlichen die gleichen Funktionsmerkmale wie das Logikelement der sechsten Ausfüh rungsform aufweisen. Zusätzlich wird in diesem modifizierten Beispiel lediglich während der Ausgabe des Erststufeninverters 50 ein Schreiben in dem nichtflüchtigen Zweitstu feninverter 51 zuverlässig ausgeführt, so dass eine genaue Schreiboperation erreicht wird und die Arbeitsstabilität wird verbessert.

Andere Ausführungsformen

Es ist möglich, die dritte bis sechste Ausführungsform mit Durchlasstransistoren 25 (vgl. Fig. 4) der zweiten Ausführungsform zu versehen.

Die Erfindung kann in anderen speziellen Formen ausgeführt werden, ohne vom Grund gedanken oder deren wesentlichen Eigenschaften abzuweichen. Die in dieser Anmel dung offenbarten Ausführungsformen sind in jeglicher Hinsicht als anschaulich und nicht als beschränkend zu betrachten, wobei der Schutzbereich der Erfindung durch die ange fügten Patentansprüche anstatt durch die vorhergehende Beschreibung gekennzeichnet ist, wobei alle Anwendungen, die innerhalb der Bedeutung und des Äquivalenzbereiches der Ansprüche liegen, in den Ansprüchen als umschlossen betrachtet sind.

Claims

1. Halbleiterelement mit:
einem Halbleitersubstrat;
einer Gateisolierschicht, die auf dem Halbleitersubstrat gebildet ist;
einer schwebenden Gateelektrode, die auf der Gateisolierschicht gebildet ist;
Source- und Draingebiete einer ersten Leitfähigkeitsart, die in dem Halbleitersub strat an beiden Seiten der schwebenden Gateelektrode gebildet sind;
einem dielektrischen Kondensator, der mit der schwebenden Gateelektrode verbun den ist und eine dielektrische Schicht aufweist;
einem ferroelektrischen Kondensator, der mit der schwebenden Gateelektrode ver bunden ist und eine ferroelektrische Schicht aufweist, und
ersten und zweiten Polarisationsspannungszufuhranschlüssen, die mit jeweils dem dielektrischen Kondensator und dem ferroelektrischen Kondensator verbunden sind, und die Spannung zum Erzeugen einer Polarisierung an den ferroelektrischen Kon densator anlegen.

2. Das Halbleiterelement nach Anspruch 1, wobei die dielektrische Schicht des die lektrischen Kondensators auf der schwebenden Gateelektrode vorgesehen ist;
wobei ferner eine Polarisationsgateelektrode auf der dielektrischen Schicht vorge sehen ist;
wobei der erste Polarisationsspannungszufuhranschluss mit der Polarisationsgate elektrode verbunden ist; und
wobei der dielektrische Kondensator so ausgestaltet ist, dass dieser die schweben de Gateelektrode als eine untere Elektrode aufweist und die Polarisationsgateelek trode als eine obere Elektrode aufweist.

3. Das Halbleiterelement nach Anspruch 1, wobei der ferroelektrische Kondensator eine untere Elektrode, die über der schwebenden Gateelektrode vorgesehen ist, und eine obere Elektrode, die gegenüberliegend zu der unteren Elektrode angeord net ist, aufweist, wobei die ferroelektrische Schicht zwischen der unteren Elektrode und der oberen Elektrode eingeschlossen ist; und
wobei der zweite Polarisationsspannungszufuhranschluss mit der oberen Elektrode des ferroelektrischen Kondensators verbunden ist.

4. Das Halbleiterelement nach Anspruch 1, das ferner einen Durchlasstransistor um fasst, der mit dem Sourcegebiet oder dem Draingebiet verbunden ist und eine EIN/AUS-Steuerung mit einem Steuersignal durchführt.

5. Das Halbleiterelement nach Anspruch 1, das ferner umfasst:
eine Isolierschicht für kapazitives Koppeln, die auf der schwebenden Gateelektrode vorgesehen ist; und
eine Steuergateelektrode, die auf der Isolierschicht für kapazitives Koppeln vorge sehen ist.

6. Das Halbleiterelement nach Anspruch 1, das ferner Source- und Draingebiete einer zweiten Leitfähigkeitsart umfasst, die in dem Halbleitersubstrat an beiden Seiten der schwebenden Gateelektrode vorgesehen sind, und die von den Source- und Drain gebieten der ersten Leitfähigkeitsart getrennt sind;
wobei zwei MISFETs entgegengesetzter Leitfähigkeitsarten in den Gebieten zwi schen zwei Source- und Draingebieten, die als Kanalgebiete dienen, ausgebildet sind; und
wobei das Halbleiterelemente als ein nichtflüchtiger Inverter fungiert.

7. Das Halbleiterelement nach Anspruch 6, das ferner zwei Isolierschichten für kapazi tives Koppeln, wobei beide über der schwebenden Gateelektrode vorgesehen sind; und
Steuergateelektroden, die jeweils auf einer Isolierschicht für kapazitives Koppeln vorgesehen sind, umfasst.

8. Das Halbleiterelement nach Anspruch 6, das fernen einen Erststufeninverter zum Einspeisen komplementärer Signale in den ferroelektrischen Kondensator und den dielektrischen Kondensator umfasst;
wobei das Halbleiterelement als ein nichtflüchtiges Flip-Flop fungiert.

9. Das Halbleiterelement nach Anspruch 8, das ferner einen Zwischeninverter umfasst, der zwischen dem Erststufeninverter und dem ferroelektrischen Kondensator oder dem dielektrischen Kondensator angeordnet ist.

10. Verfahren zum Ansteuern eines Halbleiterelements, wobei das Halbleiterelement umfasst:
ein Halbleitersubstrat;
eine Gateisolierschicht, die auf dem Halbleitersubstrat gebildet ist;
eine schwebende Gateelektrode, die auf der Gateisolierschicht gebildet ist;
Source- und Draingebiete einer ersten Leitfähigkeitsart, die in dem Halbleitersub strat an beiden Seiten der schwebenden Gateelektrode gebildet sind;
einen dielektrischen Kondensator, der mit der schwebenden Gateelektrode verbun den ist und eine dielektrische Schicht aufweist;
einen ferroelektrischen Kondensator, der mit der schwebenden Gateelektrode ver bunden ist und eine ferroelektrische Schicht aufweist; und
erste und zweite Polarisationsspannungszufuhranschlüsse, die jeweils mit dem die lektrischen Kondensator und dem ferroelektrischen Kondensator verbunden sind und die eine Spannung zum Erzeugen einer Polarisierung an den ferroelektrischen Kondensator anlegen;
wobei während des Schreibens in Übereinstimmung mit der Information "0" oder "1" die zu schreiben ist, die an die ersten und zweiten Polarisationsspannungszufuhr anschlüsse angelegte Spannung zwischen hohem Pegel und niedrigem Pegel inver tiert wird.

11. Das Verfahren zum Ansteuern eines Halbleiterelements nach Anspruch 10, wobei während des Auslesens eine Auslesespannung an den ersten Polarisationsspan nungszufuhranschluss angelegt wird.