JP3098629B2

JP3098629B2 - 強誘電体トランジスタ、それを用いた半導体記憶デバイス、半導体応用機器及び人工知能システム

Info

Publication number: JP3098629B2
Application number: JP04250196A
Authority: JP
Inventors: 良夫阿部; 克明斉藤; 裕三小園
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-09-18
Filing date: 1992-09-18
Publication date: 2000-10-16
Anticipated expiration: 2015-10-16
Also published as: JPH06104447A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は強誘電体を用いた電界効
果型トランジスタに関する。また、さらには不揮発性メ
モリ、記憶機能、および複数の入力による論理演算機能
を有するトランジスタを用いた応用システムに関する。

【０００２】

【従来の技術】コンピュータの小型化、高速化を図るた
めには、記憶装置の小型・高速化を図る必要があり、コ
ンピュータに用いられる記憶素子の一例として、ダイナ
ミック・ランダム・アクセスメモリ（ＤＲＡＭ）の高集
積化が進んでいる。しかし、ＤＲＡＭは、一定周期ごと
にデータの再書き込みをしないと、その記憶内容が失わ
れるため、長期間のデータの記憶等には使用できない。
これに対し、強誘電体が有する残留分極を用いて、電源
を切っても記憶が保持される不揮発性の強誘電体メモリ
に関する技術が、特開昭６４−０６６８９７号公報、特
開昭５７−１８０１８２号公報等に記載されている。さ
らに、トランジスタに新しい機能を持たせる方法とし
て、複数の入力ゲートを有して構成し、容量結合を利用
して、入力信号の重み付き線形加算を行うＭＯＳ型トラ
ンジスタを提案されている（例えば、特開平３−６６７
９号公報、日経マイクロデバイス 1992年1月号101ペ−
ジ）。このＭＯＳ型トランジスタは、単体で入力信号の
重み付き線形加算を実現でき、人工知能システム等への
応用が期待されている。

【０００３】

【発明が解決しようとする課題】上述の特開昭６４−０
６６８９７号公報記載の従来技術では、１個のトランジ
スタと、１個の強誘電コンデンサにより構成されたメモ
リ素子であり、「１」、「０」の情報は強誘電体の分極
の方向に対応して記憶されている。したがって、データ
の読みだしの際には、外部回路から電圧を印加したとき
の、強誘電体コンデンサの分極方向の変化を検出する必
要があった。しかし、上記構成では、データの読みだし
の際に、分極方向が反転する可能性があり、再度書き込
みをしなければならない事態が発生する。一般に、強誘
電体は、分極の反転を繰り返すと、残留分極が減少する
傾向があるため、上記従来技術によるメモリ素子では、
読みだし回数が制限されるという問題がある。また、高
度な情報処理機能を持つ人工知能システム用ＬＳＩ等の
実現に必要なニューロン素子には、「アナログ処理」お
よび「学習」の二つの大きな機能が必要となる。しかし
ながら、特開昭５７−１８０１８２号公報記載の素子に
おいては、「１」および「０」の２値情報の記憶しか行
なえず、複雑な情報処理の機能を有していない。また、
日経マイクロデバイス1992年1月号記載の素子は、複数
の入力ゲートを有し、容量結合を利用して入力信号の重
み付き線形加算を行う機能を有するが、素子単体では、
学習機能を実現できないという問題がある。また、特開
平３−６６７９号公報に、フローティングゲートへの電
子のトンネル注入を利用して記憶機能を持たせる素子の
一例が記載されているが、リアルタイムで情報処理する
ためには、書き込み速度が遅いという問題がある。

【０００４】

【課題を解決するための手段】上記課題を解決するた
め、以下の手段が考えられる。半導体活性層上に第１の
絶縁膜を形成し、該第１の絶縁膜上に第１のゲート電極
を設け、さらに該第１のゲート電極上に第２の絶縁膜を
形成し、該第２の絶縁膜上に第２のゲート電極を複数個
備えた電界効果型トランジスタであって、前記第２の絶
縁膜を分極−電界特性にヒステリシスを有する強誘電体
で構成した強誘電体トランジスタである。また、さら
に、前記第２のゲート電極の各々に印加した電圧の重み
付け線形加算値が、所定値以上のとき、前記半導体活性
層中に、電界効果型トランジスタが有するソース領域と
ドレイン領域の間に電流を通電せしめるチャネルを形成
させる機能を有する強誘電体トランジスタも考えられ
る。また、さらに、前記第２のゲート電極の各々に印加
した電圧が消滅しても、強誘電体の残留電荷により通電
状態を保持する機能を有する強誘電体トランジスタも考
えられる。さらに、外部から第２のゲート電極の各々に
印加される電圧が、第１のゲート電極の電圧変化を有効
に誘起せしめるため、以下に記載の手段が考えられる。
上記の強誘電体トランジスタにおいて、少なくとも１以
上備えた第２のゲート電極の各々の表面積を、前記第１
のゲート電極の表面積よりも小さく構成した強誘電体ト
ランジスタである。さらに、ＯＲ型あるいはＡＮＤ型の
論理回路を実現するため、以下の手段が考えられる。す
なわち、半導体活性層上に絶縁膜を形成し、該絶縁膜上
にゲート電極を少なくとも１以上備えた電界効果型トラ
ンジスタであって、各ゲート電極を、前記半導体活性層
に形成されるチャネル内のキャリアの流れる方向に沿っ
て設け、少なくとも一つのゲート電極にオン信号を入力
したときトランジスタがオンする機能を有する強誘電体
トランジスタ、あるいは、半導体活性層上に絶縁膜を形
成し、該絶縁膜上にゲート電極を少なくとも１以上備え
た電界効果型トランジスタであって、各ゲート電極を、
前記半導体活性層に形成されるチャネル内のキャリアの
流れを横切るように設け、すべてのゲート電極にオン信
号を入力したときトランジスタがオンする機能を有する
強誘電体トランジスタである。この場合、前記絶縁膜
は、分極−電界特性にヒステリシスを有する強誘電体で
あってもよい。加えて、前記第２の絶縁膜、あるいは、
前記絶縁膜として、主成分がストロンチウム、鉛、およ
びチタンの酸化物からなり、化学式が（Sr1-xPbx)TiO₃
のペロブスカイト構造を有する強誘電体薄膜を用いるこ
とが好ましい。上記、強誘電体トランジスタの応用例と
して下記の手段が考えられる。前記強誘電体トランジス
タを、記憶セルとして、アレイ状に半導体基板上に配置
した半導体記憶デバイス、また該半導体記憶デバイス
を、各種データの記憶デバイスとして用いた半導体応用
機器が考えられる。さらに、前記強誘電体トランジスタ
を内蔵し、前記強誘電体トランジスタの重み付け線形加
算機能を用いた人工知能システムも考えられる。

【０００５】

【作用】まず、通常の電界効果型トランジスタの動作原
理について簡単に説明する。ここでは、Ｐ型Ｓｉを基板
に使用し、ソース領域およびドレイン領域にＮ型Ｓｉを
使用したＮチャネルＭＯＳ型トランジスタについて考え
ることとする。ソース電極を接地し、ドレイン電極に正
電圧を印加している場合、ゲート電極にある所定値以上
の電圧を印加すると、ゲート絶縁膜に接している半導体
基板であるＰ型Ｓｉ基板の表面に電子が誘起され、伝導
層が形成される。これにより、ドレイン電極からソース
電極に向けて電流が流れる。このように、伝導層の形成
により電流が流れることを、チャネルが形成されたと称
する。この時、ソース電極およびドレイン電極間のコン
ダクタンスは、半導体基板表面に誘起された伝導層の電
荷密度に比例する。本発明にかかる強誘電体トランジス
タでは、通常の電界効果型トランジスタのゲート絶縁膜
に対応する第一のゲート絶縁膜、および通常の電界効果
型トランジスタのゲート電極に対応する第一のゲート電
極のほかに、さらに少なくとも２個のゲート電極を設
け、この新たに設けたゲート電極と第一のゲート電極と
の間に、強誘電体を用いた絶縁膜を設けている。新たに
設けたゲート電極を第二のゲート電極、第一のゲート電
極と第二のゲート電極との間の絶縁膜を第二のゲート絶
縁膜と称すると、第一のゲート絶縁膜により構成される
キャパシタと、第二のゲート絶縁膜により構成されるキ
ャパシタは、互いに直列結合する。第一のゲート電極が
他の電極と絶縁され電気的にフローティング状態にあれ
ば、第一のゲート絶縁膜により構成されるキャパシタに
蓄積された電荷量と、第二のゲート絶縁膜により構成さ
れるキャパシタに蓄積される電荷量は、等しくなる。

【０００６】ここで、第二のゲート電極に印加する電圧
を変化させると、第二のゲート絶縁膜により構成される
キャパシタに蓄えられる電荷量が変化し、同時に第一の
ゲート絶縁膜により構成されるキャパシタに蓄えられる
電荷量も変化する。これにともない、第一のゲート絶縁
膜に接する半導体基板表面に誘起される伝導層の電荷密
度、およびソース電極とドレイン電極間のコンダクタン
スも変化する。したがって、第二のゲート電極に印加す
る電圧により、ソース電極とドレイン電極間に流れる電
流を制御することが可能になる。特に、本発明にかかる
強誘電体トランジスタでは、第二のゲート電極を２個以
上設けてあるので、多入力の情報の処理が可能となる。
また、第二のゲート絶縁膜には、分極−電界特性にヒス
テリシスを有する強誘電体を用いており、この強誘電体
絶縁膜の残留分極は電源を切っても保持されるので、メ
モリ機能を有することになる。なお、以降は、第一のゲ
ート電極をフローティング・ゲート電極、第二のゲート
電極を制御ゲート電極、第一の絶縁膜をフローティング
・ゲート絶縁膜、第二の絶縁膜を、制御ゲート絶縁膜と
称することにする。

【０００７】

【実施例】以下、図面を参照して本発明にかかる実施例
を説明する。図１に本発明にかかる強誘電体トランジス
タの断面図を示す。まず、単結晶シリコン基板１にＰ型
Ｓｉを用い、該基板上にフローティング・ゲート絶縁膜
４を設ける。フローティング・ゲート絶縁膜４は、例え
ば、シリコン基板の熱酸化により形成させたシリコン酸
化膜ＳｉＯ₂を用いれば良い。フローティング・ゲート
絶縁膜４の上には、フローティング・ゲート電極５を備
える。フローティング・ゲート電極５には、次に形成す
る制御ゲート絶縁膜６との反応を防ぐために、例えばス
パッタリング法により形成した白金Ｐｔを用いれば良
い。さらに、フローティング・ゲート電極５の上には、
制御ゲート絶縁膜６を設けるが、例えばＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃（ＰＺＴと称する）強誘電体薄膜をスパッタリ
ング法により形成すれば良い。制御ゲート絶縁膜６の上
に備えられた制御ゲート電極７−１、７−２、７−３
は、フローティング・ゲート電極５と同様、スパッタリ
ング法により形成した白金電極を用いれば良い。また、
局所酸化膜１０および層間絶縁膜１１素子は、電気的に
絶縁するためシリコン酸化膜にて構成されている。ま
た、ソース領域２およびドレイン領域３は、単結晶シリ
コン基板の表面にｎ型不純物を拡散させて形成され、形
成後それぞれソース電極８、ドレイン電極９が設けられ
ている。これらの電極は、例えばアルミニウムを用いて
製造される。

【０００８】なお、制御ゲート絶縁膜６に用いる材料と
してはＰＺＴのほか、ＢａＴｉＯ₃、ＰｂＴｉＯ₃、（Ｐ
ｂ，Ｌａ）（ＺｒＴｉ）Ｏ₃、Ｐｂ（Ｆｅ₁/₂Ｎｂ₁/₂）
Ｏ₃、Ｐｂ（Ｍｇ₁/₂Ｎｂ₁/₂）Ｏ₃、Ｐｂ（Ｚｎ₁/₂Ｎｂ₁
/₂）Ｏ₃、ＫＮｂＯ₃、ＬｉＮｂＯ₃、ＬｉＴａＯ₃、ＹＭ
ｎＯ₃、ＰｂＮｂ₂Ｏ₆、Ｂｉ₄ＴｉＯ₁₂、ＳｒＴｅＯ₃、
Ｐｂ₅Ｇｅ₃Ｏ₁₂等、キュリー温度が室温以上である強誘
電体の薄膜の適用が考えられる。本実施例における強誘
電体トランジスタの動作について、以下説明する。フロ
ーティング・ゲート電極５の面積をＳFG、フローティン
グ・ゲート絶縁膜４の比誘電率をεFG、フローティング
・ゲート絶縁膜の膜厚をｄFGIとすると、フローティン
グ・ゲート絶縁膜の容量ＣFGIは、次式１で与えられ
る。ＣFGI＝ε₀・εFG・ＳFG／ｄFGI （式１）（但し、ε₀は、真空の誘電率である）フローティング・ゲート電極５と単結晶シリコン基板１
との間の電圧をＶFGとすると、フローティング・ゲート
絶縁膜４に蓄えられる電荷ＱFGIは、次式２で与えられ
る。ＱFGI＝ＣFGI・ＶFG （式２）一方、ｎ個の制御ゲート電極を備える強誘電体トランジ
スタの、第ｉ番目の制御ゲート電極の面積をＳCGi、第
ｉ番目の制御ゲート絶縁膜の比誘電率をεCGIi、第ｉ番
目の制御ゲート絶縁膜の膜厚をｄCGIiとすると、第ｉ番
目の制御ゲート絶縁膜の容量ＣCGIiは、次式３で与えら
れる。ＣCGIi＝ε₀・εCGIi・ＳCGi／ｄCGIi （式３）第ｉ番目の制御ゲート電極と基板との間の電圧をＶCGi
とすると、第ｉ番目の制御ゲート絶縁膜に蓄積される電
荷ＱCGIiは、次式４で与えられる。ＱCGIi＝ＣCGIi・（ＶCGi−ＶFG）＋Ｑri （式４）（但し、Ｑriは、第ｉ番目の制御ゲート絶縁膜の残留電
荷である）残留電荷は、強誘電体に特有の性質であり、
ここで簡単に説明する。強誘電体における電荷−電圧
（Ｑ−Ｖ）特性は、図２に示すようにヒステリシスを有
する。まず、図中のの状態、すなわち、残留分極が、
「−Ｑｒ」である状態を考える。次に、分極反転電圧Ｖ
ｃ以上の電圧を印加すると、図で示すように、→→
→と状態が変化し、分極の方向が反転する。このあ
と印加電圧をとりさると、→→と状態が変化し、
残留分極が「Ｑｒ」である状態となる。この残留分極
「Ｑｒ」は、外部から分極反転電圧よりも大きな電圧が
印加されなければ、そのまま保持されることになる。な
お、強誘電体薄膜の容量は、図２に示すおよびを通
る直線の傾き、あるいは、およびを通る直線の傾き
となる。フローティング・ゲート電極５が他の電極と絶
縁されており、電荷の出入りが全く発生せず、始めから
蓄積電荷が存在しなければ、フローティング・ゲート中
の全電荷量は、ゼロであるので、フローティング・ゲー
ト絶縁膜４に蓄積される電荷ＱFGIは、各制御ゲート絶
縁膜に蓄積される電荷ＱCGIiの総和に等しく、次式５に
て与えられる。ＱFGI＝ΣＱCGIi （式５）（但し、Σは、ｉ＝１からｎまでの総和を表す）したがって、ＣFGI・ＶFG＝Σ（ＣCGIi・（ＶCGi−ＶF
G）＋Ｑri）より（但し、Σは、ｉ＝１からｎまでの総和を表す）次式６が導かれる。

【０００９】ＶFG＝Σ（ＣCGIi・ＶCGi＋Ｑri）／（ＣFGI＋ΣＣCGIi）（式６）（但し、Σは、ｉ＝１からｎまでの総和を表す）すなわち、各制御ゲート電極に印加する電圧ＶCGiに、
重みＣCGIiを付加して加えあわせたることにより、フロ
ーティング・ゲート電極５の電圧ＶFGを変化することが
可能となる。また、各制御ゲート絶縁膜の残留電荷Ｑri
によっても、フローティング・ゲート電極５の電圧ＶFG
を変化することが可能となる。フローティング・ゲート
電極５の電圧ＶFGと、ソース電極８とドレイン電極９の
間に流れる電流ＩDの関係は、一般の電界効果型トラン
ジスタと同様であり、ソース電極の接地を考えると、Ｖ
FG≦Ｖth（しきい値電圧）の範囲では半導体表面に伝導
層が形成されず、次式７のようになる。ＩD＝０（式７）ＶFG＞Ｖthの範囲では、ドレイン電圧ＶDの値が小さ
く、ＶD≦ＶFG−Ｖthの場合、ＩDは、次式８にて与えら
れる。ＩD＝（Ｗ／Ｌ）・μ・ＣFGI・（（ＶFG−Ｖth）・ＶD
−ＶD²／２）（式８）ドレイン電圧が高く、ＶD＞
ＶFG−Ｖthの場合には、ＩDは、次式９にて与えられ
る。ＩD＝（Ｗ／２Ｌ）・μ・ＣFGI・（ＶFG−Ｖth）² （式９）ここで、Ｗはチャネル幅、Ｌはチャネル長、μはキャリ
アの移動度、Ｖthは、しきい値電圧である。式６から式
９より、各制御ゲート電極に印加する電圧ＶCGiおよび
各制御ゲート絶縁膜の残留電荷Ｑriによって、ドレイン
電流ＩDを制御できることが分かる。また、強誘電体
の残留分極は、分極反転電圧（図２ではＶｃ）以上の電
圧を印加しない限り保持されるので、このトランジスタ
はメモリ機能を有することになる。次に、制御ゲート電
極に印加する入力電圧によって、フローティング・ゲー
ト電圧を有効に制御するトランジスタを構成するための
条件について説明する。フローティング・ゲート絶縁膜
の静電容量をＣFGI、第ｉ番目の制御ゲート絶縁膜の容
量をＣCGIiとする。第ｉ番目の制御ゲート絶縁膜に印加
する入力電圧の変化量をΔＶCGi、フローティング・ゲ
ート電極の電圧の変化量をΔＶFGとすると、次式１０な
る関係式が得られる。 ΔＶFG＝ΔＶCGi・ＣCGIi／（ＣFGI＋ΣＣCGIi）（式１０）（但し、Σは、ｉ＝１からｎまでの総和を表す）フローティング・ゲート絶縁膜の静電容量ＣFGIに対し
て、制御ゲート絶縁膜の容量ＣCGIiが小さすぎると、フ
ローティング・ゲート電極の電圧の変化量ΔＶFGが小さ
くなり、入力電圧を変化させてもフローティング・ゲー
ト電極の電圧が殆ど変化しないことになる。したがっ
て、フローティング・ゲート電極の電圧を有効に制御す
るためには制御ゲート絶縁膜の静電容量ＣCGIiは、大き
いほうが良い。しかしながら、ＣCGIiが大きすぎると、
制御ゲート絶縁膜にかかる電圧の変化が小さくなり、強
誘電体は、分極反転を起こせなくなる。したがって、Ｃ
FGIは、次式１１を満足することが望ましい。０．１・ＣCGIi≦ＣFGI≦１０・ＣCGIi （式１１）一般に、強誘電体は常誘電体と比較して比誘電率が大き
なため、制御ゲート絶縁膜の容量が大きくなりやすい。
図３に、制御ゲート絶縁膜の容量と、フローティング・
ゲート絶縁膜の容量を最適化するのに適した強誘電体ト
ランジスタの構成の平面図を示す。フローティング・ゲ
ート電極５をトランジスタの活性層上から引き出し、こ
の上に複数の制御ゲート電極７−１、７−２、７−３、
７−４を配置している。このように、フローティング・
ゲート電極５の引き出し配線の幅および制御ゲート電極
の幅を細くすることによって、制御ゲート絶縁膜の容量
を小さくすることが可能になる。例えば、フローティン
グ・ゲート絶縁膜に用いたＳｉＯ₂は、比誘電率が４、
膜厚は１００Å、制御ゲート絶縁膜に用いたＰＺＴの比
誘電率は１０００、膜厚は３０００Åである。例えば、
制御ゲート電極の面積を、フローティング・ゲート電極
の面積の１／１０とすることによって、ＣFGIとＣCGIi
をほぼ等しくすることができる。以上のように、複数設
けられている制御ゲート電極の各々の表面積を、フロー
ティング・ゲート電極の表面積よりも小さく構成し、外
部から制御ゲート電極の各々に印加される電圧変化が、
フローティング・ゲート電極の電圧変化を有効に誘起せ
しめる機能を有する強誘電体トランジスタを構成できる
ことになる。次に、本発明に用いる強誘電体薄膜の製造
についてのべる。もちろん、製造された強誘電体薄膜
は、本発明にかかる強誘電体トランジスタへの用途に限
られない。まず、マグネトロンスパッタリング法によ
り、ストロンチウム、鉛、チタンの酸化物で構成され、
化学式が（Ｓｒ1-xＰｂx）ＴｉＯ₃のペロブスカイト構
造を有する強誘電体薄膜の製造について述べる。ここ
で、ペロブスカイト構造とは、組成がＡＢＸ₃の化合物
がとる構造の一つであり、図４に示すように、Ａ原子が
単位格子の中心に、Ｂ原子が各格子点に、Ｘ原子が多角
形の各稜の中心に存在する構成となる。（Ｓｒ1-xＰｂ
x）ＴｉＯ₃薄膜の製造方法は、例えば基板温度を６００
℃とし、アルゴンと酸素を、例えば「９：１」の割合で
混合したガスを使用して、１Ｐａの圧力下でスパッタリ
ングを行なえば良い。ターゲットには一酸化鉛PbO、二
酸化チタンTiO₂、チタン酸ストロンチウムSrTiO₃の３つ
を用い、これらを同時にスパッタした。各ターゲットに
印加するパワーを変えて作製した（Ｓｒ1-xＰｂx）Ｔｉ
Ｏ₃薄膜の化学組成と強誘電体特性の関係の一例を図５
に示す。実線はキュリー温度Tc、破線は抗電界Ｅｃを表
す。ここで、キュリー温度Tcは、強誘電相転移が発生す
る温度であり、Tcより低温では強誘電体性を示すが、Tc
より高温では通常の常誘電性となり残留分極は消滅する
ことになる。また、抗電界Ｅｃは、分極反転を生ぜしめ
るのに必要な大きさを有する電界であり、具体的には図
２に示した分極反転電圧を、強誘電体膜厚で除した値で
ある。図５により、Ｐｂの割合が増加するとともに、
キュリー温度Tcおよび抗電界Ｅｃは増加することが分か
る。Tcが室温以下になると、通常使用する室内温度下に
て、常誘電性になってしまうため、化学式（Ｓｒ1-xＰ
ｂx）ＴｉＯ₃において、Ｘを０．３以上にしなければな
らない。さらに、各種ＩＣ回路等への適用を考慮した場
合、回路の発熱等により、強誘電体薄膜の温度は、１０
０℃以上になることもありえる。かかる環境下において
も、強誘電性を維持するためには、Ｘが０．５以上であ
ることが好ましい。また、Ｅｃの値に関して言えば、そ
の値が小さい方が、低い電圧にて分極反転を生ぜしめる
ことができ、低電圧駆動化にとっては有利となる。ま
た、強誘電体の膜厚が、０．５（μｍ）、印加電圧を５
（Ｖ）として、通常、完全に分極反転を生じさせるに
は、Ｅｃの２倍程度の電界を印加する必要があることを
考慮すると、Ｅｃは５０（ｋＶ／ｃｍ）以下でなければ
ならず、このとき、Ｘが０．８以下であることが好まし
い。なお、本強誘電体薄膜は、有機金属気相成長法（Ｍ
ＯＣＶＤ法）、ゾルゲル法等での製造も可能である。図
１を参照して説明した、強誘電体トランジスタの制御ゲ
ート絶縁膜に、上記の強誘電体薄膜を適用すれば、ＰＺ
Ｔに比べＥｃが小さいため動作電圧を低減することがで
きる。また、本強誘電体薄膜は、組成比Ｘを０．３以下
にすると常誘電性となるため、フローティング・ゲート
絶縁膜に適用することが可能となる。このように、組成
比Ｘを適当に変化させることによって、比誘電率がほぼ
等しい強誘電体および常誘電体薄膜を製造できるため、
容易に制御ゲート絶縁膜とフローティング・ゲート絶縁
膜の容量の最適化を行なった製造が可能となる。続け
て、強誘電体をゲート絶縁膜に用いた強誘電体トランジ
スタの他の実施例を図６を参照して説明する。本実施例
は、単結晶シリコン基板１上に、強誘電体薄膜であるゲ
ート絶縁膜１２を形成し、さらにその上にゲート電極１
３を配置したものである。強誘電体ゲート絶縁膜に接し
た、半導体基板上に伝導層が形成されると、ソース電極
８とドレイン電極９の間にキャリアが流れる。図６
（ｂ）に示すように、キャリアの流れる方向、すなわ
ち、ソース電極８とドレイン電極９とを結ぶ方向と平行
な方向に、２つのゲート電極１３−１、１３−２を配置
している。この２つのゲート電極のうち、少なくとも一
つのゲート電極、例えばゲート電極１３−１にしきい値
電圧以上の電圧を印加すれば、ゲート電極１３−１に対
向した半導体基板表面に、伝導層が形成され、ソース電
極８とドレイン電極９の間に電流が流れ、トランジスタ
がオン状態になる。このトランジスタを用いると、多数
の入力信号のうち、少なくとも１つが、”Ｈｉｇｈ”状
態なら出力信号も”Ｈｉｇｈ”状態になる、いわゆるＯ
Ｒ型論理回路を構成できる。このように、半導体活性層
上に強誘電体からなる絶縁膜を形成し、これにゲート電
極を設け、該ゲート電極を、半導体活性層のチャネル内
のキャリアの流れる方向と平行に、少なくとも２以上設
けた構成により、ＯＲ型論理回路を実現できる。また、
本強誘電体トランジスタは、半導体基板上に直接、強誘
電体からなる絶縁膜を介してゲート電極を設けているの
で、ゲート電極への入力電圧を取り除いても、強誘電体
の分極状態は保存されるため、メモリ機能も有してい
る。次に、ＡＮＤ型論理回路を実現する実施例について
図７を参照して説明する。本実施例も、単結晶シリコン
基板１上に、強誘電体薄膜であるゲート絶縁膜１２を形
成し、さらにその上にゲート電極１３を配置したもので
あるが、ゲート電極をチャネル内のキャリアの流れる方
向と垂直な方向に配置している。本実施例においては、
チャネル内のキャリアの流れる方向と垂直な方向に３つ
のゲート電極１３−１、１３−２、１３−３を設けてお
り、本構成の断面図および平面図を、それぞれ図７
（ａ）、図７（ｂ）に示す。このような構成にすること
により、全てのゲート電極に、しきい値電圧以上の入力
電圧を印加すれば、ソース領域２とドレイン領域６の間
が伝導層にて接続されるので電流が流れることになる。
このトランジスタを用いると、多数の入力信号の全て
が、”Ｈｉｇｈ”状態なら出力信号も”Ｈｉｇｈ”状態
になる、いわゆるＡＮＤ型論理回路を構成できる。こ
のように、半導体活性層上に強誘電体からなる絶縁膜を
形成し、これにゲート電極を設け、該ゲート電極を、半
導体活性層のチャネル内のキャリアの流れる方向と垂直
に、少なくとも２以上設けた構成により、ＡＮＤ型論理
回路を実現できる。なお、図７にて示す強誘電体トラン
ジスタにおいては、隣あうゲート電極の間隙部分に対向
する半導体基板表面に誘起される伝導層の電荷密度は、
ゲート電極に対向する半導体基板表面に誘起される伝導
層の電荷密度より小さなため、ソース電極とドレイン電
極の間に十分な電流を流すためには、隣あうゲート電極
の間隙をゲート絶縁膜の膜厚に比べて小さくすることが
好ましい。次に、本発明にかかる強誘電体トランジスタ
の半導体メモリチップへの応用例について、図８を参照
して説明する。本発明にかかる強誘電体トランジスタを
マトリクス状に配置し、半導体メモリチップを構成した
ものである。図中破線で囲んだ１つのセルについて、情
報の書き込み方法を表１を参照して説明する。

【００１０】

【表１】

【００１１】まず、状態１は、電極Ｘ１をフローティン
グ（電気的絶縁状態）にし、電極Ｘ２を高電圧（「Ｈｉ
ｇｈ」）にし、電極Ｘ３を高電圧（「Ｈｉｇｈ」）に
し、さらに電極Ｙ１低電圧（「Ｌｏｗ」）にする。この
時、１番目の制御ゲート絶縁膜ＣＧＩ１の分極状態は、
制御ゲート側がマイナス、フローティングゲート電極側
がプラスである。この分極方向Ｐ１を下向き（Ｄｏｗ
ｎ）とする。２番目の制御ゲート絶縁膜ＣＧＩ２の分極
方向Ｐ２は、同様に下向きとなる。

【００１２】ここで、１番目の制御ゲート絶縁膜ＣＧＩ
１の残留分極の大きさを、（２／３）・Ｑ₀、２番目の
制御ゲート絶縁膜ＣＧＩ２の残留分極の大きさを、（１
／３）・Ｑ₀とすると、制御ゲート電極に蓄積された全
電荷量（Ｑr１＋Ｑr２）は、Ｑ₀となる。表１にまとめ
たように、電極Ｘ１、Ｘ２、Ｘ３、Ｙ１に印加する電圧
を変化させることにより、制御ゲート電極に蓄積された
全電荷量（Ｑr１＋Ｑr２）は、４通りの値を有すること
になる。また、制御ゲート電極に蓄積された電荷は、各
電極の入力電圧をゼロにしても保存される。情報の読み
出しの際には、Ｘ２、Ｘ３電極を接地し、Ｘ１、Ｙ１間
に流れる電流を測定すれば良い。制御ゲート電極に蓄積
された全電荷量に対応して、半導体基板表面に形成され
る伝導層のキャリア密度が変化するので、Ｘ１、Ｙ１間
に流れる電流により、情報を読みだすことができる。制
御ゲート電極の数を増やせば、さらに多くの多値情報を
記憶することができる。このように、マトリクス状に強
誘電体トランジスタを配置すれば、この中からランダム
に、所望のトランジスタを選択し、データの読み出しお
よび書き込みを行なうことができる。また、一度書き込
まれた情報は、強誘電体の残留分極により保持されるの
で不揮発性のランダムアクセスメモリを実現できる。本
実施例のメモリチップを、例えば半導体メモリカードに
用いれば、従来のＳＲＡＭを用いたメモリカードのよう
に、電池を備えたバックアップが不要になる。さら
に、本発明にかかるメモリチップを内蔵したシステムＬ
ＳＩの一例を、図９に示す。本システムＬＳＩは、ドラ
イバ、レシーバ回路、論理回路、タイマ回路、および本
発明のメモリアレイを有して構成されている。本発明の
メモリアレイを内蔵すると、従来のＤＲＡＭのようなリ
フレシュが不要となり、低消費電力化が図れる。また、
例えば、コンピュータシステムの内部記憶装置として用
いることにより、不揮発性で、電気的バックアップが不
要な記憶装置を実現でき、コンピュータシステムの小型
化が図れることになる。次に、他の実施例について説明
する。本発明にかかる強誘電体トランジスタの他の構成
例として、次に記す構成も考えられる。すなわち、制御
ゲート電極を２つ設けて、その一方の制御ゲート電極に
は、制御ゲート絶縁膜として強誘電体を用い、他方の制
御ゲート電極には、制御ゲート絶縁膜として常誘電体を
用いた構成である。本構成例の断面図を図１０に示す。
多結晶シリコン基板１上に、フローティング・ゲート絶
縁膜４を介してフローティング・ゲート電極５を配置す
る。一方の制御ゲート電極である強誘電体制御ゲート電
極１６は、フローティング・ゲート電極５上に、強誘電
体制御ゲート絶縁膜１４を介して配置されており、ま
た、他方の制御ゲート電極である常誘電体制御ゲート電
極１７は、同様にフローティング・ゲート電極５上に、
常誘電体制御ゲート絶縁膜１５を介して配置されてい
る。さて、この強誘電体トランジスタは、人工知能を構
成する基本素子のモデルである、生物が持つニューロン
と類似の機能を有するように構成できるので、以下これ
について説明する。まず、図１１を参照してニューロン
の機能について簡単に説明する。ニューロンへは、複数
の信号が入力され、その各々を、ｘ１、ｘ２、…、ｘｎ
とする。それぞれの入力信号には、ｗ１、ｗ２、…、ｗ
ｎなる重み付けがされており、入力信号の重み付け加算
の結果が、あるしきい値ｈより大きくなり、次式１２を
満たすと、出力信号Ｚが出力される。 Σｗｉ・ｘｉ≧ｈ（式１２）（但し、Σは、ｉが１からｎまでの総和をとることを示
す）本発明にかかる強誘電体トランジスタを用いて、ニュー
ロンと類似の機能を有する回路を構成した実施例を図１
２に示す。以下、この回路の動作について説明するが、
説明を簡単にするため、入力信号はＶｘ１、Ｖｘ２の２
つとし、これらの入力信号は、Ｔｒ１、Ｔｒ２で示した
２つの強誘電体トランジスタにおける、常誘電体絶縁膜
を用いた制御ゲート電極へ入力するものとする。各入力
に対する重み付けは、強誘電体絶縁膜を用いた制御ゲー
ト電極への入力電圧Ｖｃ１、Ｖｃ２により、強誘電体の
分極方向を変化させることで制御する。

【００１３】図１０に示す強誘電体トランジスタの動作
は、式６においてＱriの一つをゼロにして考えれば良
い。例えば、強誘電体絶縁膜の分極方向が上向き、すな
わち、制御ゲート電極側が、プラスに分極している場合
は、ＶFG＜Ｖthとなり、式７よりドレイン電流は流れな
い。逆に、強誘電体絶縁膜の分極方向が下向き、すなわ
ち、制御ゲート電極側が、マイナスに分極している場合
は、ＶFG＞Ｖthとなる。式８より、Ｖthが、ゼロの場
合、ドレイン電圧ＶDが小さいときにはＶFGに比例した
ドレイン電流が流れる。さらに、式６において、強誘
電体絶縁膜の残留分極Ｑriが、ＣCGIi・ＶCGiに比べ十
分小さければ、制御ゲート電極への入力電圧、図１２に
示す強誘電体トランジスタではＶｘ１に比例したドレイ
ン電流が流れることになる。図１２に示すように強誘電
体トランジスタＴｒ１のドレイン電極に負荷抵抗Ｒ１を
接続すると、ドレイン電流ＩDに対応して変化するドレ
イン電圧が得られる。ただし、このドレイン電圧の増
減は、入力信号電圧Ｖｘ１の増減と符号が逆なので、普
通のＭＯＳ型トランジスタＴｒ３と負荷抵抗Ｒ３で構成
したインバータにより符号を反転させている。出力端子
Ｖｚからは、入力信号に重み付けされた、ニューロン素
子出力と類似の信号をとりだすことができる。このよう
に、本発明にかかる強誘電体トランジスタを用いると、
「１」、「０」の信号のみではなく、アナログ信号の加
算が可能となる。強誘電体制御ゲート絶縁膜の残留分極
量を適当に決定すれば、情報は記憶されるようになり、
一種の学習機能を有することになる。さらに、強誘電体
の分極の反転現象は、数ナノ秒の短時間で発生させるこ
とが可能なため高速動作が実現できる。このように、本
強誘電体トランジスタを用いると、ニューロン素子出力
と類似の信号をとりだすことができ、本強誘電体トラン
ジスタを用いた人工知能ＬＳＩ等への応用も可能とな
る。

【００１４】

【発明の効果】本発明によれば、読みだしの際に分極方
向を反転する必要がなく、情報の記憶が可能な不揮発性
メモリを実現できる。また、重み付け線形演算等の演算
処理が可能となる各種応用システムへの適用が容易な素
子を実現できる。

【図面の簡単な説明】

【図１】本発明の実施例の強誘電体トランジスタの断面
図である。

【図２】強誘電体の電荷−電圧特性である。

【図３】本発明の他の実施例の強誘電体トランジスタの
断面図および平面図である。

【図４】ペロブスカイト型の結晶構造の説明図である。

【図５】(Sr1-xPbx)TiO₃薄膜の化学組成と強誘電体特性
の関係の説明図である。

【図６】ＯＲ型強誘電体トランジスタの断面図および平
面図である。

【図７】ＡＮＤ型強誘電体トランジスタの断面図および
平面図である。

【図８】不揮発性ランダムアクセスメモリの構成図であ
る。

【図９】システムＬＳＩのブロック図である。

【図１０】本発明の他の実施例の強誘電体トランジスタ
の断面図である。

【図１１】ニューロンの動作の説明図である。

【図１２】強誘電体トランジスタによるニューロン回路
の説明図である。

【符号の説明】

１…単結晶シリコン基板、２…ソース領域、３…ドレイ
ン領域、４…フローティング・ゲ−ト絶縁膜、５…フロ
ーティング・ゲ−ト電極、６…制御ゲート絶縁膜、７…
制御ゲート電極、８…ソース電極、９…ドレイン電極、
１０…局所酸化膜、１１…層間絶縁膜、１２…強誘電体
ゲート絶縁膜、１３…ゲート電極、１４…強誘電体制御
ゲート絶縁膜、１５…常誘電体制御ゲート絶縁膜、１６
…強誘電体制御ゲート電極、１７…常誘電体制御ゲート
電極

フロントページの続き (56)参考文献特開昭57−120372（ＪＰ，Ａ) 特開平２−90571（ＪＰ，Ａ) 特開昭52−42381（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/10 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】半導体活性層上に第１の絶縁膜を形成し、
該第１の絶縁膜上に第１のゲート電極を設け、さらに該
第１のゲート電極上に第２の絶縁膜を形成し、該第２の
絶縁膜上に第２のゲート電極を複数個備えた電界効果型
トランジスタであって、前記第２の絶縁膜を分極−電界特性にヒステリシスを有
する強誘電体で構成したことを特徴とする強誘電体トラ
ンジスタ。
【請求項２】請求項１記載において、さらに、前記第２
のゲート電極の各々に印加した電圧の重み付け線形加算
値が、所定値以上のとき、前記半導体活性層中に、電界
効果型トランジスタが有するソース領域とドレイン領域
の間に電流を通電せしめるチャネルを形成させる機能を
有することを特徴とする強誘電体トランジスタ。
【請求項３】請求項２記載において、さらに、前記第２
のゲート電極の各々に印加した電圧が消滅しても、強誘
電体の残留電荷により通電状態を保持する機能を有する
ことを特徴とする強誘電体トランジスタ。
【請求項４】請求項１、２および３いずれか記載の強誘
電体トランジスタにおいて、少なくとも１以上備えた第２のゲート電極の各々の表面
積を、前記第１のゲート電極の表面積よりも小さく構成
したことを特徴とする強誘電体トランジスタ。
【請求項５】請求項１、２、３、および４いずれか記載
において、前記第２の絶縁膜を、主成分がストロンチウム、鉛、お
よびチタンの酸化物からなり、化学式が（Sr1-xPbx)TiO
₃ のペロブスカイト構造を有する強誘電体薄膜を用いた
ことを特徴とする強誘電体トランジスタ。
【請求項６】請求項３、４および５いずれか記載におい
て、前記強誘電体トランジスタを、記憶セルとして、ア
レイ状に半導体基板上に配置したことを特徴とする半導
体記憶デバイス。
【請求項７】請求項６記載の半導体記憶デバイスを、各
種データの記憶デバイスとして用いたことを特徴とする
半導体応用機器。
【請求項８】請求項２、３、４および５いずれか記載に
おいて、前記強誘電体トランジスタを内蔵し、前記強誘
電体トランジスタの重み付け線形加算機能を用いた人工
知能システム。