JP2001024074A

JP2001024074A - 強誘電体ゲートデバイスとその駆動方法

Info

Publication number: JP2001024074A
Application number: JP19854599A
Authority: JP
Inventors: Takashi Otsuka; 隆大塚; Kiyoyuki Morita; 清之森田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-07-13
Filing date: 1999-07-13
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】信頼性の高い多値メモリとして機能する強誘
電体ゲートデバイス及びその駆動方法を提供する。【解決手段】シリコン基板１の活性領域内の２つの不
純物拡散層３によって挟まれる領域（チャネル領域）の
上には、ＳｉＯ₂からなるゲート絶縁膜４と、Ｐｔから
なる中間電極５と、Ｂｉ₄Ｔｉ₃Ｏ₁₂からなる強誘電体
層６と、Ｐｔからなる第１のゲート電極７と、第２のゲ
ート電極８とが順に積層されている。各ゲート電極７，
８は個別の配線に接続され、各配線から個別の信号を受
けるように構成されており、第１のゲート電極７と中間
電極５と第１の強誘電体部６ａとにより第１のキャパシ
タが、第２のゲート電極８と中間電極５と第２の強誘電
体部６ｂとにより第２のキャパシタが構成されている。
そして、２つの強誘電体部６ａ，６ｂの残留分極の正負
を組み合わせて、３値メモリとして使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜を備え
た強誘電体デバイスに係り、特に多値メモリ機能を備え
たものの改良に関する。

【０００２】

【従来の技術】近年、電子機器の発展に伴い、半導体デ
バイスにおいて、大容量のデータを高速で扱う必要性が
増大しており、特に、高速，大容量のデータを扱うのに
適した不揮発性メモリの実現が期待されている。このよ
うな要望に沿う不揮発性メモリとして、例えば、フラッ
シュメモリや強誘電体メモリ（ＦＲＡＭ）（ＤＲＡＭの
容量絶縁膜に相当する部分を強誘電体膜によって置き換
えたもの）が既に市場に登場している。

【０００３】そして、さらに高速，大容量のデータを扱
う不揮発性メモリとして、ＭＯＳＦＥＴのゲート絶縁膜
の部分を強誘電体膜により構成した構造を有するＭＦ
（Ｉ）Ｓ−ＦＥＴ（Metal ferroelectrics (Insulator)
Semiconductor−ＦＥＴ）が提案されている。このＭＦ
（Ｉ）ＳＦＥＴは、半導体基板とゲート電極との間に強
誘電体膜の抗電界以上の電圧を印加させると残留分極が
生じることを利用したものである。すなわち、強誘電体
膜の残留分極の値の変化を利用して、ＦＥＴをノーマリ
ーオンあるいはノーマリーオフとして情報を記憶させる
ものである。ＭＦ（Ｉ）ＳＦＥＴは、上述の構造からわ
かるように、個々のメモリセルは小型化されるので大容
量に高集積化が可能で、かつ、単純なＦＥＴの構造であ
るから動作も高速の不揮発性メモリとして期待されてい
る。

【０００４】さらに、ＭＦ（Ｉ）ＳＦＥＴの駆動方法に
ついて、例えば多値のメモリとして用いることも工夫さ
れている。これは、強誘電体膜の残留分極量に応じて半
導体基板表面のコンダクタンスが変化することを利用す
るものである。つまり、強誘電体膜の残留分極量が異な
ると強誘電体ゲートデバイスの駆動電流量が異なるの
で、その電流量を情報として設定することにより、単に
“０”，“１”の情報ではなく３値以上の情報として利
用することが可能である。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の強誘電体ゲートデバイスの強誘電体膜における残留
分極状態に多値の情報を記憶させるについては、以下の
ような不具合がある。

【０００６】第１に、強誘電体膜の残留分極状態には、
強誘電体ゲートデバイスがノーマリーオンとして動作す
る状態があるので、その情報の消去のために強誘電体の
分極を反転させることが必要となってくる。しかし、分
極を反転させるためには、通常その分極を生ぜしめるた
めに印加した電界と逆向きで絶対値の等しい電界を印加
させる必要がある。したがって、多値の情報に対応した
多くの逆電界を印加するために、多種の電源回路を容易
しなければならないという不具合がある。

【０００７】第２に、強誘電体ゲートデバイスの電流量
は、強誘電体膜の残留分極量に密接に関係するが、残留
分極量の制御はゲート電極への印加電圧と時間といった
パラメータによってしか制御できない。ところが、残留
分極量は印加電圧に比例して変化するわけではないの
で、多値の情報に対応する電流量を得るための各残留分
極状態を実現するための制御は実際上容易ではない。

【０００８】第３に、強誘電体ゲートデバイスにおいて
は、強誘電体膜の結晶性がよくないことに起因して、強
誘電体の分極量が経時的に低減するリテンション現象
や、繰り返し分極状態を変更させたときに残留分極量が
小さくなる疲労現象などが現われるという問題がまだ根
本的には解決されていない。したがって、強誘電体膜の
分極量に応じた情報を利用することに十分な信頼性が期
待できないという不具合がある。

【０００９】本発明の目的は、強誘電体膜の分極保持特
性に悪影響を与えることなく、かつ、強誘電体膜の分極
保持特性による影響を受けることなく、多値の情報を記
憶可能な強誘電体デバイス及びその駆動方法を提供する
ことにある。

【００１０】

【課題を解決するための手段】本発明の第１の強誘電体
ゲートデバイスは、半導体基板と、上記半導体基板の上
に並列に設けられた複数のゲート電極と、上記半導体基
板と上記複数のゲート電極との間に介設された同数の強
誘電体部と、上記半導体基板内において上記複数のゲー
ト電極を挟んで形成されたソース・ドレイン領域とを備
えた電界効果トランジスタとして機能するとともに、上
記各強誘電体部の残留分極の向きの相違を組み合わせ
て、３値以上のデータを保持するように構成されてい
る。

【００１１】これにより、強誘電体部の残留分極の分極
量の相違を定量的に利用するのではなく、分極の向きの
相違（正負）だけをデータの保持に利用するので、各強
誘電体部に対するデータの書き込み，消去，読み出しを
高い信頼性で行なうことができる。一方、強誘電体ゲー
トデバイス全体のデータとしては、各強誘電体部におけ
る残留分極の正負を組み合わせることで、２値だけでな
く３値以上の多値のデータを利用することが可能にな
る。よって、高い信頼性を有する多値メモリの実現を図
ることができる。

【００１２】上記第１の強誘電体ゲートデバイスにおい
て、上記半導体基板の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられた中間電極とをさらに
備え、上記複数のゲート電極及び上記複数の強誘電体部
を上記中間電極の上に設けることにより、強誘電体ゲー
トデバイスの構造が簡素化される。

【００１３】上記第１の強誘電体ゲートデバイスにおい
て、上記複数の強誘電体部を、上記中間電極の上に設け
られた単一の強誘電体層の各一部とすることもできる。

【００１４】本発明の第１の強誘電体ゲートデバイスの
駆動方法は、半導体基板と、半導体基板の上に並列に設
けられた複数のゲート電極と、半導体基板と上記複数の
ゲート電極との間に介設された同数の強誘電体部と、上
記半導体基板内において上記複数のゲート電極を挟んで
形成されたソース・ドレイン領域とを備え、電界効果ト
ランジスタとして機能する強誘電体ゲートデバイスの駆
動方法であって、上記各強誘電体部の残留分極の向きの
相違を組み合わせて、３値以上のデータを保持するとと
もに、上記強誘電体部の分極状態に応じて異なる上記半
導体基板の電流量から上記データを読み出す方法であ
る。

【００１５】この方法により、第１の強誘電体ゲートデ
バイスの特徴を利用して、データのデータを保持するこ
とができるとともに、残留分極状態によって変化するし
きい値電圧が変化するという電界効果トランジスタの基
本特性を利用して、データの値に応じた段階的な電流量
の制御が可能になる。

【００１６】上記第１の強誘電体ゲートデバイスの駆動
方法において、上記半導体基板の上に並列に設けられた
ゲート絶縁膜と、上記ゲート絶縁膜の上に設けられた中
間電極とをさらに備え、上記複数のゲート電極及び上記
複数の強誘電体部は上記中間電極の上に各２つずつ設け
られている場合には、上記半導体基板と各ゲート電極と
の間に互いに逆向きの電圧を印加することにより、上記
２つの強誘電体部の残留分極を互いに逆向きにしてこれ
を分極の０状態とし、これにより初期状態を設定するこ
とにより、容易に初期状態を作り出すことができる。

【００１７】本発明の第２の強誘電体ゲートデバイス
は、共通の半導体基板の上に、ゲート絶縁膜，中間電
極，強誘電体層及びゲート電極を順に積層してなる電界
効果トランジスタの複数個を備え、上記複数の電界効果
トランジスタのうちの一部は、フラッシュメモリ又はＥ
ＥＰＲＯＭとして機能する一方、上記複数の電界効果ト
ランジスタのうちの他の一部は、ＭＦＭＩＳＦＥＴとし
て機能する。

【００１８】これにより、強誘電体部の残留分極により
情報（データ）の保持するメモリセルと、中間電極への
電荷の注入による情報の保持を行なうメモリセルとを共
通のチップ内に混載することができる。

【００１９】上記第２の強誘電体ゲートデバイスにおい
て、上記ＭＦＭＩＳＦＥＴとして機能する電界効果トラ
ンジスタに、上記中間電極の上に並列に複数のゲート電
極と同数の強誘電体層とを設け、上記各強誘電体部の残
留分極の向きの相違を組み合わて、３値以上のデータを
保持するように構成することができる。

【００２０】本発明の第２の強誘電体デバイスの駆動方
法は、半導体基板の上に、ゲート絶縁膜，中間電極，強
誘電体層及びゲート電極を順に積層してなる電界効果ト
ランジスタとして機能する強誘電体ゲートデバイスの駆
動方法であって、上記強誘電体部に残留分極を生ぜし
め，かつ，上記中間電極内に電荷が注入されない範囲の
電圧を上記ゲート電極に印加してデータの書き込み，消
去を行なう第１の方式と、上記中間電極と半導体基板と
の間で電荷を授受するように上記半導体基板−ゲート電
極間に電圧を印加してデータの書き込み，消去を行なう
第２の方式とを選択して、強誘電体ゲートデバイスを使
用する方法である。

【００２１】これにより、強誘電体デバイスを駆動する
ために使用可能な電源電圧の種類に応じた多種多様な利
用方法を選択することができる。

【００２２】上記第２の強誘電体ゲートデバイスの駆動
方法において、上記半導体基板の上に設けられたゲート
絶縁膜と、上記ゲート絶縁膜の上に設けられた中間電極
とをさらに備え、上記複数のゲート電極及び上記複数の
強誘電体部が上記中間電極の上に各２つずつ設けてられ
ている場合には、上記ゲート電極に互いに逆向きの電圧
を印加することにより、上記２つの強誘電体部の残留分
極を互いに逆向きにしてこれを分極の０状態とし、これ
により初期状態を設定することができる。

【００２３】

【発明の実施の形態】以下、本発明の各実施形態におけ
る強誘電体ゲートデバイスについて、図面を参照しなが
ら説明する。

【００２４】（第１の実施形態）図１は、本発明の第１
の実施形態における強誘電体ゲートデバイスであるＭＦ
ＭＩＳＦＥＴの構造を示す断面図である。

【００２５】図１に示すように、半導体基板であるシリ
コン基板１において、素子分離として機能するＬＯＣＯ
Ｓ膜２が形成されており、ＬＯＣＯＳ膜２によって囲ま
れる活性領域には、ソース・ドレイン領域となる２つの
不純物拡散層３が形成されている。そして、シリコン基
板１の２つの不純物拡散層３によって挟まれる領域（チ
ャネル領域）の上には、ＳｉＯ₂からなるゲート絶縁膜
４と、Ｐｔからなる中間電極５（ＣＧ）と、ｃ軸が基板
面に垂直方向に一致するように配向されたＢｉ ₄Ｔｉ₃
Ｏ₁₂からなる強誘電体層６と、Ｐｔからなる第１のゲー
ト電極７（ＴＧ１），第２のゲート電極８（ＴＧ２）と
が順に積層されている。

【００２６】ここで、強誘電体層６を構成するＢｉ₄Ｔ
ｉ₃Ｏ₁₂は、層状ペロブスカイト型化合物と呼ばれるも
ので、下記一般式（１）（Ｂｉ₂Ｏ₂）（Ａ_m-1Ｂ_mＯ_3m+1）（１）によって表されるものの１種である。ただし、ｍはペロ
ブスカイト中におけるＢＯ₆構造の積層数（Ｂ原子の積
層数）である。

【００２７】Ｂｉ₄Ｔｉ₃Ｏ₁₂のように、ｍ＝３の層状
ペロブスカイト型化合物は、結晶のａ−ｂ面内からｃ軸
方向に傾いた方向に双極子モーメントを有するよう分極
し、ｃ軸方向にも強誘電性を発現する。そのため、分極
量は、ａ−ｂ面内とｃ軸方向とで大きな異方性を有して
いる。たとえば、Ｂｉ₄Ｔｉ₃Ｏ₁₂は、ｃ軸方向では分
極量が約５μＣ／ｃｍ²で抗電界は約５ｋＶ／ｃｍ程度
であるが、ａ−ｂ方向では、分極量が約３０μＣ／ｃｍ
²で抗電界が約５０ｋＶ／ｃｍと大きな異方性を有して
いる。ただし、ＭＦＭＩＳＦＥＴとして機能するために
は大きな分極量は必要でなく、１〜５μＣ／ｃｍ²の分
極量があれば、不揮発性メモリとして十分使用すること
ができる。

【００２８】以上のように、本実施形態の強誘電体ゲー
トデバイスは、ＭＦＭＩＳＦＥＴとして機能するが、そ
の特徴は、強誘電体層６の上に２つに分離した第１，第
２のゲート電極７，８を備えている点である。そして、
各ゲート電極７，８は個別の配線に接続され、各配線か
ら個別の信号を受けるように構成されており、第１のゲ
ート電極７と中間電極５とこれらによって挟まれる強誘
電体層６の第１の強誘電体部６ａとにより第１のキャパ
シタが構成され、第２のゲート電極８と中間電極５とこ
れらによって挟まれる強誘電体層６の第２の強誘電体部
６ｂとによって第２のキャパシタが構成されている。つ
まり、並列キャパシタが設けられている。

【００２９】図１に示す強誘電体ゲートデバイスの構造
は、以下の製造工程によって形成される。

【００３０】まず、シリコン基板１上に素子分離となる
ＬＯＣＯＳ膜２を形成し、ＬＯＣＯＳ膜２によって囲ま
れる活性領域の上に、ゲート絶縁膜４となるＳｉＯ₂膜
を形成する。このとき、一般的なＣＭＯＳプロセスにお
ける熱酸化工程を同様の処理を行なって、厚みが約９ｎ
ｍのＳｉＯ₂膜を形成する。

【００３１】次に、ＳｉＯ₂膜の上に、中間電極５とな
る第１のＰｔ膜を、スパッタリング法により形成する。
その際、基板温度を約４００℃とし、スパッタパワーを
１ｋｗとし、スパッタガスとしてＡｒガスを用い、スパ
ッタ圧力を８ｍＴｏｒｒとして、ＤＣスパッタリング法
を用いる。このとき得られた第１のＰｔ膜の主面は（１
１１）面であった。

【００３２】次に、第１のＰｔ膜の上に、強誘電体層６
となるＢｉ₄Ｔｉ₃Ｏ₁₂膜をＣＶＤ法により形成する。
その際、オルトトリルビスマスＢｉ（ｏ−Ｃ
₇Ｈ₇）₃、Ｔｉ（ｏ−ｉＰｒ）₂（ＤＰＭ）₂を原料
とし、これらの原料をＴＨＦ溶媒に溶かした液体原料を
用いた。これらの原料は、所定の混合比率で液体状態で
混合され、２００℃に加熱された気化器でガス化され、
反応室内の基板上に供給される。基板温度を５５０℃と
し、成膜圧力を５Torrとし、酸化性ガスＯ₂を反応室内
に導入した。そして、得られたＢｉ₄Ｔｉ₃Ｏ₁₂膜はｃ
軸配向した膜であった。

【００３３】次に、Ｂｉ₄Ｔｉ₃Ｏ₁₂膜の上に、上記第
１のＰｔ膜と同様の成膜条件で第１，第２のゲート電極
７，８となる第２のＰｔ膜をスパッタ法により形成す
る。さらに、第２のＰｔ膜の上に形成したＳｉＯ₂膜を
ハードマスクとするエッチングを行なって、第２のＰｔ
膜をパターニングし、互いに電気的に分離された第１の
ゲート電極７と第２のゲート電極８とを形成する。

【００３４】さらに、第１，第２のゲート電極７，８な
どをマスクとして、シリコン基板１内にキャリア用不純
物（ｎチャネル型ＦＥＴの場合にはＡｓ（砒素）又はＰ
（リン），ｐチャネル型ＦＥＴの場合にはＢ（ボロン）
又はＢＦ₂（フッ化ボロン））のイオン注入を行ない、
ソース・ドレイン領域となる不純物拡散層３を、各ゲー
ト電極７，８などに対して自己整合的に形成する。

【００３５】その後、基板上に、層間絶縁膜と、配線層
と、配線層−不純物拡散層（又はゲート電極）間を接続
するためのコンタクトなどとを形成するが、これらの工
程は、半導体記憶装置を形成する際の常套手段であるの
で、図面及び詳細な説明は省略する。

【００３６】なお、本実施形態においては、中間電極５
を有するデバイスについて開示しているが、中間電極を
有しない場合においても、各ゲート電極７，８とシリコ
ン基板１との電位差を設けることにより、同様の機能は
実現できる。

【００３７】次に、本実施形態における強誘電体ゲート
デバイスの駆動方法について説明する。

【００３８】図２は、並列キャパシタの１つの分極ヒス
テリシスカーブの印加電圧依存性を示す特性図である。
同図において、曲線Ｃrv１は印加電圧を±１Ｖの間で変
化させたときの分極ヒステリシスカーブを、曲線Ｃrv10
は印加電圧を±１０Ｖの間で変化させたときの分極ヒス
テリシスカーブを、曲線Ｃrv15は印加電圧を±１５Ｖの
間で変化させたときの分極ヒステリシスカーブをそれぞ
れ示す。

【００３９】ここで、強誘電体とは、ある抗電界（Ｅ
ｃ）以上の電界が印加されると、分極が反転あるいは生
じ、その分極量がある一定の電界で飽和した後、印加電
界を除去した後も、残留分極（Ｐｒ）が存在するという
特性を有するものをいう。

【００４０】ＭＦＭＩＳＦＥＴは、この強誘電体層６の
残留分極状態を情報の記憶に利用するものである。ま
ず、図１に示す各ゲート電極７，８が一体化されている
一般的なＭＦＭＩＳＦＥＴの場合について、ＭＦＭＩＳ
ＦＥＴの基本的な動作を説明する。

【００４１】シリコン基板１を接地し、ゲート電極７，
８に正の電圧を印加すると、強誘電体層６には上方から
下方に向かう電界（この電界を「正」の電界とする）が
作用する。一方、シリコン基板１に正の電圧を印加し、
ゲート電極７，８を接地すると、強誘電体層６には下方
から上方に向かう電界（この電界を「負」の電界とす
る）が作用する。そして、強誘電体層６に正の電界が作
用していたときには電界除去後も正の残留分極Ｐｒ⁺が
残る一方、強誘電体層６に負の電界が作用していたとき
には電界除去後も負の残留分極Ｐｒ^-が残ることにな
る。

【００４２】そして、各ゲート電極７，８とシリコン基
板１との間に例えば正のある電圧を印加すると、強誘電
体層６の残留分極状態によって中間電極５に誘起される
電荷量が変化する。そして、薄いゲート絶縁膜４を挟ん
で中間電極５に対向するシリコン基板１（チャネル領
域）の表面のコンダクタンスは、中間電極５に誘起され
ている電荷に応じて変化する。したがって、シリコン基
板１のソース・ドレイン領域となる２つの不純物拡散層
３間に電圧を印加すると、強誘電体層６の残留分極量に
応じてソース・ドレイン間の電流が変化するので、この
電流量を検知することで、強誘電体層６に記憶されてい
る分極状態としての情報を読みとることができる。した
がって、原理的には、強誘電体層５の残留分極量を多値
に変化させておくことにより、ＭＦＭＩＳＦＥＴを多値
メモリデバイスとして機能させることができるはずであ
る。

【００４３】ところが、図２の各分極ヒステリシス曲線
Ｃrv１，Ｃrv10，Ｃrv15を比較すると、各曲線Ｃrv１，
Ｃrv10，Ｃrv15上の残留分極量Ｐｒ⁺，Ｐｒ^-は、印加
電圧１，１０，１５（Ｖ）に対して直線的に変化するわ
けではない。したがって、強誘電体層６の残留分極状態
を何段階かに設定しておいて、各段階に応じたＭＦＭＩ
ＳＦＥＴの電流量の変化を明確に識別できるように、分
極状態設定のための印加電圧を制御するのは実際には困
難である。

【００４４】そこで、本実施形態における強誘電体ゲー
トデバイス（ＭＦＭＩＳＦＥＴ）では、第１のゲート電
極７と第２のゲート電極８とを切り離し、中間電極５と
各ゲート電極７，８と強誘電体層６の各強誘電体部６
ａ，６ｂとによって、並列キャパシタを構成している。
つまり、強誘電体層６のうち，第１のゲート電極７と中
間電極５とによって挟まれる第１の強誘電体部６ａと、
第２のゲート電極８と中間電極５とによって挟まれる第
２の強誘電体部６ｂとは、互いに独立した分極状態にな
る。この場合、並列キャパシタの各強誘電体部６ａ，６
ｂの分極状態を制御するための印加電圧を同一とし（例
えば±１０Ｖ）、並列キャパシタの各強誘電体部６ａ，
６ｂにおいては分極の向きの正負という２値のデータを
記憶させながら、並列キャパシタの各強誘電体部６ａ，
６ｂのデータを組み合わせることにより、並列キャパシ
タ全体としては３値以上の多値の情報を記憶させること
が可能になる。以下、強誘電体層６の各強誘電体部６
ａ，６ｂにおける残留分極の組み合わせの利用方法の一
例について説明する。

【００４５】図３は、本実施形態におけるＭＦＭＩＳＦ
ＥＴを３値メモリとして機能させるための第１のゲート
電極７（ＣＧ１），第２のゲート電極８（ＣＧ２）及び
シリコン基板１（ＳＵＢ）への設定電圧と、強誘電体層
６全体の平均的な分極量と、保持しているデータの論理
値とを表にして示す図である。図３において、電圧Ｖ
_TG1，Ｖ_TG2，Ｖ_CGにおける“１”は正の電圧値を示
し、“０”は接地電圧を示し、“−１”は府の電圧地を
示し、“Ｆ”はフローティングを意味する。また、図２
に示す正の残留分極量Ｐｒ⁺を“１”とし、負の残留分
極量Ｐｒ^-を“−１”としている。

【００４６】本実施形態における強誘電体ゲートデバイ
ス（ＭＦＭＩＳＦＥＴ）は、以下に説明するように、強
誘電体層６のうちの第１の強誘電体部６ａと第２の強誘
電体部６ｂと分けて、印加電圧を個別に制御することに
より、多値メモリを実現している。なお、中間電極５
（ＣＧ）は、配線層に接続されず、フローティングの状
態となっている。

【００４７】まず、シリコン基板１（ＳＵＢ）を接地
し、中間電極５（ＣＧ）をフローティングにした状態
で、第１のゲート電極７（ＴＧ１）及び第２のゲート電
極８（ＴＧ２）に正の電圧“１”を印加することによ
り、強誘電体層６の各強誘電体部６ａ，６ｂにおける残
留分極量Ｐｒを“１”とする。ただし、各ゲート電極
７，８の一方に電圧を印加する際には他のゲート電極を
フローティングにしてもよい。このときの論理値を
“Ｈ”とする。

【００４８】また、強誘電体層６のうち第１の強誘電体
部６ａと第２の強誘電体部６ｂとで分極状態を正負逆に
する場合には、シリコン基板１（ＳＵＢ）を接地し、中
間電極５（ＣＧ）をフローティングにした状態で、一方
のゲート電極７（又は８）に正の電圧を印加して他のゲ
ート電極８（又は７）には負の電圧を印加する。この方
法には２通りがあり、いずれを採用してもかまわない。
この電圧設定により、強誘電体層６全体の平均的な分極
量は“０”になる。これにより、初期状態を設定し、こ
のときの論理値を“Ｍ”とする。

【００４９】ただし、シリコン基板１（ＳＵＢ）を接地
し、中間電極５（ＣＧ）をフローティングにした状態
で、一方のゲート電極７に正の電圧を印加して他のゲー
ト電極８をフローティングにすることで第１の強誘電体
部６ａに正の残留分極を残す。そして、シリコン基板１
（ＳＵＢ）に正の電圧を印加して、中間電極５（ＣＧ）
をフローティングにした状態で、他のゲート電極８を接
地して他のゲート電極８をフローティングにすることで
第２の強誘電体部６ｂに負の残留分極を残す。これによ
っても、強誘電体層６全体の平均的な分極量は“０”に
なる。この方法には２通りがあり、いずれを採用しても
かまわない。

【００５０】また、第１のゲート電極７（ＴＧ１）及び
第２のゲート電極（ＴＧ２）を接地した状態で中間電極
５（ＣＧ）をフローティングにして、シリコン基板１
（ＳＵＢ）に正の電圧“１”を印加することにより、強
誘電体層６の各強誘電体部６ａ，６ｂにおける残留分極
量Ｐｒを“−１”とする。ただし、各ゲート電極７，８
の一方に電圧を印加する際には他のゲート電極をフロー
ティングにしてもよい。このときの論理値を“Ｌ”とす
る。

【００５１】そして、図３に示すように、強誘電体層６
全体の分極量Ｐｒとして１，０，−１の３値をとること
ができる。そして、この３値の情報を読み出す際には、
２つのゲート電極７，８にあるいはいずれか一方のみに
所定の電圧を印加すると、中間電極５内には、強誘電体
層６の各強誘電体部６ａ，６ｂの分極状態に応じた電荷
が誘起される。そして、２つの不純物拡散層３の間に電
圧を印加することにより、中間電極５内に誘起された電
荷に応じた電流が流れるので、電流量の相違に応じて記
憶されている３値のデータを読み出すことができる。

【００５２】また、強誘電体層６の各強誘電体部６ａ，
６ｂの分極状態を反転させる（書き換え）際には、他方
と中間電極との間に、現在の残留分極とは逆極性の残留
分極を生ぜしめるような電圧つまり逆電界を与える電圧
を印加すればよい。

【００５３】本実施形態の強誘電体ゲートデバイス（Ｍ
ＦＭＩＳＦＥＴ）によると、強誘電体層６のうち，第１
のゲート電極７と中間電極５とに挟まれる第１の強誘電
体部６ａと、第２のゲート電極８と中間電極５とに挟ま
れる第２の強誘電体部６ｂの残留分極状態を多値ではな
く２値に設定しながら、強誘電体層６全体の残留分極量
を多値に設定することができる。

【００５４】本実施形態においては、並列キャパシタの
個数を２個としたが、並列キャパシタの個数に制限があ
るわけではない。例えば、中間電極５を共通にして、ゲ
ート電極７，８の個数を単に増やすだけで、強誘電体層
６全体に記憶可能な情報の数を増やすことができる。そ
の場合、単一のゲート電極と中間電極との間に挟まれる
強誘電体層の分極状態を複数段階に変化させるのとは異
なり、高い信頼性を発揮することができる。例えば、一
般に、強誘電体層の残留分極値を“０”に設定すること
は現実には困難であるが、本実施形態の設定方法を採る
と、実際に分極状態が設定される部分の分極は“１”か
“−１”かでありながら、強誘電体層６全体としては見
かけ上“０”の分極量（初期状態）をとることができ
る。

【００５５】本実施形態のＭＦＭＩＳＦＥＴとして機能
する強誘電体ゲートデバイスによると、強誘電体層６の
うち，第１のゲート電極７と中間電極５とに挟まれる第
１の強誘電体部６ａと、第２のゲート電極８と中間電極
５とに挟まれる第２の強誘電体部６ｂとの残留分極状態
を多値ではなく２値に設定しながら、強誘電体層６全体
の残留分極量を多値に設定することができる。したがっ
て、例えば残留分極値が正の２値を有する場合のごと
く、多値の残留分極量を設定するための多数の電源回路
を設けたり、残留分極量を設定するための電圧の制御の
困難さを招くこともなく、かつ、強誘電体膜のリテンシ
ョンや疲労による悪影響を受けることも比較的少ない。
よって、信頼性の高い多値メモリとして機能する強誘電
体ゲートデバイスを得ることができる。

【００５６】なお、上記第１の実施形態における強誘電
体層６は、必ずしも一体的に形成されている必要はな
く、第１の強誘電体部６ａと第２の強誘電体部６ｂとが
互いに切り離されていてもよい。その場合、図１におけ
る強誘電体層６のうちいずれのゲート電極の直下にも位
置していない中間の部分（第１の強誘電体部６ａにも第
２の強誘電体部６ｂにも属さない部分）の分極が、第１
のゲート電極７に印加された電圧による電界と、第２の
ゲート電極に印加された電圧による電界との両方の影響
を受けるのを回避することができる。

【００５７】また、上記第１の実施形態においては、２
つのゲート電極７，８の下方に１つの中間電極５を設け
た強誘電体ゲートデバイスに本発明を適用した例につい
て説明したが、本発明はかかる実施形態に限定されるも
のではない。例えば、中間電極やゲート絶縁膜が各ゲー
ト電極ごとに切り離された構造を有するＭＦＭＩＳＦＥ
Ｔを複数個組み合わせて、各ＭＦＭＩＳＦＥＴの電流量
の平均値から３値のデータを読み出すようにしてもよ
い。また、その場合、中間電極は必ずしもなくてもよ
い。つまり、本発明は互いに切り離された複数のＭＦ
（Ｉ）ＳＦＥＴを１つのメモリセルとして用いる場合に
ついても適用することができる。

【００５８】（第２の実施形態）次に、本発明の第２の
実施形態における強誘電体ゲートデバイス中の１つの電
界効果トランジスタの構造を示す断面図である。

【００５９】図４に示すように、半導体基板であるシリ
コン基板１１において、素子分離として機能するＬＯＣ
ＯＳ膜１２が形成されており、ＬＯＣＯＳ膜１２によっ
て囲まれる活性領域には、ソース・ドレイン領域となる
２つの不純物拡散層１３が形成されている。そして、シ
リコン基板１の２つの不純物拡散層１３によって挟まれ
る領域（チャネル領域）の上には、厚みが約９ｎｍのＳ
ｉＯ₂からなるゲート絶縁膜１４と、Ｐｔからなる中間
電極１５と、厚みが約２００ｎｍのＹ１（ＳｒＢｉ₂Ｔ
ａ₂Ｏ₉）からなる強誘電体層１６と、Ｐｔからなるゲ
ート電極１７とが順に積層されている。

【００６０】ここで、Ｙ１（ＳｒＢｉ₂Ｔａ₂Ｏ₉）
も、上記式（１）で表される層状ペロブスカイト型化合
物の１種であり、式（１）におけるｍ＝２の物質であ
る。したがって、ｃ軸方向においては強誘電体としての
特性を示さないが、本実施形態においては強誘電体層１
６を構成するＹ１（ＳｒＢｉ₂Ｔａ₂Ｏ₉）を、できる
だけそのａ軸が基板面に垂直になるように配向させてい
る。その結果、強誘電体層１６の分極ヒステリシス特性
は、図２に示す特性とほぼ同様の傾向を示している。

【００６１】ここで、本実施形態の強誘電体ゲートデバ
イスにおいては、以下の原理に基づいて、ゲート絶縁膜
１４及び強誘電体層１６の各々の厚み，誘電率などの関
係を利用している。

【００６２】ゲート絶縁膜１４と強誘電体層１６とは、
シリコン基板１とゲート電極１７との間において、２つ
のキャパシタを直列に接続したものに相当するので、シ
リコン基板１とゲート電極１７との間に所定の電圧を印
加すると、ゲート絶縁膜１４と強誘電体層１６との誘電
率および厚みに応じて、それぞれにかかる電圧は分配さ
れる。

【００６３】すなわち、強誘電体層１６全体の実効誘電
率をεf とし、ゲート絶縁膜１４の実効誘電率をεi と
し、シリコン基板１を接地した状態でゲート電極１７に
印加する電圧をＶとする。このとき、ゲート絶縁膜１４
に分配される電圧をＶi とし、ゲート絶縁膜１４の容量
をＣi とし、強誘電体層１６に分配される電圧をＶfと
し、強誘電体層１６の容量をＣf とすると、以下の関係
式（２），（３）Ｃi Ｖi ＝Ｃf Ｖf （２）Ｃi ＋Ｖf ＝Ｖ（３）が成り立つ。また、ゲート絶縁膜１４及び強誘電体層１
６の厚みをそれぞれｄi，Ｄf とし、ゲート絶縁膜１４
及び強誘電体層１６のキャパシタ面積をそれぞれＳi ，
Ｓf とすると、下記式（４），（５）Ｃi ＝ε0 ・εi ・Ｓi ／ｄi （４）Ｃf ＝ε0 ・εf ・Ｓf ／ｄf （５）が成り立つ（ε0 は真空の比誘電率）。ここでは、理解
を容易にするためにＳi＝Ｓf とする。

【００６４】以上の式から、強誘電体層１６，ゲート絶
縁膜１４に分配される電圧の比Ｖf／Ｖi ＝Ｃi ／Ｃf
となり、強誘電体層１６に分配される電圧は、ゲート絶
縁膜１４のキャパシタ容量Ｃi が大きいほど（つまり誘
電率εi が大きいほど）、強誘電体層１６のキャパシタ
容量Ｃf が小さいほど（つまり誘電率εf が小さいほ
ど）大きい。

【００６５】ここで、強誘電体層１６における実効誘電
率は、図２における分極ヒステリシス曲線の微分係数に
相当するため、強誘電体層１６に印加する電界を増大さ
せていくと、抗電界Ｅｃ付近から急激に強誘電体層１６
の実効誘電率εf が増大する。その結果、本実施形態の
強誘電体ゲートデバイスの場合には、ゲート電極１７へ
の印加電圧を増大させても、強誘電体層１６への印加電
圧はほとんど増大せず、ゲート絶縁膜１４（ＳｉＯ
₂膜）に印加される電圧が増大する。

【００６６】したがって、シリコン基板１１とゲート電
極１７との間の電圧を高くしていくと、ある電圧以上で
はゲート絶縁膜１４にトンネル電流が流れ、中間電極１
５に電荷が注入されることになる。

【００６７】図６〜図８は、以上の現象を確認するため
に行なったゲート電極１７−シリコン基板１１間の容量
Ｃと電圧Ｖとの関係、つまりＣ−Ｖ特性を示す図であ
る。図６は、掃引電圧が１．５Ｖの場合のＣ−Ｖ特性図
であり、図７は掃引電圧が７Ｖの場合のＣ−Ｖ特性図で
あり、図８は掃引電圧が９Ｖの場合のＣ−Ｖ特性図であ
る。図６〜図８において、横軸はシリコン基板１１を接
地した状態でゲート電極１７に印加する電圧（Ｖ）を表
し、縦軸はゲート電極１７−シリコン基板１１間のキャ
パシタンス、つまり、ゲート絶縁膜１４と強誘電体層１
６との直列キャパシタの合計容量を表している。

【００６８】本実施形態の強誘電体ゲートデバイスのＣ
−Ｖ特性を評価すると、強誘電体層１６の分極特性に起
因するＣ−Ｖ特性のヒステリシスが生じるが、強誘電体
層１６の残留分極によるＣ−Ｖヒステリシスと、中間電
極１５への電子の注入によるＣ−Ｖヒステリシスとは、
ヒステリシスを描くループの進行方向が反対となる。こ
れは、中間電極１５に電荷（電子）が注入されると、中
間電極１５の極性が負になることに起因する。

【００６９】図６に示すように、挿引電圧が１．５Ｖ程
度に低い場合には、強誘電体層１６に抗電界Ｅｃ以上の
電界が印加されないので、強誘電体層１６の分極が生じ
ずに、Ｃ−Ｖ曲線はヒステリシスを描かない。

【００７０】一方、図７に示すように、掃引電圧を７Ｖ
まで高めると、Ｃ−Ｖ曲線には残留分極に起因したＣ−
Ｖヒステリシス特性が現れるようになる。挿引電圧が７
Ｖ（つまりゲート電極１７への印加電圧が７Ｖ）の場合
には、Ｃ−Ｖ特性上のヒステリシスは約０．７Ｖに達し
た。

【００７１】さらに、掃引電圧を高めると、図８に示す
ように、上述のごとくゲート絶縁膜１４に印加される電
圧が増大することに伴い、ゲート絶縁膜１４にトンネル
電流が流れるようになり、Ｃ−Ｖ特性上のヒステリシス
も減少していく。

【００７２】そして、図示しないが、さらに掃引電圧を
高めていくと、図７に示す方向（矢印参照）とは逆向き
のヒステリシスを描く注入型のＣ−Ｖヒステリシス特性
を示すようになる。

【００７３】本実施形態の強誘電体ゲートデバイスによ
ると、低電圧側では通常の強誘電体ゲートデバイスと同
様の分極ヒステリシス特性を示す動作を行い、さらに高
電圧ではトンネル電流による中間電極１５への電荷の注
入を利用した中間電極１５の電位を制御するデバイスと
することができるので、シリコン基板１１−ゲート電極
１７間に印加する電圧を変化させるだけで、２種類の制
御方式を持った電界効果トランジスタの混載が可能とな
る。

【００７４】言い換えると、強誘電体層を有する多数の
電界効果トランジスタを共通のチップ内に備えた半導体
集積回路装置において、一部の電界効果トランジスタを
フラッシュメモリとし、他の電界効果トランジスタをＭ
ＦＭＩＳＦＥＴとして機能させることができ、しかも、
このような２種類の電界効果トランジスタを混載するた
めの製造工程は、同一プロセスで行なうことができるた
め、製造コスト及び製造技術上も、大きな効果を発揮す
ることができる。

【００７５】なお、本発明を、セレクトトランジスタを
も備えたＥＥＰＲＯＭ構造のメモリセルにも適用するこ
とができる。図５は、本実施形態の強誘電体ゲートデバ
イスをＥＥＰＲＯＭのメモリセルに適用した例を示す断
面図である。

【００７６】同図に示すように、半導体基板であるシリ
コン基板２１において、素子分離として機能するＬＯＣ
ＯＳ膜２２が形成されており、ＬＯＣＯＳ膜２２によっ
て囲まれる活性領域には、ソース・ドレイン領域となる
２つの不純物拡散層２３が形成されている。そして、シ
リコン基板２１の２つの不純物拡散層２３によって挟ま
れる領域の上には、各々メモリトランジスタ，セレクト
トランジスタとして機能する２つの電界効果トランジス
タが設けられている。メモリトランジスタにおいては、
厚みが約９ｎｍのＳｉＯ₂からなるゲート絶縁膜２４
と、Ｐｔからなる中間電極２５（フローティングゲー
ト）と、厚みが約２００ｎｍのＹ１（ＳｒＢｉ₂Ｔａ₂
Ｏ₉）からなる強誘電体層２６と、Ｐｔからなるゲート
電極２７（ＴＧ）とが順に積層されている。一方、セレ
クトトランジスタにおいては、厚みが約９ｎｍのＳｉＯ
₂からなるゲート絶縁膜３４と、Ｐｔからなる中間電極
３５と、厚みが約２００ｎｍのＹ１（ＳｒＢｉ₂Ｔａ₂
Ｏ₉）からなる強誘電体層３６と、Ｐｔからなるゲート
電極３７とが順に積層されている。

【００７７】すなわち、メモリトランジスタの機能は、
第２の実施形態で説明したフラッシュメモリのセルと同
じである。また、セレクトトランジスタの機能は、一般
的なＭＦＭＩＳＦＥＴとのうちデータが常に“１”に設
定されているものと同じとする。これにより、１つのメ
モリセル毎に、書き込み，消去，書き換えが可能なＥＥ
ＰＲＯＭのセルが得られることになる。

【００７８】なお、セレクトトランジスタにおいて、中
間電極３５をセレクトゲートとして用いてもよい。ゲー
ト電極３７をダミーの電極として、配線とのコンタクト
を行なうための接続孔を、ダミー電極であるゲート電極
３７を突っ切ってセレクトゲートとなる中間電極３５ま
で開口すればよい。

【００７９】なお、メモリトランジスタの中間電極（フ
ローティングゲート）２５に電荷を注入する方式には、
チャネル領域全体からＦＮトンネリングを利用して注入
する方式、チャネルホットエレクトロンを利用して注入
する方式、ドレイン領域（メモリトランジスタに接して
いる不純物拡散層２３）から注入する方式などがあり、
いずれを採用してもよいものとする。

【００８０】また、本実施形態においても、上記第１の
実施形態と同様に、強誘電体層１６の上に２つ（又は２
つ以上）のゲート電極を設けて、１つのＭＦＭＩＳＦＥ
Ｔを多値メモリとして機能させることも可能である。

【００８１】

【発明の効果】以上のように、本発明の第１の強誘電体
ゲートデバイス又はその駆動方法法によれば、複数のゲ
ート電極と同数の強誘電体部とを並列に設け、各強誘電
体部の残留分極の向きの相違を組み合わせることによ
り、３値以上のデータを保持するようにしたので、高い
信頼性を有する多値メモリを実現することができる。

【００８２】本発明の第２の強誘電体ゲートデバイス又
はその駆動方法によると、ゲート絶縁膜，中間電極，強
誘電体層及びゲート電極を順に積層してなる電界効果ト
ランジスタを、フラッシュメモリ又はＥＥＰＲＯＭとし
ても、ＭＦＭＩＳＦＥＴとしても使用できるようにした
ので、電源電圧の応じた使用方法の選択や、混載型デバ
イス実現を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における強誘電体ゲー
トデバイスであるＭＦＭＩＳＦＥＴの構造を示す断面図
である。

【図２】第１の実施形態における並列キャパシタの１つ
の分極ヒステリシスカーブの印加電圧依存性を示す特性
図である。

【図３】第１の実施形態におけるＭＦＭＩＳＦＥＴを３
値メモリとして機能させるための各部への設定電圧と、
強誘電体層全体の平均的な分極量と、保持しているデー
タの論理値とを表にして示す図である。

【図４】本発明の第２の実施形態における強誘電体ゲー
トデバイス中の１つの電界効果トランジスタの構造を示
す断面図である。

【図５】第２の実施形態の強誘電体ゲートデバイスをＥ
ＥＰＲＯＭのメモリセルに適用した例を示す断面図であ
る。

【図６】第２の実施形態の強誘電体デバイスのゲート電
極−シリコン基板間に１．５Ｖの電圧を印加したときの
Ｃ−Ｖ特性図である。

【図７】第２の実施形態の強誘電体デバイスのゲート電
極−シリコン基板間に７Ｖの電圧を印加したときのＣ−
Ｖ特性図である。

【図８】第２の実施形態の強誘電体デバイスのゲート電
極−シリコン基板間に９Ｖの電圧を印加したときのＣ−
Ｖ特性図である。

【符号の説明】

１シリコン基板（半導体基板）２ＬＯＣＯＳ膜３不純物拡散層（ソース・ドレイン領域）４ゲート絶縁膜５中間電極６強誘電体層７第１のゲート電極８第２のゲート電極１１シリコン基板（半導体基板）１２ＬＯＣＯＳ膜１３不純物拡散層（ソース・ドレイン領域）１４ゲート絶縁膜１５中間電極１６強誘電体層１７ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ４５１Ｆターム(参考） 5B025 AA07 AC04 AE00 AF04 5F001 AA01 AA04 AA17 AA63 AB20 AC01 AC02 AC03 AD12 AD41 AD62 AE02 AE03 AE08 AF05 AF20 5F083 EP02 EP23 EP28 EP32 EP56 ER03 ER05 ER06 ER09 ER22 ER30 FR07 JA17 JA38 PR21 PR22 ZA21

Claims

【特許請求の範囲】

【請求項１】半導体基板と、上記半導体基板の上に並列に設けられた複数のゲート電
極と、上記半導体基板と上記複数のゲート電極との間に介設さ
れた同数の強誘電体部と、上記半導体基板内において上記複数のゲート電極を挟ん
で形成されたソース・ドレイン領域とを備えた電界効果
トランジスタとして機能するとともに、上記各強誘電体部の残留分極の向きの相違を組み合わせ
て、３値以上のデータを保持するように構成されている
ことを特徴とする強誘電体ゲートデバイス。
【請求項２】請求項１に記載の強誘電体ゲートデバイ
スにおいて、上記半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられた中間電極とをさらに
備え、上記複数のゲート電極及び上記複数の強誘電体部は上記
中間電極の上に設けられていることを特徴とする強誘電
体ゲートデバイス。
【請求項３】請求項２に記載の強誘電体ゲートデバイ
スにおいて、上記複数の強誘電体部は、上記中間電極の上に設けられ
た単一の強誘電体層の各一部であることを特徴とする強
誘電体ゲートデバイス。
【請求項４】半導体基板と、半導体基板の上に並列に
設けられた複数のゲート電極と、半導体基板と上記複数
のゲート電極との間に介設された同数の強誘電体部と、
上記半導体基板内において上記複数のゲート電極を挟ん
で形成されたソース・ドレイン領域とを備え、電界効果
トランジスタとして機能する強誘電体ゲートデバイスの
駆動方法であって、上記各強誘電体部の残留分極の向きの相違を組み合わせ
て、３値以上のデータを保持するとともに、上記強誘電体部の分極状態に応じて異なる上記半導体基
板の電流量から上記データを読み出すことを特徴とする
強誘電体ゲートデバイスの駆動方法。
【請求項５】請求項４に記載の強誘電体ゲートデバイ
スの駆動方法において、上記半導体基板の上に設けられたゲート絶縁膜と、上記
ゲート絶縁膜の上に設けられた中間電極とをさらに備
え、上記複数のゲート電極及び上記複数の強誘電体部は
上記中間電極の上に各２つずつ設けられていて、上記シリコン基板と各ゲート電極との間に互いに逆向き
の電圧を印加することにより、上記２つの強誘電体部の
残留分極を互いに逆向きにしてこれを分極の０状態と
し、これにより初期状態を設定することを特徴とする強
誘電体ゲートデバイスの駆動方法。
【請求項６】共通の半導体基板の上に、ゲート絶縁
膜，中間電極，強誘電体層及びゲート電極を順に積層し
てなる電界効果トランジスタの複数個を備え、上記複数の電界効果トランジスタのうちの一部は、フラ
ッシュメモリ又はＥＥＰＲＯＭとして機能する一方、上記複数の電界効果トランジスタのうちの他の一部は、
ＭＳＭＩＳＦＥＴとして機能することを特徴とする強誘
電体ゲートデバイス。
【請求項７】請求項６に記載の強誘電体ゲートデバイ
スにおいて、上記ＭＦＭＩＳＦＥＴとして機能する電界効果トランジ
スタは、上記中間電極の上に並列に設けられた複数のゲ
ート電極と同数の強誘電体層とを有しており、上記各強
誘電体部の残留分極の向きの相違を組み合わせて、３値
以上のデータを保持するように構成されていることを特
徴とする強誘電体ゲートデバイス。
【請求項８】半導体基板の上に、ゲート絶縁膜，中間
電極，強誘電体層及びゲート電極を順に積層してなる電
界効果トランジスタとして機能する強誘電体ゲートデバ
イスの駆動方法であって、上記強誘電体部に残留分極を生ぜしめ，かつ，上記中間
電極内に電荷が注入されない範囲の電圧を上記ゲート電
極に印加してデータの書き込み，消去を行なう第１の方
式と、上記中間電極と半導体基板との間で電荷を授受するよう
に上記半導体基板−ゲート電極間に電圧を印加してデー
タの書き込み，消去を行なう第２の方式とを選択して、
強誘電体ゲートデバイスを使用することを特徴とする強
誘電体ゲートデバイスの駆動方法。
【請求項９】請求項８に記載の強誘電体ゲートデバイ
スの駆動方法において、上記半導体基板の上に設けられたゲート絶縁膜と、上記
ゲート絶縁膜の上に並列に設けられた中間電極とをさら
に備え、上記複数のゲート電極及び上記複数の強誘電体
部は上記中間電極の上に各２つずつ設けられていて、上記第２の方式を用いる場合には、上記各ゲート電極に
互いに逆向きの電圧を印加することにより、上記２つの
強誘電体部の残留分極を互いに逆向きにしてこれを分極
の０状態とし、これにより初期状態を設定することを特
徴とする強誘電体ゲートデバイスの駆動方法。