JP3424427B2 - 不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に係り、従来型のＭＯＳトランジスタの限界の
先まで微細化が可能な、さらに詳しくは、チャネル不純
物濃度の揺らぎによる、ゲートしきい値の揺らぎを抑制
し、かつ、読み出しディスターブ（後述）も改善するこ
とができ、さらにロジック回路などの作製プロセスと
も、整合性の高い不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ装置は、絶緑層中
に形成された電荷蓄積機構に存在する電荷の有無によ
り、しきい値電圧をシフトさせることによって、書き込
みおよび読み出し用信号に対応させている。
【０００３】例えば、不揮発性半導体メモリ装置の電荷
保持機構に電子が蓄えられていて、トランジスタ部分が
ＮＭＯＳである場合には、しきい値電圧は正の方向にシ
フトしている。読み出し時には、該当するメモリセルに
電圧を印加するが、この電荷保持機構に蓄えられている
電子によって、しきい値電圧は、この印加電圧より大き
くなっているため、ビットラインには電流は流れない又
は難い。逆に、電荷保持機構に電子が蓄えられていない
とき又は正孔が蓄えられている場合には、しきい値電圧
は負の方向にシフトしているため、読み出し時のゲート
電圧でビットラインには電流が流れる又は流れ易くな
る。この、電流が流れる又は流れ易い、流れない又は流
れ難いを、言い換えれば電流の大、小(0も含めた) を
“0", “1"に対応させているのが不揮発性半導体メモリ
装置の基本動作原理である。
【０００４】不揮発性半導体メモリ装置のメモリセルの
代表的な等価回路図を図３１に示す。図３１に示すメモ
リは、ＮＯＲ型であり、各メモリセルＭ１…Ｍ４…毎
に、ワード線Ｗ１，Ｗ２…と、一対のビット線（Ｂ１
ａ，Ｂ１ｂ），（Ｂ２ａ，Ｂ２ｂ）…とが、マトリック
ス状に接続してある。
【０００５】通常、このような不揮発性半導体メモリ装
置を作製する際には、以下のようなプロセス（ここで
は、電荷蓄積機構に多層絶緑膜、特にＯＮＯ膜を用いた
場合）が用いられる。
【０００６】図３２（Ａ）に示すように、まず、単結晶
シリコン基板などで構成される半導体基板２の表面に、
ＬＯＣＯＳ法により、フィールド絶縁膜（酸化シリコン
膜）４を形成する。
【０００７】次に、図３２（Ｂ）に示すように、イオン
注入法などを用いて、メモリ領域に不純物の導入を行
う。次に、図３２（Ｃ）に示すように、ＯＮＯ膜で構成
されるゲート絶縁層の下層膜６（ボトム酸化膜）を形成
する。
【０００８】次に、図３３（Ｄ）に示すように、ＯＮＯ
膜で構成されるゲート絶縁層中の窒化シリコン膜８をCV
D法などを用いて堆積する。次に、図３３（Ｅ）に示す
ように、窒化シリコン膜を熱酸化して、ＯＮＯ膜の上層
酸化シリコン膜１０を形成する。
【０００９】次に、図３３（Ｆ）に示すように、ゲート
電極材料層をＣＶＤなどで成膜した後、これをパターン
加工して、コントロールゲート１２を形成する。次に、
図３４（Ｇ）に示すように、周辺回路その他の部分を形
成するために、一度、メモリセル部以外のところのＯＮ
Ｏ膜を除去する。
【００１０】次に、図３４（Ｈ）に示すように、周辺回
路その他の部分に、不純物の導入、ゲート酸化膜１４の
形成、ゲート電極１６の形成を行なう。次に、図３４
（Ｉ）に示すように、ゲート電極１２，１６に対して自
己整合的に、ソース・ドレイン領域２０を半導体基板２
の表面に形成し、層間絶縁層１７を成膜し、取り出し電
極１８を取付けて完成する。
【００１１】このように構成された不揮発性半導体メモ
リ装置において、たとえば図３１に示すメモリセルＭ１
のデータを読む場合、ワード線Ｗ１にアクセスする。通
常、不揮発性半導体メモリ装置のトランジスタにはＮＭ
ＯＳを用いるため、ワード線Ｗ１には、正の電圧を印加
する。ほぼ同時に、ビットラインＢ１ａとビットライン
Ｂ１ｂとの間に流れる電流を検知して、データが“1"か
“O"かを判定する。
【００１２】なお、通常のバルクプロセス（バルクの半
導体基板上に素子を作り込むプロセス）においては、ゲ
ート絶縁層の膜構造がメモリセル部分と周辺回路では違
うが、それぞれのゲートは同一表面上に形成している。
【００１３】また、不揮発性半導体メモリ装置は、図３
５に示す等価回路のように配置することもできる（ここ
では、素子の連結数を８としているが、原理的にはこの
数には限定されない）。通常、この配置は、ＮＡＮＤ型
と呼ばれる配置法であるが、各メモリセルＭＮ１，ＭＮ
２，…毎にワード線ＷＮ１，ＷＮ２，…と、前述した連
結数に対して１対のビット線ＢＮ１ａ，ＢＮ１ｂを接続
してある。このような不揮発性半導体メモリ装置の作製
も、前述したＮＯＲ型と同様のプロセスが用いられる。
【００１４】このようにして構成された不揮発性半導体
メモリ装置のオペレーションは、通常以下のようにして
行なわれる。
【００１５】通常、ＮＡＮＤ型のデータの消去はブロッ
ク単位（図３５の場合は８セル）をまとめて消去が行な
われる。そして、この消去は全てのワード線に対して、
消去に十分な電圧（以下、ＶPPという）を印加し、ビッ
ト線ＢＮ１ｂに正電圧を印加することによって行なう。
この結果、前述の電荷蓄積機構には電子が導入されるた
め、セルトランジスタはエンハンスメント(Enhancemen
t) 型（ノーマリー・オフ型）になる。
【００１６】その後、希望するセルトランジスタにデー
タの書き込みを行なう。データの書き込みは、書き込み
を行なうワード線を０Ｖに固定し、それ以外のワード線
に全てのセルトランジスタが導通するような電圧（以
下、ＶCCという）を印加する。そして、ビット線ＢＮ１
ａに書き込みデータ“1"または“O"に対応する電圧を印
加する。
【００１７】例えば、書き込みたいデータが“1"の場合
には、前述のビット線ＢＮ１ａにＶ PPを印加して、前述
の電荷蓄積機構に正孔を導入する。このときセルトラン
ジスタはデプレッション(Depletion) 型（ノーマリー・
オン型）になっている。
【００１８】また、書き込みたいデータが“O"の場合に
は、前述したビット線ＢＮ１ａに１／２ＶPPを印加す
る。１／２ＶPP では、前述した電荷蓄積機構には電子
が注入されないため、セルトランジスタは消去された時
の状態（ノーマリー・オフ型）を保持する。
【００１９】読み出しは、読み出すセルのワード線を０
Ｖに固定し、それ以外のワード線にＶCCを印加する。そ
して、ビット線ＢＮ１ａに正の電圧を印加すると、読み
出すセル以外の全てのセルトランジスタは、導通状態に
あることから、選択したセルトランジスタがノーマリー
・オンもしくはノーマリー・オフ状態のどちらかになっ
ているかによって、ビット線ＢＮ１ｂに電流が“流れ
る" 、“流れない" が決まる。この電流が“流れる" 、
“流れない" をデータ“1"または“O"に対応させてい
る。
【００２０】
【発明が解決しようとする課題】このようなバルクプロ
セスで作り込まれるＭＯＳトランジスタは、チャネル部
分その他のところに不純物を導入して、パンチスルーや
素子間のリークなどが生じないようにし、かつ、しきい
値電圧を制御している。
【００２１】しかし、上記したようなプロセス中には、
絶縁膜の形成やイオン注入により生じた欠陥の恢復など
のために高温度の熱工程を必要とするものがあるため
に、素子中の不純物の分布を最適化することが、非常に
困難になってきている。さらに、ゲート長0.1μm以下の
世代では、導入する不純物の濃度の統計的な揺らぎが、
実デバイスに影響を与えるほど、相対的に大きくなるた
め、しきい値電圧の制御はさらに困難なものとなる。
【００２２】殊に、チャネル部分の不純物濃度の統計的
な揺らぎは、素子のしきい値電圧の揺らぎに直接つなが
り、このため均一な回路動作ができなくなるため、0.1
μm世代が、バルク型ＭＯＳトランジスタの微細化限界
になるのではないかと言われている。
【００２３】これを回避するために、ＳＯＩ構造（Sili
con on Insulator：絶縁層を介してシリコン単結晶層
が分離された構造）などを用いた不純物濃度の低いチャ
ネルを２つのゲートでサンドイッチした構成のＭＯＳト
ランジスタ（いわゆるＸＭＯＳトランジスタ）が提案さ
れている。
【００２４】また、従来構造を用いて、図３１に示すよ
うにメモリセルを配置した場合、書き込み／消去に用い
られるゲート電極と、読み出し時にアクセスするゲート
電極が同じであることから、データ読み出し時にアクセ
スするトランジスタと、同一ワード線Ｗ１またはＷ２な
どに接続されている非選択のトランジスタのゲート電極
にも電圧が印加される。たとえばメモリセルＭ１のデー
タを読み出すために、ワード線Ｗ１に読み出し用電圧を
印加すると、メモリセルＭ２のゲート電極にも電圧が印
加され、メモリセルＭ２のゲート−基板間にも電位差が
生じ、この電位差のために、メモリセルＭ２は弱い書き
込み状態となり、メモリセルＭ１の読み出し動作が度重
なると、非選択のセルのデータを破壊する結果となる。
以下、このような現象を読み出しディスターブと呼ぶ。
【００２５】さらに、このような微細世代に近づくと、
不揮発性半導体メモリ装置のプログラム電圧も可能なか
ぎり減少させることが要求され、電荷保持機構の一部を
構成する絶縁層や、強誘電体膜膜厚を薄くすることが必
要とされるが、このことは、上記読み出しディスターブ
の効果が強まる方向にある。そして、メモリ部と、周辺
回路やその他の回路（ロジックなど）部とでは、ゲート
絶縁層の構造が違うために、２ないし３回にわけてゲー
ト電極を形成する必要がある。
【００２６】さらにまた、前記半導体層は、その全体が
絶縁物に囲まれているために、電気的にはフローティン
グ状態にある。このため、素子動作中に発生する電荷、
例えばドレイン端などでの衝突現象による電離した電荷
のうち、ソースに吸収されない電荷（例えば、ＮＭＯＳ
の場合は正孔）は、前記半導体層中に蓄積され、その電
位を変化させる。このような電位の変化はしきい値電圧
を変化させる結果、均一な回路動作を妨げる要因とな
る。
【００２７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、微細化限界と言われているゲー
ト長0.1μm以下の世代でも、しきい値電圧の収束性を保
障し、かつ読み出しディスターブの抑制効果が高く、メ
モリセル部以外の回路ともプロセス互換性が高く、セル
面積の縮小を可能とし、また、均一な回路動作が可能な
不揮発性半導体メモリ装置を提供することにある。
【００２８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点に係る不揮発性半導体メモリ装
置は、チャネル領域が形成される半導体層と、前記半導
体層のチャネル領域の両側にそれぞれ形成される第１絶
縁層および第２絶縁層と、前記半導体層のチャネル領域
の両側に、それぞれ前記第１絶縁層および第２絶縁層を
介して積層される第１電極および第２電極と、前記第１
絶縁層および第２絶縁層の少なくともいずれか一方の層
中に、電荷蓄積機能を有する電荷蓄積層が形成してある
ことを特徴とする。
【００２９】本発明において、前記半導体層の厚さが、
半導体層の一方の表面の電界が他方の表面にまで影響を
及ぼす程度以下の厚さであることが好ましい。半導体層
の一方の表面の電界が他方の表面にまで影響を及ぼす程
度の厚さｄは、たとえば以下の近似式により定義するこ
とができる。
【００３０】
【数１】ｄ≦（４εΦF ／ｑＮB ）1/2 … （１） ΦF ＝（ｋＴ／ｑ）ｌｎ（ＮB ／ｎi ） ただし、半導体層のチャネル領域の不純物濃度ＮB が真
性キャリア濃度に近づいた場合には、以下の式を用い
る。
【００３１】
【数２】 ｄ≦（εｋＴ／２ｎi ｑ2 ）1/2 … （１’） 上記数式中、εは、半導体層の誘電率、ΦF は、仕事関
数差、ｑは電子の電荷量、ＮB は、半導体層のチャネル
領域のアクセプタ濃度、ｋは、ボルツマン定数、Ｔは、
絶対温度、ｎi は真性キャリア密度である。上記式
（１），（１’）は、半導体層のチャネル領域に反転層
ができ始めるときの空乏層の広がりを表わし、これが、
半導体層の一方の表面の電界が他方の表面にまで影響を
及ぼす厚さと考えることができる。たとえば半導体層が
単結晶シリコン層であるとし、チャネル領域の不純物濃
度が１０17／ｃｍ3 以上のとき、上記式（１）から求め
た厚さｄは、１００ｎｍ以下程度である。
【００３２】前記第１電極を、前記第１絶縁層中の電荷
蓄積層に電荷を蓄積するための書き込み用電極とし、前
記第２電極を、データ読み出し用電極とすることが好ま
しい。前記電荷蓄積層は、多層絶縁層により構成するこ
とができる。電荷蓄積機能を有する多層絶縁層として
は、ＯＮＯ膜（酸化シリコン膜と窒化シリコン膜と酸化
シリコン膜との積層膜）、ＯＮ膜（酸化シリコン膜と窒
化シリコン膜との積層膜）などを例示することができ
る。または、前記電荷蓄積層は、第１絶縁層または第２
絶縁層中に埋め込まれたフローティングゲートにより構
成することができる。フローティングゲートは、たとえ
ばポリシリコンまたはタングステンシリサイドなどのシ
リサイド金属、またはポリサイド膜（ポリシリコン膜と
シリサイド膜との積層膜）などで構成することができ
る。または、前記第１絶縁層および第２絶縁層の少なく
ともいずれか一方の層中に、強誘電体層を含ませること
もできる。強誘電体層は、たとえばＰＺＴ（Pb-Zr-Ti-
O）、ＰＬＺＴ（Pb-La-Zr-Ti-O）、Ｙ1 （ＳｒＢｉ2 Ｔ
ａ2 Ｏ9 ）、ＰＴ（ＰｂＴｉＯ3 ）などを用いることが
できる。
【００３３】半導体層は、ＳＯＩ型絶縁層の上に形成さ
れたＳＯＩ型半導体層により構成することが好ましい。
前記半導体層は、エピタキシャル成長により形成するこ
ともできる。
【００３４】本発明に係る不揮発性半導体メモリ装置で
は、半導体層のチャネル領域の両側に、それぞれ第１絶
縁層および第２絶縁層を介して第１電極および第２電極
が積層される、いわゆるＸＭＯＳ構造を採用している。
このため、従来のＭＯＳトランジスタのように、チャネ
ル領域の不純物濃度によりしきい値電圧を制御する必要
がなくなる。
【００３５】従来では、チャネル領域の不純物濃度によ
りしきい値電圧を制御していたため、チャネル長の微細
化と共に、チャネル不純物濃度の統計的な揺らぎによ
り、ゲート電極のしきい値電圧の揺らぎが生じる。この
ため、従来構造では、０．１μｍ程度がＭＯＳトランジ
スタの限界と言われていた。
【００３６】これに対して、本発明では、いわゆるＸＭ
ＯＳ構造を採用しているため、チャネル不純物濃度の統
計的な揺らぎの影響を受けず、前記第１電極、第２電極
およびチャネル領域との仕事関数の関係によって、しき
い値電圧を制御することができ、従来のバルクＭＯＳト
ランジスタの微細化限界と言われている0.1 μm 世代以
降の時代においても微細化が可能である。
【００３７】また、本発明では、対向する２つの電極
に、それぞれ書き込み（および消去）と読み出しとの機
能を分担させることによって、読み出し中における非選
択セルのソフトライト（誤書き込み）状態を軽減し、読
み出しディスターブを防止することができる。なぜな
ら、本発明では、従来に比べてディスターブ電界は例え
ば１／２以下になるからである。一般に、電荷の変化量
は電界の指数関数で表わされる場合が多く、そのため、
本発明では、ディスターブ量は、例えば１／２よりさら
に軽減されることが期待される。
【００３８】本発明では、半導体層の両側において、電
荷蓄積層が形成される側の第１電極または第２電極が書
き込み用電極となり、書き込み用電極により電荷蓄積層
に電荷を蓄積させる。電荷蓄積層の電荷の影響により、
半導体層を挟んで反対側の読み出し電極のしきい値電圧
が変化する。そのしきい値電圧の変化により、データの
読み出しを行う。本発明者らの実験によれば、電荷蓄積
層に蓄積される電荷を第２電極の電圧に換算した値をＶ
glとし、読み出し電極のしきい値電圧をＶthuとした場
合に、そのしきい値電圧の変化は、下記の理論式で表わ
されることを実験により確かめた。
【００３９】
【数３】
【００４０】上記式において、Ｃin1 は電荷蓄積層と半
導体層との間の絶縁層の容量を示し、Ｃinu は半導体層
と読み出し電極との間の容量を示し、ＣSiはチャネル領
域が形成される半導体層の容量を示す。
【００４１】ラテラル固相エピタキシャル技術を用い
て、Ｐ型基板の表面に絶縁層を介して半導体層を形成
し、その半導体層の上に絶縁層を介して電極を形成した
実験によれば、Ｖglの変化に対するＶthu の変化は、約
−０．１８（Ｖglが−１から＋１Ｖに変化する間に、Ｖ
thu は約０．８Ｖから約０．４５Ｖ変化する）であり、
上記理論式による値と略一致することが確認された。す
なわち、電荷蓄積層の電荷の影響により、半導体層を挟
んで反対側の読み出し電極のしきい値電圧が十分に変化
することが確認された。
【００４２】また、本発明では、第１絶縁層および第１
電極、または第２絶縁層および第２電極のいずれかの絶
縁層および電極については、周辺回路などの他の回路作
製プロセスと同一に作製することが可能である。このた
め、メモリセル部以外の回路ともプロセス互換性が高
い。
【００４３】また、本発明では、前記半導体層の少なく
とも一部に、前記半導体層中に存在する電荷を引き出す
ための電極が接続してあることから、半導体層中の電位
を任意に設定することができる。これにより、均一な回
路動作が保証される。
【００４４】
【発明の実施の形態】以下、本発明を、図面に示す実施
形態に基づき説明する。
【００４５】第１実施形態 本実施形態では、電荷蓄積層としてＯＮＯ膜を用い、い
わゆるＸＭＯＳ構造を利用して、不揮発性半導体メモリ
装置を構成する。
【００４６】本実施形態に係る不揮発性半導体メモリ装
置における一メモリセルの要部断面を図１に示す。図１
に示すように、本実施形態に係る不揮発性半導体メモリ
装置２２は、ＳＯＩ構造を有し、支持基板２４の上に、
ＳＯＩ型絶縁層２６が形成してあり、このＳＯＩ型絶縁
層２６の上に、ＳＯＩ型半導体層２８が島状に形成して
ある。各半導体層２８のチャネル領域３０の両側には、
第１ゲート絶縁層３２と第２ゲート絶縁層３４とが積層
してある。また、第１ゲート絶縁層３２側には、第１ゲ
ート電極３６が積層され、第２ゲート絶縁層３４側に
は、第２ゲート電極３８が積層され、これらは、チャネ
ル領域３０の両側に位置するようになっている。
【００４７】半導体層２８のチャネル領域３０の平面方
向に沿った両側には、第２ゲート電極３８に対して自己
整合的にソース・ドレイン領域４０，４２が形成してあ
る。また、これらソース・ドレイン領域４０，４２に対
して電気的に接続されるビット線となる配線層４４，４
６が、絶縁層２６の上に形成してある。
【００４８】本実施形態では、第１ゲート絶縁層３２が
ＯＮＯ膜（酸化シリコン膜と窒化シリコン膜と酸化シリ
コン膜との三層膜）で構成され、電荷蓄積層を構成す
る。そして、第１ゲート電極３６がデータの書き込み用
（データの消去を兼ねる；以下同様）電極となり、第２
ゲート電極３８がデータの読み出し用電極となる。
【００４９】本実施形態では、半導体層２８の厚さは、
半導体層２８の一方の表面の電界が他方の表面にまで影
響を及ぼす程度以下の厚さである。半導体層２８の厚さ
は、具体的には、前述した数式（１）または（１’）に
より決定され、たとえば半導体層がシリコン単結晶の場
合で、チャネル領域の不純物濃度が１０17／ｃｍ3 以上
の場合には、たとえば１００ｎｍ以下程度である。
【００５０】本実施形態に係る不揮発性半導体メモリ装
置のメモリセルの等価回路図を図４に示す。図４に示す
ように、本実施形態に係る不揮発性半導体メモリ装置
は、ＮＯＲ型であり、各メモリセルＭ１…Ｍ４…毎に、
書き込み用ワード線Ｗ１ａ，Ｗ２ａ…と、読み出し用ワ
ード線Ｗ１ｂ，Ｗ２ｂ…と、一対のビット線（Ｂ１ａ，
Ｂ１ｂ），（Ｂ２ａ，ｂ２ｂ）…とが、マトリックス状
に接続してある。
【００５１】次に、本実施形態に係る不揮発性半導体メ
モリ装置の製造方法の一例について説明する。まず、初
めに、図２（Ａ）に示すように、シリコン単結晶ウエハ
などで構成される半導体基板４７の表面に、ＲＩＥ（反
応性イオンエッチング）などを用いて、段差４８を形成
し、島状の半導体層用突起２８ａを形成する。
【００５２】次に、図２（Ｂ）に示すように、熱酸化法
などを用いて酸化シリコン膜５０を形成し、その酸化シ
リコン膜５０の上に、窒化シリコン膜５２を成膜する。
窒化シリコン膜５２は、たとえばＣＶＤ法により成膜さ
れる。酸化シリコン膜５０の膜厚は、特に限定されない
が、たとえば１．０〜３．０ｎｍ程度である。窒化シリ
コン膜５２の膜厚は、２．０〜２０．０ｎｍ程度であ
る。
【００５３】その後、図２（Ｃ）に示すように、窒化シ
リコン膜５２の表面を熱酸化して、たとえば厚さ２．０
〜６．０ｎｍ程度の酸化シリコン膜５４を形成する。酸
化シリコン膜５４と、窒化シリコン膜５２と、酸化シリ
コン膜５０とで、ＯＮＯ膜から成る第１ゲート絶縁層３
２が構成される。次に、図２（Ｄ）に示すように、第１
ゲート電極３６となるゲート材料として、たとえばポリ
シリコン膜またはポリサイド膜をＣＶＤなどで成膜し、
これをエッチングすることで、第１ゲート電極３６のパ
ターン加工を行う。引続き、第１ゲート電極３６下の第
１ゲート絶縁層３２以外をエッチングにより除去する。
もちろん、酸化シリコン膜５４、窒化シリコン膜５２お
よび酸化シリコン膜５０は残置しておいても良い。
【００５４】次に、図２（Ｅ）に示すように、第１ゲー
ト電極３６が形成された半導体基板４７の上に、ＳＯＩ
型絶縁層２６を成膜する。この絶縁層２６は、たとえば
ＣＶＤ法により成膜された酸化シリコンで構成される。
次に、図３（Ｆ）に示すように、ＳＯＩ型絶縁層２６の
表面に、支持基板２４を張り合わせる。実際には、絶縁
層２６の表面に、平坦化用のポリシリコン層をＣＶＤな
どで堆積し、その表面をメカノケミカル研磨（ＣＭＰ）
などで研磨することにより平坦化し、その平坦化された
表面に、シリコンウエハなどで構成された支持基板２４
を張り合わせる。すなわち、本実施形態に係るＳＯＩ構
造の形成方法は、いわゆる張り合わせＳＯＩ法である。
【００５５】次に、図３（Ｇ）に示すように、図３
（Ｆ）の状態と上下を逆にして、半導体基板４７の表面
をＣＭＰ法などにより絶縁層２６の表面が露出するまで
研磨し、段差４８（半導体層用突起２８ａ）に相当する
部分に、シリコン単結晶で構成されたＳＯＩ型半導体層
２８を残す。ＳＯＩ型絶縁層２６の上に残されたＳＯＩ
型半導体層２８の厚みは、半導体層２８の一方の表面の
電界が他方の表面にまで影響を及ぼす程度以下の厚さで
あり、たとえば１００ｎｍ以下程度である。
【００５６】次に、図３（Ｈ）に示すように、半導体層
２８の表面に、第２ゲート絶縁層３４を形成する。この
第２ゲート絶縁層３４は、たとえば酸化シリコン膜など
で構成され、熱酸化またはＣＶＤ法により成膜される。
この第２ゲート絶縁層３４の厚さは、特に限定されない
が、たとえば２．０〜１０．０ｎｍ程度である。なお、
第２ゲート絶縁層３４の成膜の前後に、半導体層２８に
しきい値調整のための不純物を導入することもできる
が、本実施形態では、ゲート材料と半導体層との仕事関
数差を適当なものに選択することで、不純物の導入は省
略することができる。
【００５７】次に、図１に示すように、第２ゲート絶縁
層３４の上に、第２ゲート電極３８となるゲート材料層
として、たとえばポリシリコン膜あるいはポリサイド膜
をＣＶＤ法などで堆積し、そのゲート材料層をＲＩＥな
どでパターン加工を行い、第２ゲート電極３８を形成す
る。次に、この第２ゲート電極３８に対して自己整合的
に、不純物のイオン注入を行い、半導体層２８に、ソー
ス・ドレイン領域４０，４２を形成する。イオン注入条
件としては、特に限定されないが、たとえば不純物とし
て、Ａｓを用い、４０〜８０ＫｅＶ、３×１０15〜５×
１０15／ｃｍ2の条件である。不純物が導入されない第
２ゲート電極３８の直下の半導体層２８にはチャネル領
域３０が形成される。
【００５８】その後、ソース・ドレイン領域４０，４２
に対して接続される配線層４４，４６を、ポリシリコン
配線層、アルミニウム配線層、アルミニウム合金配線層
などで形成する。以上のようなプロセスにより、図１に
示す不揮発性半導体メモリ装置２２の各メモリセルが製
造される。
【００５９】本実施形態に係る不揮発性半導体メモリ装
置では、図１，４に示すように、データの書き込み／消
去を行う場合には、書き込み用ワード線Ｗ１ａ、Ｗ２ａ
…を通して、書き込み用の第１ゲート電極３６に書き込
み用電圧を印加する。この書き込み用電圧としては、特
に限定されないが、たとえば５〜９Ｖである。この書き
込み用電圧の印加により、電荷蓄積層を構成する第１ゲ
ート絶縁層３２のＯＮＯ膜中に、電荷が蓄積される。こ
の蓄積された電荷による電界は、半導体層２８の第２ゲ
ート絶縁層３４表面にまで影響する。
【００６０】このため、データの読み出し時に、図４に
示す読み出し用ワード線Ｗ１ｂ、Ｗ２ｂ…を通して、図
１に示す読み出し用の第１ゲート電極３８に読み出し用
電圧を印加することで、蓄積されているデータを読み出
すことができる。読み出し用電圧としては、特に限定さ
れないが、たとえば０．７Ｖ程度である。
【００６１】従来の不揮発性半導体メモリ装置の構造で
は、読み出し用電極と書き込み用電極とが同一であった
ために、データの読み出し時に非選択セルへの誤書き込
み（読み出しディスターブ）が起こる可能性が大きかっ
た。本実施形態では、書き込み用電極と読み出し用電極
とが異なるため、読み出しディスターブなどの不都合が
生じることを効果的に防止することができる。
【００６２】また、読み出し用電極となる第２ゲート電
極３８下の第２ゲート絶縁層３４の厚さは、周辺トラン
ジスタとプロセスコンパティブルとするために、書き込
み電圧を考慮することなく、６〜８ｎｍ程度に比較的厚
く構成することができ、逆に第１ゲート絶縁層３２中の
酸化シリコン膜の厚さは、書き込み用電圧を低減するた
めに４ｎｍ程度以下に薄く構成することができる。
【００６３】さらに、本実施形態では、半導体層２８の
チャネル領域３０の両側に、それぞれ第１ゲート絶縁層
３２および第２ゲート絶縁層３４を介して第１ゲート電
極３６および第２ゲート電極３８が積層される、いわゆ
るＸＭＯＳ構造を採用している。このため、チャネル不
純物濃度の統計的な揺らぎの影響を受けず、前記第１ゲ
ート電極３６、第２ゲート電極３８およびチャネル領域
３０との仕事関数の関係によって、しきい値電圧を制御
することができ、従来のバルクＭＯＳトランジスタの微
細化限界と言われている0.1 μm 世代以降の時代におい
ても微細化が可能である。
【００６４】さらにまた、本実施形態では、第２ゲート
絶縁層３４および第２ゲート電極３８については、周辺
回路などの他の回路作製プロセスと同一に作製すること
が可能である。このため、メモリセル部以外の回路とも
プロセス互換性が高い。
【００６５】第２実施形態 本実施形態では、図５に示すように、第１ゲート絶縁層
３２ａを酸化シリコン膜などの電荷蓄積機能を有さない
単層の酸化シリコン膜などで構成し、第２ゲート絶縁層
３４ａをＯＮＯ膜などの電荷蓄積層で構成してある以外
は、前記第１実施形態と同様にして、不揮発性半導体メ
モリ装置２２ａを製造する。
【００６６】本実施形態では、第１ゲート電極３６が読
み出し用ゲート電極となり、第２ゲート電極３８が書き
込み用ゲート電極となる。
【００６７】本実施形態においても、前記第１実施形態
と同様な作用効果が期待できる。
【００６８】第３実施形態 図６に示すように、本実施形態では、電荷蓄積層として
フローティングゲート５６を用い、いわゆるＸＭＯＳ構
造を前提として、不揮発性半導体メモリ装置を構成す
る。図６に示すように、本実施形態に係る不揮発性半導
体メモリ装置２２ｂは、ＳＯＩ構造を有し、支持基板２
４の上に、ＳＯＩ型絶縁層２６が形成してあり、このＳ
ＯＩ型絶縁層２６の上に、ＳＯＩ型半導体層２８，７６
が島状に形成してある。半導体層２８がメモリセル部の
ためのＳＯＩ型半導体層であり、半導体層７６が周辺回
路部のためのＳＯＩ型半導体層である。メモリセル部に
おける各半導体層２８のチャネル領域３０の両側には、
第１ゲート絶縁層５９と第２ゲート絶縁層６２とが積層
してある。また、第１ゲート絶縁層５９側には、第１ゲ
ート電極３６ａが積層され、第２ゲート絶縁層６２側に
は、第２ゲート電極３８ａが積層され、これらは、チャ
ネル領域３０の両側に位置するようになっている。
【００６９】第１ゲート絶縁層５９は、中間絶縁層５８
と、トンネル絶縁層６０とから成り、これら膜５８，６
０間に、フローティングゲート５６を介在させている。
本実施形態では、フローティングゲート５６が電荷蓄積
層と成る。メモリセル部において、半導体層２８のチャ
ネル領域３０の平面方向に沿った両側には、第２ゲート
電極３８に対して自己整合的にソース・ドレイン領域４
０，４２が形成してある。また、これらソース・ドレイ
ン領域４０，４２に対して電気的に接続されるビット線
となる配線層６６，６８が、層間絶縁層６４の上に形成
してある。
【００７０】周辺回路部では、半導体層７６の一方の表
面にのみ、ゲート絶縁層６３が形成してあり、その上
に、周辺回路用のゲート電極７４が積層してある。半導
体層７６には、ゲート電極７４の両側に位置するよう
に、ソース・ドレイン領域８０，８２が形成され、ゲー
ト電極の直下がチャネル領域７８となる。ソース・ドレ
イン領域８０，８２には、層間絶縁層６４の上に形成さ
れた配線層７０，７２が接続される。周辺回路部のトラ
ンジスタは、通常のＭＯＳトランジスタで構成される。
もちろん、周辺回路部のトランジスタでも、チャネル領
域７８の下方にゲート絶縁膜およびゲート電極を形成
し、いわゆるＸＭＯＳ構造としても良い。チャネル領域
に不純物が導入されない場合には、むしろ周辺回路部の
トランジスタもＸＭＯＳ構造とすることが好ましい。
【００７１】本実施形態では、メモリセル部において、
第１ゲート電極３６ａがデータの書き込み用電極とな
り、第２ゲート電極３８ａがデータの読み出し用電極と
なる。本実施形態では、半導体層２８の厚さは、半導体
層２８の一方の表面の電界が他方の表面にまで影響を及
ぼす程度以下の厚さである。半導体層２８の厚さは、具
体的には、前述した数式（１）または（１’）により決
定され、半導体層がシリコン単結晶の場合には、たとえ
ば１００ｎｍ以下程度である。
【００７２】本実施形態では、周辺回路部の半導体層７
６は、メモリセル部の半導体層２８と同時に形成され、
その厚さは、略同一である。また、周辺回路部のゲート
絶縁層６３およびゲート電極７４は、メモリセル部の第
２ゲート絶縁層６２および第２ゲート電極３８ａと同一
プロセスで作ることができる。
【００７３】本実施形態に係る不揮発性半導体メモリ装
置のメモリセルの等価回路図は、前記第１実施形態と同
様に、図４に示す構成となる。図４に示すように、本実
施形態に係る不揮発性半導体メモリ装置は、ＮＯＲ型で
あり、各メモリセルＭ１…Ｍ４…毎に、書き込み用ワー
ド線Ｗ１ａ，Ｗ２ａ…と、読み出し用ワード線Ｗ１ｂ，
Ｗ２ｂ…と、一対のビット線（Ｂ１ａ，Ｂ１ｂ），（Ｂ
２ａ，ｂ２ｂ）…とが、マトリックス状に接続してあ
る。
【００７４】次に、本実施形態に係る不揮発性半導体メ
モリ装置の製造方法の一例について説明する。まず、初
めに、図７（Ａ）に示すように、シリコン単結晶ウエハ
などで構成される半導体基板４７の表面に、ＲＩＥなど
を用いて、段差４８を形成し、島状の半導体層用突起２
８ａ，７６ａを形成する。
【００７５】次に、図７（Ｂ）に示すように、熱酸化法
などを用いて酸化シリコン膜などで構成されるトンネル
絶縁層６０を形成する。次に、図７（Ｃ）に示すよう
に、トンネル絶縁層６０の上に、フローティングゲート
５６と成るゲート材料層を成膜し、その上に中間絶縁層
５８を成膜し、その上にコントロールゲートである第１
ゲート電極３６ａと成るゲート材料層を成膜する。その
後、パターン加工を行い、フローティングゲート５６と
第１ゲート電極３６ａとを得る。これらの加工は、通常
のフローティングゲート型メモリセルの加工と同様であ
る。
【００７６】中間絶縁層５８としては、たとえばＯＮＯ
膜を採用することができる。フローティングゲート５６
は、たとえばＣＶＤ法により成膜されるポリシリコンで
構成される。第１ゲート電極３６ａは、たとえばポリシ
リコン膜あるいはポリサイド膜で構成することができ
る。
【００７７】次に、図７（Ｄ）に示すように、第１ゲー
ト電極３６ａが形成された半導体基板４７の上に、ＳＯ
Ｉ型絶縁層２６を成膜する。この絶縁層２６は、たとえ
ばＣＶＤ法により成膜された酸化シリコンで構成され
る。次に、ＳＯＩ型絶縁層２６の表面に、支持基板２４
を張り合わせる。実際には、絶縁層２６の表面に、平坦
化用のポリシリコン層をＣＶＤなどで堆積し、その表面
をメカノケミカル研磨（ＣＭＰ）などで研磨することに
より平坦化し、その平坦化された表面に、シリコンウエ
ハなどで構成された支持基板２４を張り合わせる。すな
わち、本実施形態に係るＳＯＩ構造の形成方法は、いわ
ゆる張り合わせＳＯＩ法である。
【００７８】次に、図７（Ｅ）に示すように、図７
（Ｄ）の状態と上下を逆にして、半導体基板４７の表面
をＣＭＰ法などにより絶縁層２６の表面が露出するまで
研磨し、段差４８（半導体層用突起２８ａ，７６ａ）に
相当する部分に、シリコン単結晶で構成されたＳＯＩ型
半導体層２８，７６を残す。ＳＯＩ型絶縁層２６の上に
残されたＳＯＩ型半導体層２８の厚みは、半導体層２８
の一方の表面の電界が他方の表面にまで影響を及ぼす程
度以下の厚さであり、たとえば１００ｎｍ以下程度であ
る。半導体層２８の厚みと、半導体層７６との厚みを変
えたい場合には、図７（Ａ）に示す工程で、突起２８ａ
と突起７６ａとの高さを変化させれば良い。
【００７９】次に、図８に示すように、通常のトランジ
スタプロセスにより、半導体層２８および７６の表面
に、第２ゲート絶縁層６２および周辺回路部用ゲート絶
縁層６３を成膜し、それらの上に、それぞれ第２ゲート
電極３８ａおよび周辺回路部用ゲート電極７４を成膜す
る。第２ゲート絶縁層６２および周辺回路部用ゲート絶
縁層６３は、たとえば熱酸化により形成される酸化シリ
コンで構成され、同一の製造プロセスで同時に成膜する
ことができる。また、第２ゲート電極３８ａと周辺回路
部用ゲート電極７４とは、たとえばＣＶＤなどで成膜さ
れるポリシリコン膜またはポリサイド膜などで構成さ
れ、同一の製造プロセスで同時に成膜することができ
る。周辺回路部以外に、ロジック回路部もある場合に
は、そのトランジスタのゲート絶縁層およびゲート電極
も同一プロセスで同時に製造することができる。
【００８０】次に、第２ゲート電極３８ａおよび周辺回
路部用ゲート電極７４に対して自己整合的に、不純物の
イオン注入を行い、半導体層２８に、ソース・ドレイン
領域４０，４２を形成し、半導体層７６にソース・ドレ
イン領域８０，８２を形成する。メモリセル部と周辺回
路部とでは、イオン注入条件を変化させても良い。不純
物が導入されない第２ゲート電極３８ａの直下の半導体
層２８はチャネル領域３０となる。また、周辺回路部用
ゲート電極７４の直下の半導体層７６にはチャネル領域
７８が形成される。
【００８１】次に、図６に示すように、ゲート電極３８
ａ，７４が形成されたＳＯＩ構造の上に、層間絶縁層６
４を成膜し、この層間絶縁層６４にコンタクトホールを
形成し、ソース・ドレイン領域４０，４２，８０，８２
に接続される配線層６６，６８，７０，７２を形成す
る。これら配線層は、ポリシリコン配線層、アルミニウ
ム配線層、アルミニウム合金配線層などで構成される。
【００８２】以上のようなプロセスにより、図６に示す
不揮発性半導体メモリ装置２２ｂの各メモリセルおよび
周辺回路が製造される。
【００８３】本実施形態では、フローティングゲート５
６に電荷が蓄積される以外は、前記第１実施形態と同様
な作用効果を有する。
【００８４】第４実施形態 本実施形態では、図９に示すように、メモリセル部にお
いて、第１ゲート電極３６ｂと半導体層２８との間に
は、単層の酸化シリコン膜などで構成されるゲート絶縁
層８４を積層し、第２ゲート電極３８ｂと半導体層２８
との間には、中間絶縁層５８ｂ、フローティングゲート
５６ｂ、トンネル絶縁層６０を形成する以外は、前記第
１実施形態と同様にして、不揮発性半導体メモリ装置を
製造する。
【００８５】本実施形態では、第１ゲート電極３６ｂが
読み出し用ゲート電極となり、第２ゲート電極３８ｂが
書き込み用ゲート電極となる。
【００８６】本実施形態においても、前記第３実施形態
と同様な作用効果が期待できる。
【００８７】第５実施形態 図１０に示すように、本実施形態では、強誘電体層９２
およびフローティングゲート５６を用い、いわゆるＸＭ
ＯＳ構造を前提として、不揮発性半導体メモリ装置を構
成する。本実施形態に係る不揮発性半導体メモリ装置
は、図６に示すフローティングゲート型ＸＭＯＳ構造不
揮発性半導体メモリ装置の変形であり、フローティング
ゲート５６ｃと第１ゲート電極３６ｃとの間の中間絶縁
膜に、強誘電体層９２を積層させている。以下、詳述す
る。ただし、前記各実施形態と共通する部分の説明は一
部省略する。
【００８８】図１０に示すように、本実施形態では、Ｓ
ＯＩ構造を有し、支持基板２４の上に、ＳＯＩ型絶縁層
２６が形成してあり、このＳＯＩ型絶縁層２６の上に、
ＳＯＩ型半導体層２８が島状に形成してある。該半導体
層２８のチャネル領域３０の両側には、第１ゲート絶縁
層９３と第２ゲート絶縁層９６とが積層してある。ま
た、第１ゲート絶縁層９３側には、第１ゲート電極３６
ｃが積層され、第２ゲート絶縁層９６側には、第２ゲー
ト電極３８ｃが積層され、これらは、チャネル領域３０
の両側に位置するようになっている。
【００８９】半導体層２８のチャネル領域３０の平面方
向に沿った両側には、第２ゲート電極３８ｃに対して自
己整合的にソース・ドレイン領域４０，４２が形成して
ある。また、これらソース・ドレイン領域４０，４２に
対して電気的に接続されるビット線となる配線層４４，
４６が、絶縁層２６の上に形成してある。
【００９０】本実施形態では、第１ゲート絶縁層９３中
に、チャネル領域３０側から、絶縁層９０、フローティ
ングゲート５６ｃ、バッファ層９４および強誘電体層９
２が積層してある。チャネル領域３０の下側に位置する
この積層構造は、ＭＦＭＩＳ（Metal Ferroelectric Me
tal Insulator Semiconductor）構造であり、強誘電体
層９２の高速分極反転と残留分極とを利用した不揮発性
メモリ構造である。フローティングゲート５６ｃには、
書き込み用のゲート電極である第１ゲート電極３６ｃか
らの＋Ｖまたは−Ｖの電圧に応じて、強誘電体層９２の
分極方向が変化し、フローティングゲート５６ｃに電荷
が発生し、データの記憶が可能となる。
【００９１】本実施形態では、半導体層２８の厚さは、
半導体層２８の一方の表面の電界が他方の表面にまで影
響を及ぼす程度以下の厚さである。半導体層２８の厚さ
は、具体的には、前述した数式（１）または（１’）に
より決定され、半導体層がシリコン単結晶の場合には、
たとえば１００ｎｍ以下程度である。
【００９２】本実施形態において、強誘電体層９２は、
特に限定されないが、たとえばＰＺＴ（Pb-Zr-Ti-O）、
ＰＬＺＴ（Pb-La-Zr-Ti-O）、Ｙ1 （ＳｒＢｉ2 Ｔａ2
Ｏ9）、ＰＴ（ＰｂＴｉＯ3 ）などで構成される。バッ
ファ層９４は、強誘電体層９２の結晶性を保つためのも
のであり、必ずしも設けなくても良い。バッファ層９４
としては、ＰＴに対して酸化セリウム（ＳｅＯ2 ）膜、
ＰＺＴ，ＰＬＺＴ，Ｙ 1 に対しては白金（Ｐｔ）膜，酸
化ルテニウム（ＲｕＯ2 ）膜，イリジウム／酸化イリジ
ウム（Ｉｒ／ＩｒＯ2 ）の二層構造膜などを用いること
ができる。フローティングゲート５６ｃとしては、たと
えばポリシリコン膜を用いることができる。絶縁層９０
としては、たとえば酸化シリコンなどを用いることがで
きる。第１ゲート電極３６ｃとしては、ポリシリコン
膜、タングステン膜、ポリサイド膜、Ｐｔ膜などを用い
ることができる。第２ゲート電極３８ｃとしては、ポリ
シリコン膜、ポリサイド膜などを用いることができる。
第２ゲート絶縁層９６としては、酸化シリコンなどを用
いることができる。
【００９３】なお、バッファ層が白金またはＩｒ／Ｉｒ
Ｏ2 のように導電膜の場合には、これをフローティング
ゲートとして用いることができる。この場合には、フロ
ーティングゲート５６ｃと絶縁層９０との間に、ＴｉＮ
などで構成された汚染防止／接着層を設ける。また、フ
ローティングゲートをポリシリコンとする場合には、Ｐ
ｔ，ＩｒＯ2 ，ＲｕＯ2 などのバッファ層との間にＴｉ
Ｎなどの合金防止層を設ける。
【００９４】本実施形態では、強誘電体層９２の分極反
転およびその残留分極を利用して、第１ゲート電極３６
ｃからデータの書き込み・消去を行う以外は、前記第１
実施形態と同様な作用効果を有する。特に、本実施形態
では、強誘電体層を利用していることから、分極反転に
要する書き込み電圧が、フローティングゲート単独型の
ものよりも低く設定することができ、低電圧化にも寄与
する。
【００９５】第６実施形態 本実施形態では、図１１に示すように、図１０に示す実
施形態の変形例であり、チャネル領域３０の下に設けら
れる第１ゲート電極３６ｄが読み出し電極となり、チャ
ネル領域３０の上に設けられる第２ゲート電極３８ｄが
書き込み・消去用電極となる。第１ゲート電極３６ｄと
チャネル領域３０との間には、単層の第１ゲート絶縁層
９３ｄが設けられ、第２ゲート電極３８ｄとチャネル領
域３０との間には、強誘電体層９２ｄ、バッファ層９４
ｄ、フローティングゲート５６ｄおよび絶縁層９６ｄが
設けられる。
【００９６】本実施形態においても、前記第５実施形態
と同様な作用効果が期待できる。
【００９７】第７実施形態 図１２に示すように、本実施形態では、電荷蓄積層とし
て窒化シリコン膜と酸化シリコン膜との積層膜であるＯ
Ｎ膜を用い、いわゆるＸＭＯＳ構造を前提として、不揮
発性半導体メモリ装置を構成する。本実施形態に係る不
揮発性半導体メモリ装置は、図１に示すフローティング
ゲート型ＸＭＯＳ構造不揮発性半導体メモリ装置の変形
であり、図１に示すＯＮＯ膜の代わりに、ＯＮ膜から成
る第１ゲート絶縁層３２ｅを用いている。ＯＮ膜は、Ｏ
ＮＯ膜と同様に、電荷蓄積機能を有する。以下、詳述す
る。ただし、前記各実施形態と共通する部分の説明は一
部省略する。
【００９８】図１２に示すように、本実施形態では、Ｓ
ＯＩ構造を有し、支持基板２４の上に、ＳＯＩ型絶縁層
２６が形成してあり、このＳＯＩ型絶縁層２６の上に、
ＳＯＩ型半導体層２８が島状に形成してある。各半導体
層２８のチャネル領域３０の両側には、第１ゲート絶縁
層３２ｅと第２ゲート絶縁層３４ｅとが積層してある。
また、第１ゲート絶縁層３２ｅ側には、第１ゲート電極
３６ｅが積層され、第２ゲート絶縁層３４ｅ側には、第
２ゲート電極３８ｅが積層され、これらは、チャネル領
域３０の両側に位置するようになっている。
【００９９】半導体層２８のチャネル領域３０の平面方
向に沿った両側には、第２ゲート電極３８ｃに対して自
己整合的にソース・ドレイン領域４０，４２が形成して
ある。また、これらソース・ドレイン領域４０，４２に
対して電気的に接続されるビット線となる配線層４４，
４６が、絶縁層２６の上に形成してある。
【０１００】本実施形態では、チャネル領域３０の下に
位置する第１ゲート絶縁膜３２ｅを、電荷蓄積機能を有
するＯＮ膜で構成している。その他の構成は、図１に示
す実施形態と同様である。
【０１０１】本実施形態では、図１に示す前記第１実施
形態と同様な作用効果を有する。
【０１０２】第８実施形態 本実施形態では、図１３に示すように、図１２に示す実
施形態の変形例であり、チャネル領域３０の下に設けら
れる第１ゲート電極３６ｆが読み出し電極となり、チャ
ネル領域３０の上に設けられる第２ゲート電極３８ｆが
書き込み・消去用電極となる。第１ゲート電極３６ｆと
チャネル領域３０との間には、単層の第１ゲート絶縁層
３２ｆが設けられ、第２ゲート電極３８ｆとチャネル領
域３０との間には、ＯＮ膜からなる第２ゲート絶縁膜３
４ｆが設けられる。
【０１０３】本実施形態においても、前記第７実施形態
と同様な作用効果が期待できる。
【０１０４】第９実施形態 本実施形態は、前記第１〜８のいずれかの実施形態の変
形例であり、ＳＯＩ構造を、張り合わせ法以外の方法で
形成した実施形態である。
【０１０５】図１４に示すように、本実施形態では、シ
リコン単結晶ウエハなどで構成される半導体基板１００
の表面から所定深さの位置に、ｎ型またはｐ型不純物濃
度のピークがくるように、所定パターンでイオン注入を
行い、第１ゲート電極１０２を形成する。その後、その
ゲート電極１０２の上に位置する深さで濃度ピークが得
られるように、Ｏ2 のイオン注入を全面に行い、ＳＯＩ
型絶縁層１０４を形成する。そのため、絶縁層１０４の
上には、シリコン単結晶で構成された半導体層１０６が
形成される。この半導体層を利用して、前記第１〜第８
実施形態に係るＸＭＯＳ構造利用不揮発性半導体メモリ
装置を形成する。
【０１０６】本実施形態でも、前記第１〜８のいずれか
に記載の不揮発性半導体メモリ装置のメモリセル構造を
実現することができ、しかも、張り合わせＳＯＩ法に比
較して、その製法が容易である。
【０１０７】第１０実施形態 本実施形態は、前記第１〜８のいずれかの実施形態の変
形例であり、図１５に示すように、張り合わせ法以外の
方法によりＳＯＩ構造を得るための実施形態である。シ
リコン単結晶ウエハなどで構成された半導体基板１００
の上に、第１ゲート電極１１０が所定パターンで埋め込
まれた絶縁層１０８を形成し、絶縁層１０８に、半導体
基板１００の表面に露出するコンタクトホール１１２を
形成する。その後、ＣＶＤ法によりアモルファスシリコ
ン膜を成長させ、ラテラル固相エピタキシャル技術を用
いて、コンタクトホール１１２の底部から半導体層１１
４を結晶化させる。
【０１０８】次に、半導体層１１４の上に、第２ゲート
絶縁層を構成するゲート絶縁層１１６、フローティング
ゲート１１８、中間絶縁層１２０および第２ゲート電極
１２２を形成する。ゲート電極、フローティングゲート
および絶縁層の材質に関しては、前記実施形態と同様で
ある。
【０１０９】本実施形態でも、前記第１〜８のいずれか
に記載の不揮発性半導体メモリ装置のメモリセル構造を
実現することができ、しかも、張り合わせＳＯＩ法に比
較して、その製法が容易である。
【０１１０】なお、上述した各実施形態においては、不
揮発性半導体メモリ装置のメモリセル構成をＮＯＲ型と
したが、本発明の構成は、ＮＡＮＤ型に対しても適用す
ることができる。以下に、本発明を適用したＮＡＮＤ型
の不揮発性半導体メモリ装置のいくつかの実施形態につ
いて説明する。
【０１１１】第１１実施形態 本実施形態では、前記第１実施形態と同様に、電荷蓄積
層としてＯＮＯ膜を用い、いわゆるＸＭＯＳ構造を利用
して、ＮＡＮＤ型の不揮発性半導体メモリ装置を構成す
る。
【０１１２】本実施形態に係る不揮発性半導体メモリ装
置における一メモリセルの要部断面を図１６に示す。図
１６に示すように、本実施形態に係る不揮発性半導体メ
モリ装置２０２は、ＳＯＩ構造を有し、支持基板２０４
の上に、ＳＯＩ型絶縁層２０６が形成してあり、このＳ
ＯＩ型絶縁層２０６の上に、複数（本実施形態では８）
のＳＯＩ型半導体層２０８が連結された状態で形成して
ある。各半導体層２０８のチャネル領域２１０の両側に
は、第１ゲート絶縁層２１２と第２ゲート絶縁層２１４
とが積層してある。また、第１ゲート絶縁層２１２側に
は、第１ゲート電極２１６が積層され、第２ゲート絶縁
層２１４側には、第２ゲート電極２１８が積層され、こ
れらは、チャネル領域２１０の両側に位置するようにな
っている。
【０１１３】半導体層２０８のチャネル領域２１０の平
面方向に沿った両側には、第２ゲート電極２１８に対し
て自己整合的にソース・ドレイン領域２２０，２２２が
形成してある。また、これらソース・ドレイン領域２２
０，２２２に対して電気的に接続されるビット線となる
配線層２２４，２２６が、絶縁層２０６の上に形成して
ある。なお、隣接するメモリセル間のソース・ドレイン
領域２２０，２２２は共有する（直列に接続された）構
造となっており、各チャネル領域２１０は連結した構造
となっている。
【０１１４】本実施形態では、第１ゲート絶縁層２１２
がＯＮＯ膜（酸化シリコン膜と窒化シリコン膜と酸化シ
リコン膜との三層膜）で構成され、電荷蓄積層を構成す
る。そして、第１ゲート電極２１６がデータの書き込み
用（データの消去を兼ねる；以下同様）電極となり、第
２ゲート電極２１８がデータの読み出し用電極となる。
【０１１５】本実施形態では、半導体層２０８の厚さ
は、半導体層２０８の一方の表面の電界が他方の表面に
まで影響を及ぼす程度以下の厚さである。半導体層２０
８の厚さは、具体的には、前述した数式（１）または
（１’）により決定され、たとえば半導体層がシリコン
単結晶の場合で、チャネル領域の不純物濃度が１０17／
ｃｍ3 以上の場合には、たとえば１００ｎｍ以下程度で
ある。
【０１１６】本実施形態に係る不揮発性半導体メモリ装
置のメモリセルの等価回路図を図１７に示す。図１７に
示すように、本実施形態に係る不揮発性半導体メモリ装
置は、各メモリセルＭＮ１…ＭＮ８毎に、それぞれ書き
込み用ワード線ＷＮ１ａ，ＷＮ２ａ，…，ＭＮ８ａと、
読み出し用ワード線ＷＮ１ｂ，ＷＮ２ｂ，…，ＭＮ８ｂ
とが接続してあり、メモリセルＭＮ８にビット線ＢＮ１
ａが、メモリセルＭＮ１にビット線ＢＮ１ｂが接続して
ある。
【０１１７】本実施形態に係る不揮発性半導体メモリ装
置の製造方法は、前記第１実施形態と略同様であり、シ
リコン単結晶ウエハなどで構成される半導体基板の表面
に、段差を形成するマスク、配線、コンタクトのマスク
を変更するだけで、図１６に示す不揮発性半導体メモリ
装置２２の各メモリセルが製造される。
【０１１８】本実施形態に係る不揮発性半導体メモリ装
置では、図１６，１７に示すように、データの書き込み
／消去を行う場合には、書き込み用ワード線ＷＮ１ａ，
ＷＮ２ａ，…，ＷＮ８ａを通して、書き込み用の第１ゲ
ート電極２１６に書き込み用電圧を印加する。この書き
込み用電圧としては、特に限定されないが、たとえば５
〜９Ｖである。この書き込み用電圧の印加により、電荷
蓄積層を構成する第１ゲート絶縁層２１２のＯＮＯ膜中
に、電荷が蓄積される。この蓄積された電荷による電界
は、半導体層２０８の第２ゲート絶縁層２１４表面にま
で影響する。
【０１１９】このため、データの読み出し時に、図１７
に示す読み出し用ワード線ＷＮ１ｂ，ＷＮ２ｂ，…，Ｗ
Ｎ８ｂを通して、図１６に示す読み出し用の第１ゲート
電極２１８に読み出し用電圧を印加することで、蓄積さ
れているデータを読み出すことができる。読み出し用電
圧としては、特に限定されないが、たとえば０．７Ｖ程
度である。
【０１２０】前述したように、従来の不揮発性半導体メ
モリ装置の構造では、読み出し用電極と書き込み用電極
とが同一であったために、データの読み出し時に非選択
セルへの誤書き込み（読み出しディスターブ）が起こる
可能性が大きかった。本実施形態では、書き込み用電極
と読み出し用電極とが異なるため、読み出しディスター
ブなどの不都合が生じることを効果的に防止することが
できる。
【０１２１】また、読み出し用電極となる第２ゲート電
極２１８下の第２ゲート絶縁層２１４の厚さは、周辺ト
ランジスタとプロセスコンパティブルとするために、書
き込み電圧を考慮することなく、６〜８ｎｍ程度に比較
的厚く構成することができ、逆に第１ゲート絶縁層２１
２中の酸化シリコン膜の厚さは、書き込み用電圧を低減
するために４ｎｍ程度以下に薄く構成することができ
る。
【０１２２】さらに、本実施形態では、半導体層２０８
のチャネル領域２１０の両側に、それぞれ第１ゲート絶
縁層２１２および第２ゲート絶縁層２１４を介して第１
ゲート電極２１６および第２ゲート電極２１８が積層さ
れる、いわゆるＸＭＯＳ構造を採用している。このた
め、チャネル不純物濃度の統計的な揺らぎの影響を受け
ず、前記第１ゲート電極２１６、第２ゲート電極２１８
およびチャネル領域２１０との仕事関数の関係によっ
て、しきい値電圧を制御することができ、従来のバルク
ＭＯＳトランジスタの微細化限界と言われている0.1 μ
m 世代以降の時代においても微細化が可能である。
【０１２３】さらにまた、本実施形態では、第２ゲート
絶縁層２１４および第２ゲート電極２１８については、
周辺回路などの他の回路作製プロセスと同一に作製する
ことが可能である。このため、メモリセル部以外の回路
ともプロセス互換性が高い。
【０１２４】第１２実施形態 本実施形態では、図１８に示すように、第１ゲート絶縁
層２１２ａを酸化シリコン膜などの電荷蓄積機能を有さ
ない単層の酸化シリコン膜などで構成し、第２ゲート絶
縁層２１４ａをＯＮＯ膜などの電荷蓄積層で構成してあ
る以外は、前記第１１実施形態と同様にして、不揮発性
半導体メモリ装置２０２ａを製造する。
【０１２５】本実施形態では、第１ゲート電極２１６が
読み出し用ゲート電極となり、第２ゲート電極２１８が
書き込み用ゲート電極となる。
【０１２６】本実施形態においても、前記第１１実施形
態と同様な作用効果が期待できる。
【０１２７】第１３実施形態 図１９に示すように、本実施形態では、電荷蓄積層とし
てフローティングゲート２３６を用い、いわゆるＸＭＯ
Ｓ構造を前提として、ＮＡＮＤ型不揮発性半導体メモリ
装置を構成する。
【０１２８】図１９に示すように、本実施形態に係る不
揮発性半導体メモリ装置２０２ｂは、ＳＯＩ構造を有
し、支持基板２０４の上に、ＳＯＩ型絶縁層２０６が形
成してあり、このＳＯＩ型絶縁層２０６の上に、ＳＯＩ
型半導体層２０８が連結した状態で形成してある。各半
導体層２０８のチャネル領域２１０の両側には、第１ゲ
ート絶縁層２３９と第２ゲート絶縁層２４２とが積層し
てある。また、第１ゲート絶縁層２３９側には、第１ゲ
ート電極２１６ａが積層され、第２ゲート絶縁層２４２
側には、第２ゲート電極２１８ａが積層され、これら
は、チャネル領域２１０の両側に位置するようになって
いる。
【０１２９】第１ゲート絶縁層２３９は、中間絶縁層２
３８と、トンネル絶縁層２４０とから成り、これら膜２
３８，２４０間に、フローティングゲート２３６を介在
させている。本実施形態では、フローティングゲート２
３６が電荷蓄積層と成る。半導体層２０８のチャネル領
域２１０の平面方向に沿った両側には、第２ゲート電極
２１８に対して自己整合的にソース・ドレイン領域２２
０，２２２が形成してある。また、これらソース・ドレ
イン領域２２０，２２２に対して電気的に接続されるビ
ット線となる配線層２４６，２４８が、層間絶縁層２４
４の上に形成してある。なお、隣接するメモリセル間の
ソース・ドレイン領域２２０，２２２は共有する（直列
に接続された）構造となっており、各チャネル領域２１
０は連結した構造となっている。
【０１３０】本実施形態では、メモリセル部において、
第１ゲート電極２１６ａがデータの書き込み用電極とな
り、第２ゲート電極２１８ａがデータの読み出し用電極
となる。本実施形態では、半導体層２０８の厚さは、半
導体層２０８の一方の表面の電界が他方の表面にまで影
響を及ぼす程度以下の厚さである。半導体層２０８の厚
さは、具体的には、前述した数式（１）または（１’）
により決定され、半導体層がシリコン単結晶の場合に
は、たとえば１００ｎｍ以下程度である。
【０１３１】本実施形態に係る不揮発性半導体メモリ装
置のメモリセルの等価回路図は、前記第１１実施形態と
同様に、図１７に示す構成となる。
【０１３２】本実施形態に係る不揮発性半導体メモリ装
置の製造方法は、周辺回路部の製造工程を除いて、前記
第３実施形態と略同様であり、シリコン単結晶ウエハな
どで構成される半導体基板の表面に、段差を形成するマ
スク、配線、コンタクトのマスクを変更するだけで、図
１９に示す不揮発性半導体メモリ装置２０２ｂの各メモ
リセルが製造される。
【０１３３】本実施形態では、フローティングゲート２
３６に電荷が蓄積される以外は、前記第１１実施形態と
同様な作用効果を有する。
【０１３４】第１４実施形態 本実施形態では、図２０に示すように、第１ゲート電極
２１６ｂと半導体層２０８との間には、単層の酸化シリ
コン膜などで構成されるゲート絶縁層２７０を積層し、
第２ゲート電極２１８ｂと半導体層２０８との間には、
中間絶縁層２３８ｂ、フローティングゲート２３６ｂ、
トンネル絶縁層２４０ｂを形成する以外は、前記第１３
実施形態と同様にして、不揮発性半導体メモリ装置を製
造する。
【０１３５】本実施形態では、第１ゲート電極２１６ｂ
が読み出し用ゲート電極となり、第２ゲート電極２１８
ｂが書き込み用ゲート電極となる。
【０１３６】本実施形態においても、前記第１３実施形
態と同様な作用効果が期待できる。
【０１３７】第１５実施形態 図２１に示すように、本実施形態では、強誘電体層２８
２およびフローティングゲート２３６を用い、いわゆる
ＸＭＯＳ構造を前提として、不揮発性半導体メモリ装置
を構成する。本実施形態に係る不揮発性半導体メモリ装
置は、図１９に示すフローティングゲート型ＸＭＯＳ構
造不揮発性半導体メモリ装置の変形であり、フローティ
ングゲート２３６ｃと第１ゲート電極２１６ｃとの間の
中間絶縁膜に、強誘電体層２８２を積層させている。以
下、詳述する。ただし、前記各実施形態と共通する部分
の説明は一部省略する。
【０１３８】図２１に示すように、本実施形態では、Ｓ
ＯＩ構造を有し、支持基板２０４の上に、ＳＯＩ型絶縁
層２０６が形成してあり、このＳＯＩ型絶縁層２０６の
上に、ＳＯＩ型半導体層２０８が連結した状態で形成し
てある。半導体層２０８のチャネル領域２１０の両側に
は、第１ゲート絶縁層２８３と第２ゲート絶縁層２８６
とが積層してある。また、第１ゲート絶縁層２８３側に
は、第１ゲート電極２１６ｃが積層され、第２ゲート絶
縁層２８６側には、第２ゲート電極２１８ｃが積層さ
れ、これらは、チャネル領域２１０の両側に位置するよ
うになっている。
【０１３９】半導体層２０８のチャネル領域２１０の平
面方向に沿った両側には、第２ゲート電極２１８ｃに対
して自己整合的にソース・ドレイン領域２２０，２２２
が形成してある。また、これらソース・ドレイン領域２
２０，２２２に対して電気的に接続されるビット線とな
る配線層２４６，２４８が、層間絶縁層２４４の上に形
成してある。なお、隣接するメモリセル間のソース・ド
レイン領域２２０，２２２は共有する（直列に接続され
た）構造となっており、各チャネル領域２１０は連結し
た構造となっている。
【０１４０】本実施形態では、第１ゲート絶縁層２８３
中に、チャネル領域２１０側から、絶縁層２８０、フロ
ーティングゲート２３６ｃ、バッファ層２８４および強
誘電体層２８２が積層してある。チャネル領域２１０の
下側に位置するこの積層構造は、前述したＭＦＭＩＳ構
造であり、強誘電体層２８２の高速分極反転と残留分極
とを利用した不揮発性メモリ構造である。フローティン
グゲート２３６ｃには、書き込み用のゲート電極である
第１ゲート電極２１６ｃからの＋Ｖまたは−Ｖの電圧に
応じて、強誘電体層２８２の分極方向が変化し、フロー
ティングゲート２３６ｃに電荷が発生し、データの記憶
が可能となる。
【０１４１】本実施形態では、半導体層２０８の厚さ
は、半導体層２０８の一方の表面の電界が他方の表面に
まで影響を及ぼす程度以下の厚さである。半導体層２０
８の厚さは、具体的には、前述した数式（１）または
（１’）により決定され、半導体層がシリコン単結晶の
場合には、たとえば１００ｎｍ以下程度である。
【０１４２】本実施形態において、強誘電体層２８２
は、特に限定されないが、前記第５実施形態と同様、た
とえばＰＺＴ（Pb-Zr-Ti-O）、ＰＬＺＴ（Pb-La-Zr-Ti-
O）、Ｙ1 （ＳｒＢｉ2 Ｔａ2 Ｏ9 ）、ＰＴ（ＰｂＴｉ
Ｏ3 ）などで構成される。バッファ層２８４は、強誘電
体層２８２の結晶性を保つためのものであり、必ずしも
設けなくても良い。バッファ層２８４としては、ＰＴに
対して酸化セリウム（ＳｅＯ2 ）膜、ＰＺＴ，ＰＬＺ
Ｔ，Ｙ1 に対しては白金（Ｐｔ）膜，酸化ルテニウム
（ＲｕＯ2 ）膜，イリジウム／酸化イリジウム（Ｉｒ／
ＩｒＯ2 ）の二層構造膜などを用いることができる。フ
ローティングゲート２３６ｃとしては、たとえばポリシ
リコン膜を用いることができる。絶縁層２８０として
は、たとえば酸化シリコンなどを用いることができる。
第１ゲート電極２１６ｃとしては、ポリシリコン膜、タ
ングステン膜、ポリサイド膜、Ｐｔ膜などを用いること
ができる。第２ゲート電極２１８ｃとしては、ポリシリ
コン膜、ポリサイド膜などを用いることができる。第２
ゲート絶縁層２１６としては、酸化シリコンなどを用い
ることができる。
【０１４３】なお、バッファ層が白金またはＩｒ／Ｉｒ
Ｏ2 のように導電膜の場合には、これをフローティング
ゲートとして用いることができる。この場合には、フロ
ーティングゲート２３６ｃと絶縁層２８０との間に、Ｔ
ｉＮなどで構成された汚染防止／接着層を設ける。ま
た、フローティングゲートをポリシリコンとする場合に
は、Ｐｔ，ＩｒＯ2 ，ＲｕＯ2 などのバッファ層との間
にＴｉＮなどの合金防止層を設ける。
【０１４４】本実施形態では、強誘電体層２８２の分極
反転およびその残留分極を利用して、第１ゲート電極２
１６ｃからデータの書き込み・消去を行う以外は、前記
第１１実施形態と同様な作用効果を有する。特に、本実
施形態では、強誘電体層を利用していることから、分極
反転に要する書き込み電圧が、フローティングゲート単
独型のものよりも低く設定することができ、低電圧化に
も寄与する。
【０１４５】第１６実施形態 本実施形態では、図２２に示すように、図２１に示す実
施形態の変形例であり、チャネル領域２１０の下に設け
られる第１ゲート電極２１６ｄが読み出し電極となり、
チャネル領域２１０の上に設けられる第２ゲート電極２
１８ｄが書き込み・消去用電極となる。第１ゲート電極
２１６ｄとチャネル領域２１０との間には、単層の第１
ゲート絶縁層２８３ｄが設けられ、第２ゲート電極２１
８ｄとチャネル領域２１０との間には、強誘電体層２８
２ｄ、バッファ層２８４ｄ、フローティングゲート２３
６ｄおよび絶縁層２８６ｄが設けられる。
【０１４６】本実施形態においても、前記第１５実施形
態と同様な作用効果が期待できる。
【０１４７】第１７実施形態 図２３に示すように、本実施形態では、電荷蓄積層とし
て窒化シリコン膜と酸化シリコン膜との積層膜であるＯ
Ｎ膜を用い、いわゆるＸＭＯＳ構造を前提として、不揮
発性半導体メモリ装置を構成する。本実施形態に係る不
揮発性半導体メモリ装置は、図１６に示すフローティン
グゲート型ＸＭＯＳ構造不揮発性半導体メモリ装置の変
形であり、図１６に示すＯＮＯ膜の代わりに、ＯＮ膜か
ら成る第１ゲート絶縁層２１２ｅを用いている。ＯＮ膜
は、ＯＮＯ膜と同様に、電荷蓄積機能を有する。以下、
詳述する。ただし、前記各実施形態と共通する部分の説
明は一部省略する。
【０１４８】図２３に示すように、本実施形態では、Ｓ
ＯＩ構造を有し、支持基板２０４の上に、ＳＯＩ型絶縁
層２０６が形成してあり、このＳＯＩ型絶縁層２０６の
上に、ＳＯＩ型半導体層２０８が連結した状態で形成し
てある。各半導体層２０８のチャネル領域２１０の両側
には、第１ゲート絶縁層２１２ｅと第２ゲート絶縁層２
１４ｅとが積層してある。また、第１ゲート絶縁層２１
２ｅ側には、第１ゲート電極２１６ｅが積層され、第２
ゲート絶縁層２１４ｅ側には、第２ゲート電極２１８ｅ
が積層され、これらは、チャネル領域２１０の両側に位
置するようになっている。
【０１４９】半導体層２０８のチャネル領域２１０の平
面方向に沿った両側には、第２ゲート電極２１８ｃに対
して自己整合的にソース・ドレイン領域２２０，２２２
が形成してある。また、これらソース・ドレイン領域２
２０，２２２に対して電気的に接続されるビット線とな
る配線層２２４，２２６が、絶縁層２０６の上に形成し
てある。なお、隣接するメモリセル間のソース・ドレイ
ン領域２２０，２２２は共有する（直列に接続された）
構造となっており、各チャネル領域２１０は連結した構
造となっている。
【０１５０】本実施形態では、チャネル領域２１０の下
に位置する第１ゲート絶縁膜２１２ｅを、電荷蓄積機能
を有するＯＮ膜で構成している。その他の構成は、図１
６に示す実施形態と同様である。
【０１５１】本実施形態では、図１６に示す前記第１１
実施形態と同様な作用効果を有する。
【０１５２】第１８実施形態 本実施形態では、図２４に示すように、図２３に示す実
施形態の変形例であり、チャネル領域２１０の下に設け
られる第１ゲート電極２１６ｆが読み出し電極となり、
チャネル領域２１０の上に設けられる第２ゲート電極２
１８ｆが書き込み・消去用電極となる。第１ゲート電極
２１６ｆとチャネル領域２１０との間には、単層の第１
ゲート絶縁層２１２ｆが設けられ、第２ゲート電極２１
８ｆとチャネル領域２１０との間には、ＯＮ膜からなる
第２ゲート絶縁膜２１４ｆが設けられる。
【０１５３】本実施形態においても、前記第１７実施形
態と同様な作用効果が期待できる。
【０１５４】第１９実施形態 本実施形態は、前記第１〜１８のいずれかの実施形態の
変形例であり、半導体層２８から電荷を引き抜くための
電極（以下、引き抜き電極という）を設けた場合の実施
形態である。ここでは、第１実施形態との対比において
その構造および製造方法について説明する。
【０１５５】図２５に、電荷蓄積層としてＯＮＯ膜を有
するＸＭＯＮＯＳ構造のＮＯＲ型不揮発性半導体メモリ
装置に対して前記引き抜き電極を形成した場合の一メモ
リセルの構造を模式的に示す。図２５中、（Ａ）は斜視
図、（Ｂ）は（Ａ）において正面から見た図、（Ｃ）は
（Ａ）において側面から見た図である。
【０１５６】図２５に示すように、本実施形態に係る不
揮発性半導体メモリ装置２２ｃは、ＳＯＩ構造を有し、
支持基板（２４）の上に、ＳＯＩ型絶縁層２６が形成し
てあり、このＳＯＩ型絶縁層２６の上に、ＳＯＩ型半導
体層２８が島状に所定間隔をおいて形成してある。ＳＯ
Ｉ型絶縁層２６中には、一部が半導体層２８の一側対し
て接続された半導体層２８中に存在する電荷を引き出す
ための引き抜き電極３００が形成されている。そして、
各半導体層２８のチャネル領域３０の両側には、第１ゲ
ート絶縁層３２と第２ゲート絶縁層３４とが積層してあ
る。また、第１ゲート絶縁層３２側には、第１ゲート電
極３６が積層され、第２ゲート絶縁層３４側には、第２
ゲート電極３８が積層され、これらは、チャネル領域３
０の両側に位置するようになっている。
【０１５７】半導体層２８のチャネル領域３０の平面方
向に沿った両側には、第２ゲート電極３８に対して自己
整合的にソース・ドレイン領域４０，４２が形成してあ
る。また、これらソース・ドレイン領域４０，４２に対
して電気的に接続されるビット線となる配線層４４，４
６が、絶縁層２６の上に形成してある。
【０１５８】本実施形態では、半導体層２８中に存在す
る電荷を引き出すための引き抜き電極３００が設けられ
ていることから、半導体層２８の電位を任意に設定する
ことができ、これにより、均一な回路動作が保証され
る。
【０１５９】なお、本実施形態では、第１ゲート絶縁層
３２がＯＮＯ膜（酸化シリコン膜と窒化シリコン膜と酸
化シリコン膜との三層膜）で構成され、電荷蓄積層を構
成する。そして、第１ゲート電極３６がデータの書き込
み用（データの消去を兼ねる；以下同様）電極となり、
第２ゲート電極３８がデータの読み出し用電極となる。
【０１６０】また、本実施形態では、半導体層２８の厚
さは、半導体層２８の一方の表面の電界が他方の表面に
まで影響を及ぼす程度以下の厚さである。半導体層２８
の厚さは、具体的には、前述した数式（１）または
（１’）により決定され、たとえば半導体層がシリコン
単結晶の場合で、チャネル領域の不純物濃度が１０17／
ｃｍ3 以上の場合には、たとえば１００ｎｍ以下程度で
ある。
【０１６１】次に、本実施形態に係る不揮発性半導体メ
モリ装置の製造方法の一例について説明する。まず、初
めに、図２６（Ａ−１），（Ａ−２）に示すように、シ
リコン単結晶ウェーハなどで構成される半導体基板４７
の表面に、ＲＩＥ（反応性イオンエッチング）などを用
いて、段差４８を形成し、島状の半導体層用突起２８ａ
を形成する。
【０１６２】次に、図２６（Ｂ−１），（Ｂ−２）に示
すように、熱酸化法などを用いて酸化シリコン膜３０２
を形成し、その酸化シリコン膜３０２に段差４８の一面
側にの一部に達するコンタクトホール３０２ａを形成す
る。その後、図２６（Ｃ−１），（Ｃ−２）に示すよう
に、コンタクトホール３０２ａ内および酸化シリコン膜
３０２上に電極材料を堆積し、マスクを用いてエッチン
グによりパターニングを行って引き抜き電極３００を形
成する。次に、図２６（Ｄ−１），（Ｄ−２）に示すよ
うに、同じマスクを用いて引き抜き電極３００直下以外
の酸化シリコン膜３０２を除去する。
【０１６３】次に、図２７（Ｅ−１），（Ｅ−２）に示
すように、熱酸化法などを用いて酸化シリコン膜を形成
し、その酸化シリコン膜の上に、窒化シリコン膜を成膜
する。窒化シリコン膜は、たとえばＣＶＤ法により成膜
される。酸化シリコン膜の膜厚は、特に限定されない
が、たとえば１．０〜３．０ｎｍ程度である。窒化シリ
コン膜の膜厚は、２．０〜２０．０ｎｍ程度である。そ
の後、窒化シリコン膜の表面を熱酸化して、たとえば厚
さ２．０〜６．０ｎｍ程度の酸化シリコン膜を形成す
る。酸化シリコン膜と、窒化シリコン膜と、酸化シリコ
ン膜とで、ＯＮＯ膜から成る第１ゲート絶縁層３２が構
成される。
【０１６４】次に、図２７（Ｆ−１），（Ｆ−２）に示
すように、第１ゲート電極３６となるゲート材料とし
て、たとえばポリシリコン膜またはポリサイド膜をＣＶ
Ｄなどで成膜し、これをエッチングすることで、第１ゲ
ート電極３６のパターン加工を行う。引続き、第１ゲー
ト電極３６下の第１ゲート絶縁層３２以外をエッチング
により除去する。もちろん、ＯＮＯ膜は残置しておいて
も良い。
【０１６５】次に、図２７（Ｇ−１），（Ｇ−２）に示
すように、第１ゲート電極３６が形成された半導体基板
４７の上に、ＳＯＩ型絶縁層２６を成膜する。この絶縁
層２６は、たとえばＣＶＤ法により成膜された酸化シリ
コンで構成される。
【０１６６】次に、図２７（Ｈ−１），（Ｈ−２）に示
すように、ＳＯＩ型絶縁層２６の表面に、支持基板２４
を張り合わせる。実際には、絶縁層２６の表面に、平坦
化用のポリシリコン層をＣＶＤなどで堆積し、その表面
をメカノケミカル研磨（ＣＭＰ）などで研磨することに
より平坦化し、その平坦化された表面に、シリコンウエ
ハなどで構成された支持基板２４を張り合わせる。すな
わち、本実施形態に係るＳＯＩ構造の形成方法は、いわ
ゆる張り合わせＳＯＩ法である。
【０１６７】次に、図２８（Ｉ−１），（Ｉ−２）に示
すように、上下を逆にした状態で、半導体基板４７の表
面をＣＭＰ法などにより絶縁層２６の表面が露出するま
で研磨し、段差４８（半導体層用突起２８ａ）に相当す
る部分に、シリコン単結晶で構成されたＳＯＩ型半導体
層２８を残す。ＳＯＩ型絶縁層２６の上に残されたＳＯ
Ｉ型半導体層２８の厚みは、半導体層２８の一方の表面
の電界が他方の表面にまで影響を及ぼす程度以下の厚さ
であり、たとえば１００ｎｍ以下程度である。
【０１６８】次に、図２８（Ｊ−１），（Ｊ−２）に示
すように、半導体層２８の表面に、第２ゲート絶縁層３
４を形成する。この第２ゲート絶縁層３４は、たとえば
酸化シリコン膜などで構成され、ＣＶＤ法などにより成
膜される。この第２ゲート絶縁層３４の厚さは、特に限
定されないが、たとえば２．０〜１０．０ｎｍ程度であ
る。なお、第２ゲート絶縁層３４の成膜の前後に、半導
体層２８にしきい値調整のための不純物を導入すること
もできるが、本実施形態では、ゲート材料と半導体層と
の仕事関数差を適当なものに選択することで、不純物の
導入は省略することができる。
【０１６９】次に、第２ゲート絶縁層３４の上に、第２
ゲート電極３８となるゲート材料層として、たとえばポ
リシリコン膜あるいはポリサイド膜をＣＶＤ法などで堆
積し、そのゲート材料層をＲＩＥなどでパターン加工を
行い、第２ゲート電極３８を形成する。次に、この第２
ゲート電極３８に対して自己整合的に、不純物のイオン
注入を行い、半導体層２８に、ソース・ドレイン領域４
０，４２を形成する。イオン注入条件としては、特に限
定されないが、たとえば不純物として、Ａｓを用い、４
０〜８０ＫｅＶ、３×１０15〜５×１０15／ｃｍ2 の条
件である。不純物が導入されない第２ゲート電極３８の
直下の半導体層２８にはチャネル領域３０が形成され
る。
【０１７０】その後、ソース・ドレイン領域４０，４２
に対して接続される配線層４４，４６を、ポリシリコン
配線層、アルミニウム配線層、アルミニウム合金配線層
などで形成する。以上のようなプロセスにより、図２５
に示す不揮発性半導体メモリ装置２２ｃの各メモリセル
が製造される。
【０１７１】本実施形態に係る不揮発性半導体メモリ装
置では、前記第１実施形態の効果に加えて、半導体層２
８中に存在する電荷を引き出すための引き抜き電極３０
０が設けられていることから、半導体層２８の電位を任
意に設定することができ、これにより、均一な回路動作
を保証できる利点がある。
【０１７２】第２０実施形態 本実施形態では、図２９に示すように、第１ゲート電極
３６ａが引き抜き電極３００ａを迂回する形で形成して
あり、引き抜き電極３００ａの形成とＯＮＯ膜および裏
面ゲートの形成順序が反対で、裏面ゲートマスクを若干
変更すること以外は、前記第１９実施形態と同様にし
て、不揮発性半導体メモリ装置２２ｄを製造する。
【０１７３】本実施形態においても、前記第１９実施形
態と同様な作用効果が期待できる。
【０１７４】第２１実施形態 本実施形態は、前記第１〜２０のいずれかの実施形態の
変形例である。ここでは、第１実施形態との対比におい
てその構造を図３０に示す。本実施形態では、ＳＯＩ型
絶縁層２６内に形成されている第１ゲート電極３６ｇ
を、デザインルールに影響を及ぼす第２ゲート電極３８
と積極的に同じ大きさに加工せずに、第２ゲート電極３
８より大きく形成している。具体的には、チャネル領域
３０の平面方向において、第１ゲート電極３６ｇのソー
ス・ドレイン拡散層４０，４２とオーバーラップする領
域が第２ゲート電極３８より大きくなるように形成して
ある。
【０１７５】その他の構成は図１と同様であり、本実施
形態においても、前述した第１実施形態と同様の作用効
果を有する。
【０１７６】なお、本発明は、上述した実施形態に限定
されず、本発明の範囲内で種々に改変することができる
ことはいうまでもない。
【０１７７】
【発明の効果】本発明により実現される不揮発性半導体
メモリ装置によれば、チャネル不純物濃度の統計的な
揺らぎの影響を受けず、しきい値電圧を制御することが
でき、従来のバルクＭＯＳトランジスタの微細化限界と
言われている０．１μｍ世代以降の時代においても微細
化が可能である。
【０１７８】また、本発明では、対向する２つの電極
に、それぞれ書き込み／消去および読み出しの機能を分
担させることによって、読み出し中における非選択セル
のソフトライト状態をなくし、読み出しディスターブを
防止することができる。さらに本発明では、メモリー
セル部以外の周辺回路などの種々の回路部とのプロセス
コンバチビリティが高い。
【０１７９】さらにまた、本発明では、半導体層中に
存在する電荷を引き出すための引き抜き電極が設けられ
ていることから、半導体層の電位を任意に設定すること
ができ、これにより、均一な回路動作を保証できる利点
がある。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態に係る不揮発性半
導体メモリ装置の要部断面図である。
【図２】図２（Ａ）〜（Ｅ）は図１に示す不揮発性半導
体メモリ装置の製造工程を示す要部断面図である。
【図３】図３（Ｆ）〜（Ｈ）は図２の続きの工程を示す
要部断面図である。
【図４】図４は図１に示すＮＯＲ型不揮発性半導体メモ
リ装置の等価回路図である。
【図５】図５は本発明の第２実施形態に係る不揮発性半
導体メモリ装置の要部断面図である。
【図６】図６は本発明の第３実施形態に係る不揮発性半
導体メモリ装置の要部断面図である。
【図７】図７（Ａ）〜（Ｅ）は図６に示す不揮発性半導
体メモリ装置の製造工程を示す要部断面図である。
【図８】図８は図７の続きの工程を示す要部断面図であ
る。
【図９】図９は本発明の第４実施形態に係る不揮発性半
導体メモリ装置の要部断面図である。
【図１０】図１０は本発明の第５実施形態に係る不揮発
性半導体メモリ装置の要部断面図である。
【図１１】図１１は本発明の第６実施形態に係る不揮発
性半導体メモリ装置の要部断面図である。
【図１２】図１２は本発明の第７実施形態に係る不揮発
性半導体メモリ装置の要部断面図である。
【図１３】図１３は本発明の第８実施形態に係る不揮発
性半導体メモリ装置の要部断面図である。
【図１４】図１４は本発明の第９実施形態に係る不揮発
性半導体メモリ装置の要部断面図である。
【図１５】図１５は本発明の第１０実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図１６】図１６は本発明の第１１実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図１７】図１７は図１６に示すＮＡＮＤ型不揮発性半
導体メモリ装置の等価回路図である。
【図１８】図１８は本発明の第１２実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図１９】図１９は本発明の第１３実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図２０】図２０は本発明の第１４実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図２１】図２１は本発明の第１５実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図２２】図２２は本発明の第１６実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図２３】図２３は本発明の第１７実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図２４】図２４は本発明の第１８実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図２５】図２５は本発明の第１９実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図２６】図２６（Ａ）〜（Ｄ）は図２５に示す不揮発
性半導体メモリ装置の製造工程を示す要部断面図であ
る。
【図２７】図２７（Ｅ）〜（Ｇ）は図２６の続きの工程
を示す要部断面図である。
【図２８】図２８（Ｈ）〜（Ｊ）は図２７の続きの工程
を示す要部断面図である。
【図２９】図２９は本発明の第２０実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図３０】図３０は本発明の第２１実施形態に係る不揮
発性半導体メモリ装置の要部断面図である。
【図３１】図３１は従来の不揮発性半導体メモリ装置の
メモリセルの等価回路図である。
【図３２】図３２（Ａ）〜（Ｃ）は従来例に係る不揮発
性半導体メモリ装置の製造工程を示す要部断面図であ
る。
【図３３】図３３（Ｄ）〜（Ｆ）は図３２の続きの工程
を示す要部断面図である。
【図３４】図３４（Ｇ）〜（Ｉ）は図３３の続きの工程
を示す要部断面図である。
【図３５】図３５は一般的なＮＡＮＤ型不揮発性半導体
メモリ装置の等価回路図である。
【符号の説明】
２２…不揮発性半導体メモリ装置、２６，２０６…ＳＯ
Ｉ型絶縁層、２８，２０８…半導体層、３０，２１０…
チャネル領域、３２，３２ａ，５９，９３，３２ｅ，２
１２…第１ゲート絶縁層（第１絶縁層）、３４，３４
ａ，６２，９６，３４ｅ，２１４…第２ゲート絶縁層
（第２絶縁層）、３６，３６ａ，３６ｂ，３６ｃ，３６
ｅ，２１６…第１ゲート電極（第１電極）、３８，３８
ａ，３８ｂ，３８ｃ，３８ｅ，２１８…第２ゲート電極
（第２電極）、４０，４２，２２０，２２２…ソース・
ドレイン領域、５６，５６ｂ，５６ｃ，５６ｄ，２３６
…フローティングゲート、９２，９２ｄ，２８２…強誘
電体層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−34981（ＪＰ，Ａ) 特開 平６−89982（ＪＰ，Ａ) 特開 平６−244384（ＪＰ，Ａ) 特開 平５−275659（ＪＰ，Ａ) 特開 昭62−145768（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788 H01L 29/792

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 チャネル領域が形成される半導体層と、 前記半導体層のチャネル領域の両側にそれぞれ形成され
    る第１絶縁層および第２絶縁層と、 前記半導体層のチャネル領域の両側に、それぞれ前記第
    １絶縁層および第２絶縁層を介して積層される第１電極
    および第２電極とを有し、 前記第１絶縁層および第２絶縁層の少なくともいずれか
    一方の層中に、電荷蓄積機能を有する電荷蓄積層が形成
    してあり、 前記半導体層の厚さが、半導体層の一方の表面の電界が
    他方の表面にまで影響を及ぼす程度以下の厚さｄであ
    り、当該厚さｄは、以下の近似式により定義されている
    不揮発性半導体メモリ装置。 【数１】 ｄ≦（４εΦF ／ｑＮB ）1/2 ΦF ＝（ｋＴ／ｑ）ｌｎ（ＮB ／ｎi ）上記数式中、εは半導体層の誘電率、Φ F は仕事関数
    差、ｑは電子の電荷量、Ｎ B は半導体層のチャネル領域
    のアクセプタ濃度、ｋはボルツマン定数、Ｔは絶対温
    度、ｎ i は真性キャリア密度である。
  2. 【請求項２】 前記半導体層のチャネル領域の不純物濃
    度ＮB が真性キャリア濃度に近づいた場合には、半導体
    層の一方の表面の電界が他方の表面にまで影響を及ぼす
    程度以下の厚さｄは、以下の近似式により定義される請
    求項１に記載の不揮発性半導体メモリ装置。 【数２】 ｄ≦（εｋＴ／２ｎi ｑ2 ）1/2 上記数式中、εは半導体層の誘電率、ｑは電子の電荷
    量、ｋはボルツマン定数、Ｔは絶対温度、ｎ i は真性キ
    ャリア密度である。
  3. 【請求項３】 前記第１電極が、前記第１絶縁層中の電
    荷蓄積層に電荷を蓄積するための書き込み用電極であ
    り、前記第２電極が、データ読み出し用電極である請求
    項１に記載の不揮発性半導体メモリ装置。
  4. 【請求項４】 前記電荷蓄積層が、多層絶縁層により構
    成してある請求項１に記載の不揮発性半導体メモリ装
    置。
  5. 【請求項５】 前記電荷蓄積層が、第１絶縁層または第
    ２絶縁層中に埋め込まれたフローティングゲートである
    請求項１に記載の不揮発性半導体メモリ装置。
  6. 【請求項６】 前記第１絶縁層および第２絶縁層の少な
    くともいずれか一方の層中に、強誘電体層を含む請求項
    １に記載の不揮発性半導体メモリ装置。
  7. 【請求項７】 前記半導体層が、ＳＯＩ型絶縁層の上に
    形成されたＳＯＩ型半導体層である請求項１に記載の不
    揮発性半導体メモリ装置。
  8. 【請求項８】 前記半導体層が、エピタキシャル成長に
    より形成された請求項１に記載の不揮発性半導体メモリ
    装置。
  9. 【請求項９】 前記半導体層が、複数個のチャネル層を
    連結した構造を有する請求項１に記載の不揮発性半導体
    メモリ装置。
  10. 【請求項１０】 前記半導体層の少なくとも一部に、前
    記半導体層中に存在する電荷を引き出すための電極が接
    続してある請求項１に記載の不揮発性半導体メモリ装
    置。
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Publication number Priority date Publication date Assignee Title
JP2877103B2 (ja) * 1996-10-21 1999-03-31 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
JPH10308497A (ja) * 1997-05-08 1998-11-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6297096B1 (en) * 1997-06-11 2001-10-02 Saifun Semiconductors Ltd. NROM fabrication method
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP4810712B2 (ja) * 1997-11-05 2011-11-09 ソニー株式会社 不揮発性半導体記憶装置及びその読み出し方法
US6633499B1 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Method for reducing voltage drops in symmetric array architectures
US6633496B2 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US6430077B1 (en) 1997-12-12 2002-08-06 Saifun Semiconductors Ltd. Method for regulating read voltage level at the drain of a cell in a symmetric array
JP4931267B2 (ja) 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
US6445032B1 (en) * 1998-05-04 2002-09-03 International Business Machines Corporation Floating back gate electrically erasable programmable read-only memory(EEPROM)
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
GB2367423B (en) * 2000-09-28 2004-10-06 Seiko Epson Corp Semiconductor memory device
GB9818310D0 (en) * 1998-08-22 1998-10-14 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
JP3483484B2 (ja) * 1998-12-28 2004-01-06 富士通ディスプレイテクノロジーズ株式会社 半導体装置、画像表示装置、半導体装置の製造方法、及び画像表示装置の製造方法
US6532165B1 (en) * 1999-05-31 2003-03-11 Sony Corporation Nonvolatile semiconductor memory and driving method thereof
US6429063B1 (en) 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
CN1170320C (zh) * 2000-03-13 2004-10-06 松下电器产业株式会社 半导体装置及其制造方法
US6490204B2 (en) 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6928001B2 (en) * 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6396741B1 (en) * 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
JP2002050704A (ja) * 2000-08-01 2002-02-15 Sony Corp メモリ素子およびその製造方法並びに集積回路
JP2002050762A (ja) * 2000-08-02 2002-02-15 Sony Corp 表示素子およびその製造方法、並びに表示装置
JP5792918B2 (ja) 2000-08-14 2015-10-14 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニーＳａｎｄｉｓｋ ３Ｄ Ｌｌｃ 高集積メモリデバイス
WO2002045171A1 (en) 2000-11-28 2002-06-06 Advanced Micro Devices, Inc. Planar structure and methods of fabricating non-volatile memory devices
US6465306B1 (en) * 2000-11-28 2002-10-15 Advanced Micro Devices, Inc. Simultaneous formation of charge storage and bitline to wordline isolation
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6677805B2 (en) * 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
JP4815695B2 (ja) * 2001-05-24 2011-11-16 ソニー株式会社 不揮発性半導体メモリ装置の動作方法
KR100399350B1 (ko) * 2001-08-09 2003-09-26 삼성전자주식회사 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6583007B1 (en) 2001-12-20 2003-06-24 Saifun Semiconductors Ltd. Reducing secondary injection effects
DE10220922B4 (de) * 2002-05-10 2006-09-28 Infineon Technologies Ag Flash-Speicherzelle, Anordnung von Flash-Speicherzellen und Verfahren zur Herstellung von Flash-Speicherzellen
DE10223505A1 (de) 2002-05-27 2003-12-11 Infineon Technologies Ag Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) * 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7057234B2 (en) * 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
JP2004319651A (ja) * 2003-04-14 2004-11-11 Seiko Epson Corp メモリの素子及びその製造方法
KR100621628B1 (ko) 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
CN1707795A (zh) * 2004-06-01 2005-12-14 精工爱普生株式会社 存储单元及其制造方法
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
KR100696766B1 (ko) * 2004-12-29 2007-03-19 주식회사 하이닉스반도체 차지 트랩 인슐레이터 메모리 장치
DE102005017072A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Ladungsfalle- bzw. Ladung-Trap-Isolator-Speichereinrichtung
DE102005017534A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
KR100682212B1 (ko) * 2004-12-29 2007-02-12 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
KR100682211B1 (ko) * 2004-12-29 2007-02-12 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
DE102005017533A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
DE102005017071B4 (de) 2004-12-29 2011-09-15 Hynix Semiconductor Inc. Schwebe-Gate-Speichereinrichtung
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
KR100720223B1 (ko) * 2005-05-13 2007-05-21 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
US7402850B2 (en) * 2005-06-21 2008-07-22 Micron Technology, Inc. Back-side trapped non-volatile memory device
US7829938B2 (en) 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
TW200721511A (en) * 2005-09-28 2007-06-01 Koninkl Philips Electronics Nv Double gate non-volatile memory device and method of manufacturing such a memory device
JP4661707B2 (ja) * 2005-10-03 2011-03-30 セイコーエプソン株式会社 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US20070087503A1 (en) * 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
JP4671037B2 (ja) * 2005-12-20 2011-04-13 セイコーエプソン株式会社 記憶装置
KR100689842B1 (ko) * 2006-01-06 2007-03-08 삼성전자주식회사 강유전체막을 정보저장요소로 채택하는 플래시 메모리소자들 및 그 제조방법들
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7645617B2 (en) * 2006-07-27 2010-01-12 Hynix Semiconductor, Inc. Nonvolatile ferroelectric memory device using silicon substrate, method for manufacturing the same, and refresh method thereof
JP4364227B2 (ja) * 2006-09-29 2009-11-11 株式会社東芝 半導体記憶装置
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
US7898009B2 (en) * 2007-02-22 2011-03-01 American Semiconductor, Inc. Independently-double-gated transistor memory (IDGM)
US8530952B2 (en) * 2007-08-23 2013-09-10 Micron Technology, Inc. Systems, methods and devices for a memory having a buried select line
US8687417B2 (en) * 2007-10-05 2014-04-01 Globalfoundries Inc. Electronic device and method of biasing
FR2917533A1 (fr) * 2007-11-14 2008-12-19 Commissariat Energie Atomique Substrat a couche de stockage de charges electriques enterree et procede de realisation
WO2010097862A1 (ja) * 2009-02-24 2010-09-02 パナソニック株式会社 半導体メモリセル及びその製造方法並びに半導体記憶装置
JP5419983B2 (ja) * 2009-07-31 2014-02-19 株式会社東芝 不揮発性記憶装置
FR2951028B1 (fr) * 2009-10-05 2012-08-03 Commissariat Energie Atomique Memoire organique a double grille et procede de realisation
JP2012132661A (ja) * 2010-12-01 2012-07-12 Fujitsu Ltd 冷却装置及び電子装置
JP2011233913A (ja) * 2011-07-04 2011-11-17 Getner Foundation Llc 不揮発性記憶装置及びその製造方法
JP2013247143A (ja) * 2012-05-23 2013-12-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9508835B2 (en) * 2013-01-15 2016-11-29 United Microelectronics Corp. Non-volatile memory structure and manufacturing method thereof
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9269822B2 (en) * 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20160190338A1 (en) * 2014-12-26 2016-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US10460944B2 (en) * 2017-12-13 2019-10-29 International Business Machines Corporation Fully depleted semiconductor on insulator transistor with enhanced back biasing tunability
US10636867B2 (en) * 2018-07-11 2020-04-28 Globalfoundries Singapore Pte. Ltd. Metal-insulator-poly capacitor in a high-K metal gate process and method of manufacturing
US11411125B2 (en) * 2020-10-06 2022-08-09 Applied Materials, Inc. Ferroelectric-assisted tunneling selector device
US11868223B2 (en) * 2022-01-19 2024-01-09 Dell Products L.P. Read-disturb-based read temperature information utilization system
US11914494B2 (en) 2022-01-20 2024-02-27 Dell Products L.P. Storage device read-disturb-based read temperature map utilization system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6177359A (ja) * 1984-09-21 1986-04-19 Fujitsu Ltd 半導体記憶装置
US4667217A (en) * 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
JP2529885B2 (ja) * 1989-03-10 1996-09-04 工業技術院長 半導体メモリ及びその動作方法
JP3134336B2 (ja) * 1991-04-23 2001-02-13 セイコーエプソン株式会社 半導体装置の製造方法
JP3321899B2 (ja) * 1992-12-04 2002-09-09 株式会社デンソー 半導体装置
JP2734962B2 (ja) * 1993-12-27 1998-04-02 日本電気株式会社 薄膜トランジスタ及びその製造方法

Also Published As

Publication number Publication date
US5751037A (en) 1998-05-12
JPH0997851A (ja) 1997-04-08

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