JP4671037B2 - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP4671037B2
JP4671037B2 JP2005366925A JP2005366925A JP4671037B2 JP 4671037 B2 JP4671037 B2 JP 4671037B2 JP 2005366925 A JP2005366925 A JP 2005366925A JP 2005366925 A JP2005366925 A JP 2005366925A JP 4671037 B2 JP4671037 B2 JP 4671037B2
Authority
JP
Japan
Prior art keywords
electrode
polarization
capacitor
write
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005366925A
Other languages
English (en)
Other versions
JP2007173395A (ja
Inventor
健 木島
泰彰 ▲濱▼田
達也 下田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005366925A priority Critical patent/JP4671037B2/ja
Priority to US11/639,174 priority patent/US7428162B2/en
Publication of JP2007173395A publication Critical patent/JP2007173395A/ja
Application granted granted Critical
Publication of JP4671037B2 publication Critical patent/JP4671037B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、新規な構造と動作原理を有する記憶装置に関する。
強誘電体を利用した強誘電体メモリとしては、1T(トランジスタ)型FeRAM(Ferroelectric Random Access Memory)や1T(トランジスタ)1C(キャパシタ)型
,2T2C型のFeRAMが知られている。
1T型FeRAMとしては、MFS(Metal Ferroelectric Semiconductor)構造、M
FIS(Metal Ferroelectric Insulator Semiconductor)構造およびMFMIS(Metal Ferroelectric Metal Insulator Semiconductor)構造が知られている。これら
の構造を有するFeRAMでは、ゲート絶縁膜を構成する強誘電体の分極状態がトランジスタのしきい値電圧を変化させるので、あるゲート電圧でのドレイン電流の大小を記憶情報として利用する。しかしながら、これらのいずれの1T型FeRAMも、多くの課題を有する。たとえば、MFS構造の場合、シリコンあるいはゲルマニウムからなるIV族半導体基板の表面が酸化されやすいため、該基板の表面上に酸化物強誘電体層を形成することが非常に困難であり、実用化に至っていない。MFIS構造およびMFMIS構造のFeRAMにおいても、同様の問題を有する。
1T1C型,2T2C型などのFeRAMでは、強誘電体が有する分極反転のヒステリシス特性における残留分極点を記憶情報として利用したものである。しかしながら、これらのFeRAMでは、強誘電体膜や電極の疲労、ヒステリシスループの歪みによるデータ保持特性の劣化などの問題がある。
本発明は、上述したFeRAMと全く異なる原理を用いた新規な記憶装置を提供する。
本発明にかかる記憶装置は、
下部電極と、
前記下部電極の上方に形成された強誘電体層と、
前記強誘電体層の上方に形成され、前記強誘電体層と異なる組成の酸化物からなる電荷補償層と、
前記電荷補償層の上方に形成された上部電極と、を含み、
前記上部電極は、
前記強誘電体層の所定領域に、所定の方向に飽和分極したドメインを形成するための飽和分極形成電極と、
前記飽和分極形成電極と離れて配置される書込み電極と、
前記書込み電極と離れて配置される読出し電極と、
を含む。
かかる本発明の記憶装置によれば、以下の特徴を有する。すなわち、飽和分極形成電極に所定の電界を印加することにより、該飽和分極形成電極を有するキャパシタに飽和した残留分極を起こさせる。そして、本発明の記憶装置においては、電荷補償層を有することにより、前記飽和分極は強誘電体層で伝搬することができるので、他の領域、例えば読出し電極によって誘起電流を検出することで情報を読み出すことができる。また、情報の書き込みは、書込み電極に電界を印加することよって前記飽和分極の状態を変化させることで行うことができる。
本発明において、特定のA層(以下、「A層」という。)の上方に設けられた特定のB層(以下、「B層」という。)というとき、A層の上に直接B層が設けられた場合と、A層の上に他の層を介してB層が設けられた場合とを含む意味である。
本発明の記憶装置は、以下の態様をとることができる。
本発明の記憶装置において、前記電荷補償層の上方に、前記飽和分極形成電極、前記書込み電極および前記読出し電極と離れた状態でこれらを取り囲んで配置される終端電極を有することができる。
本発明の記憶装置において、前記書込み電極と前記読出し電極とは兼用することができる。
本発明の記憶装置において、前記飽和分極形成電極、前記書込み電極および前記読出し電極は、ストライプ状に配置されることができる。
1.記憶装置
まず、本発明の原理を分かりやすくするために、従来の強誘電体メモリの原理について説明する。
図3A〜図3Cは、強誘電体が有する分極反転のヒステリシス特性を利用した従来の強誘電体メモリの動作原理を示す概念図である。
図3A〜図3Cにおいて、強誘電体メモリは、下部電極1と、該下部電極1上に形成された強誘電体層2と、該強誘電体層2上に形成された複数(図示の例では2つ)の上部電極3a,3bを有する。図示の例では、キャパシタを構成する下部電極1は共通電極である。下部電極1,強誘電体層2および上部電極3aで第1キャパシタC1が構成される。
また、下部電極1,強誘電体層2および上部電極3bで第2キャパシタC2が構成される。これらのキャパシタC1,C2がそれぞれメモリセルを構成する。
たとえば、図3Aに示すように、強誘電体層2に上向きの自発分極が生じている場合、強誘電体層2の下部にはマイナスの電荷があり、強誘電体層の上部にはプラスの電荷がある。そして、強誘電体層2の下側表面(下部電極1)にはプラスの表面電荷が誘起され、強誘電体層2の上側表面にはマイナスの表面電荷が誘起される。
次いで、図3Aの状態で分極している強誘電体キャパシタC1,C2のうち左側の第1キャパシタC1に分極が反転するような電圧を印加すると、図3Bに示すように、左側の第1キャパシタC1では、強誘電体層2における分極が反転する。しかし、キャパシタC1以外の領域では、強誘電体層2の表面にある表面空間電荷4の影響で強誘電体層2の分極反転が抑えられる。そのため、図3Cに示すように分極反転の拡がりがキャパシタC1に止まる。この分極反転の広がりが止まる、分極の境界を分極壁9という。
強誘電体が有する分極反転のヒステリシスにおける残留分極点を記憶情報として用いる従来の1T1C,2T2C型のFeRAMでは、キャパシタ毎に情報を保持する必要があることから、上記分極壁9の存在が必要となる。
次に、本発明の記憶装置の動作原理を説明する。
図1A〜図1Cおよび図2A〜図2Cは、本発明における記憶装置の動作原理を示す概念図である。図3A〜図3Cに示す強誘電体メモリとの違いは、上部電極と強誘電体層の間に電荷補償層があることである。すなわち、本発明の記憶装置は、下部電極1と、該下部電極1上に形成された強誘電体層2と、該強誘電体層2上に形成された電荷補償層7と、該電荷補償層7上に形成された複数(図示の例では2つ)の上部電極3a,3bを有する。図示の例では、キャパシタを構成する下部電極1は共通電極である。
下部電極1,強誘電体層2,電荷補償層7および上部電極3aで第1キャパシタC1が
構成される。また、下部電極1,強誘電体層2,電荷補償層7および上部電極3bで第2キャパシタC2が構成される。
まず、図1A〜図1Cを参照して、分極反転が拡がることを説明する。
たとえば、図1Aに示すように、強誘電体層2に上向きの自発分極が生じている場合、強誘電体層2の下部にはマイナスの電荷があり、強誘電体層2の上部にはプラスの電荷がある。そして、強誘電体層2の下側表面(下部電極1)にはプラスの表面電荷が誘起され、強誘電体層2の上側表面(電荷補償層7)にはマイナスの表面電荷が誘起される。
次いで、図1Aの状態に自発分極しているキャパシタC1,C2のうち左側の第1キャパシタC1に分極が反転する電圧を印加すると、図1Bに示すように、まず第1キャパシ
タC1で分極が反転する。そして、図1Cに示すように、強誘電体層2上に上部電極3a,3bが形成されていない領域においても分極反転が伝播する。さらに、図1Cに示すように、分極反転が強誘電体層2の全域に拡がり、右側の第2キャパシタC2においても、分極反転が生じる。つまり、図1A〜図1Cに示したメモリセルでは、電荷補償層7を有することにより、分極壁を生じることがなく、第1キャパシタC1で形成されたドメインの分極状態が隣の第2キャパシタC2に伝搬する。この点は、図3A〜図3Cに示す強誘
電体メモリの場合と全く異なる。
すなわち、本願発明者によれば、強誘電体層2上に電荷補償層7を形成することにより
、第1キャパシタC1で生じた特定方向の分極を強誘電体層2内に伝搬させることができることを見出し、本発明を完成するに至った。電荷補償層7を設けることにより、このような分極の伝搬(分極壁の移動)が行われる理由は、現在のところ解明されていない。
次いで、図2A〜図2Cを参照して、分極反転の広がりを制御することについて説明する。
図2A〜図2Cは、図1A〜図1Cに示すメモリセルと同様の構成であるが、左右のキャパシタC1,C2をそれぞれ独立に電圧制御ができる点で相違する。
たとえば、図2Aに示すように、強誘電体層2に上向きの自発分極が生じている場合、強誘電体層2の下部にはマイナスの電荷があり、強誘電体層2の上部にはプラスの電荷がある。そして、強誘電体層2の下側表面(下部電極1)にはプラスの表面電荷が誘起され、強誘電体層2の上側表面(電荷補償層7)にはマイナスの表面電荷が誘起される。
次いで、図2Bに示すように、左側の第1キャパシタC1においては、下部電極1にマイナスの電圧を印加し、上部電極3aにプラスの電圧を印加する。同時に、右側の第2キャパシタC2においては、下部電極1にプラスの電圧を印加し、上部電極3bにマイナスの電圧を印加する。この状態では、図2Bに示すように、左側のキャパシタC1で分極が反転する。そして、図2Cに示すように、強誘電体層2上に上部電極3a,3bが形成されていない領域においても、図1Cで示したと同様に、分極反転が伝播する。しかし、図2Cに示すように、右側の第2キャパシタC2では、左側の第1キャパシタC1と逆の電圧が印加されているので、キャパシタC2には分極反転が拡がらない。つまり、図2A〜図2Cに示したメモリセルでは、キャパシタC2に分極壁9を生じる。
すなわち、図2A〜図2Cに示すメモリセルでは、第1キャパシタC1の分極を反転さ
せると、この分極反転は強誘電体層2に拡がる。しかし、この分極反転は、第1キャパシタC1と逆極性の電圧が印加されている第2キャパシタC2で止められる。つまり、本発明の記憶装置では、キャパシタに印加する電界で、分極の拡がりを制御できる。
図4および図5に、本発明を適用した実施形態の記憶装置の第1例を示す。図4は、記憶装置を模式的に示す断面図であり、図5は記憶装置の平面図である。図4は、図5のA−A線に沿った断面図である。
本実施形態の記憶装置は、基体(図示せず)上に形成された下部電極10と、下部電極10上に形成された強誘電体層12と、強誘電体層12上に形成された電荷補償層14と、電荷補償層14上に形成された上部電極とを含む。
図示の例では、上部電極としては、飽和分極形成電極22と、書込み電極24と、読出し電極26と、終端電極20とを有する。本実施形態では、下部電極10は各キャパシタの共通電極である。飽和分極形成電極22、書込み電極24および読出し電極26は、図5に示すように、互いに離れた状態でストライプ状に形成されている。終端電極20は、図5に示すように、飽和分極形成電極22,書込み電極24および読出し電極26を取り囲むように形成されている。
図示の例では、図4に示す断面図において5個のキャパシタC1〜C5を有する。すなわち、本例の記憶装置では、飽和分極形成電極22を有する第1キャパシタC1、書込み電極24を有する第2キャパシタC2、読出し電極26を有する第3キャパシタC3、および終端電極20を有する第4キャパシタC4,C5を有する。
飽和分極形成電極22は、第1キャパシタC1において、飽和した残留分極を起こし、
特定の方向に分極したドメインを形成するための電極である。この第1キャパシタC1では、飽和分極が起きていれば良く、そのヒステリシスは開いた状態でなくてもよい。したがって、飽和分極形成電極22には、第1キャパシタC1の分極を完全に飽和させるのに必要な電界が印加される。このような電界は、パルス信号によって印加することができる。
飽和分極形成電極22を有する第1キャパシタC1(図1Aおよび図2Aにおける第1キャパシタC1に相当)で形成された飽和分極は、前述したように、強誘電体層12を伝搬して書込み電極24を有する第2キャパシタC2、読出し電極26を有する第3キャパシタC3における分極を反転させる。そして、かかる分極反転は、終端電極20を有するキャパシタC4,C5で伝搬が抑止される。終端電極20を有するキャパシタC4,C5は、強誘電体層12における飽和分極の拡がりを抑えるためのキャパシタである。つまり、終端電極20を有するキャパシタC4,C5は、図2Cに示すキャパシタC2と同様の機能を有する。
書込み電極24は、第2キャパシタC2での分極を反転させない程度の小さい電界を印加することより、“0”または“1”の信号を書き込むための電極である。すなわち、書
込み電極24にパルス信号によって分極反転を起こさない程度の電界をかけると、読出し電極26を有する第3キャパシタC3での分極量が変化する。この変化量を分極量や誘起電流量として検出することで、情報を読み出すことができる。この動作については、後の実験例で詳細に説明する。
本発明における最も重要な特徴ある電荷補償層14は、理由は明かではないが、飽和分極形成電極22を有する第1キャパシタC1での飽和分極を強誘電体層12内に伝搬させる機能を有する。すなわち、本実施形態では、電荷補償層14を有することにより、飽和分極形成電極22を有するキャパシタC1で形成された飽和分極を強誘電体層12における所望の領域のドメインに伝搬させることができ、該ドメインに分極情報を書き込むことができる。
電荷補償層14は、強誘電体層12と異なる組成を有する酸化物により構成される。電荷補償層14に用いられる材料としては、常誘電体、酸化物半導体、強誘電体などを例示できる。
本実施の形態の記憶装置によれば、以下の特徴を有する。
飽和分極形成電極22に所定の電界を印加することにより、第1キャパシタC1に飽和した残留分極を起こさせる。この飽和分極は強誘電体層12で伝搬することができ、他の領域、例えば読出し電極26のキャパシタC3で誘起電流に変換することで情報を読み出すことができる。情報の書き込みは、書込み電極24によってキャパシタC2に、分極反転を起こさない程度の小さい電界を印加することで飽和分極の状態を変化させることで行うことができる。
かかる記憶装置においては、従来の強誘電体メモリのように、強誘電体の抗電ヒステリシスのしきい値(残留分極Pr)を利用するのでなく、飽和分極を利用するのでヒステリシス特性、例えばヒステリシスの角形性は要求されず、角形性の良くないヒステリシスであってもよい。このことは、強誘電体層の薄膜化が可能であることを意味する。また、分極壁の移動は、例えばピコ秒(psec.)という非常に速い移動速度で可能であるため、高速動作が期待される。さらに、強誘電体層12は膜状であって、公知のFeRAMのようにセル毎に微細な加工を必要としないため、強誘電体の特性が劣化することを防止できる。
次に、図6および図7に示す実施形態の記憶装置の第2例について説明する。
本実施形態の記憶装置は、基体(図示せず)上に形成された下部電極10と、下部電極10上に形成された強誘電体層12と、強誘電体層12上に形成された電荷補償層14と、電荷補償層14上に形成された上部電極とを含む。図示の例では、上部電極としては、飽和分極形成電極22,書込み/読出し電極30(図示の例では4つの書込み/読出し電極32,34,36,38)および終端電極20を有することができる。本実施形態では、下部電極10は各キャパシタの共通電極である。
図示の例では、図6に示す断面図において7個のキャパシタC1〜C7を有する。飽和分極形成電極22および4つの書込み/読出し電極32,34,36,38は、図7に示すように、ストライプ状に形成されている。終端電極20は、図7に示すように、飽和分極形成電極22および書込み/読出し電極32,34,46,38を取り囲むように形成されている。
飽和分極形成電極22は、第1例で述べたように、キャパシタC2において、飽和した残留分極を起こし、特定の方向に分極したドメインを形成するための電極である。
書込み/読出し電極32,34,46,38は、第1例で述べたように、書込みと読み出しを行うのための電極である。すなわち、キャパシタC3〜C6での分極を反転させない程度の小さい電界を書込み/読出し電極32,34,36,38に印加することより、“0”または“1”の信号を書き込むことができる。また、キャパシタC3〜C6での分
極量を誘起電流量として検出することで、情報を読み出すことができる。
終端電極20は、第1例で述べたように、分極反転の拡がりを抑えるための電極である。
電荷補償層14は、第1例で述べたように、飽和分極形成電極22を有する第1キャパ
シタC1での飽和分極を強誘電体層12内に伝搬させる機能を有する。
次いで、本実施形態の第2例にかかる記憶装置の制御方法について説明する。
まず、図8A〜図8Fを参照して、書込み方法について説明する。図8A〜図8Fにおいて、+あるいは−は、印加電圧の極性を示す。なお、下部電極10はアースした状態である。
図8Aに示すように、いずれの電極にも電圧を印加しない状態では、強誘電体の自発分極によって、強誘電体層12には所定方向(図示の例では上向き)の分極が生じる。
次いで、図8Bに示すように、飽和分極形成電極22に分極反転を引き起こす電圧を印加する。このとき、終端電極20には、飽和分極形成電極22による分極反転が伝播しないような終端電圧が印加されている。図8Bに示す例では、飽和分極形成電極22にプラスの電圧が印加され、終端電極20にはマイナスの電圧が印加されている。
次いで、図8Cに示すように、飽和分極形成電極22への電圧の印加によって引き起こされたキャパシタC2の分極反転は、書込み/読出し電極30(図示の例では4つの書込み/読出し電極32,34,36,38)を有するキャパシタC3〜C6に拡がり、これらのキャパシタC3〜C6において順次分極反転が生じる。このような分極反転の伝播は、上述したとおりである(図1A〜図1C参照)。そして、最も右側の書込み/読出し電極38を有するキャパシタC6まで分極反転が伝播すると、この分極反転は終端電極20を有するキャパシタC7によって止まる。このような分極反転の伝播の停止は、上述したとおりである(図2A〜図2C参照)。
次いで、図8Dに示すように、終端電極20に隣接した書込み/読出し電極38に、プラスの制御電圧Cを印加する。同時に、飽和分極形成電極22には、マイナスの電圧を印加し、終端電極20にはプラスの終端電圧Tを印加する。このときの制御電圧Cによって、書込み/読出し電極38を有するキャパシタC6以外のキャパシタC2〜C5の分極が反転し、キャパシタC6への情報の記録(書込み)が行われる。図示の例では、キャパシタC2〜C5に上向きの分極が生じる。
さらに、図8Eに示すように、飽和分極形成電極22にプラスの電圧を印加し、終端電極20にマイナスの終端電圧Tを印加する。これと同時に、右から3つめのキャパシタC5の書込み/読出し電極36にマイナスの制御電圧Cを印加する。これによって、飽和分極形成電極22を有するキャパシタC2、該飽和分極形成電極22に隣接した2つの書込み/読出し電極32,34を有するキャパシタC3,C4において分極反転が生じる。また、右から3つめのキャパシタC5に情報を記録できる。
このような動作を繰り返すことにより、図8Fに示すように、終端電極20を有するキャパシタC1,C7を除く各キャパシタC2〜C6にデータを記録することができる。
以上のようにして、各書込み/読出し電極30(32,34,36,38)を有するキャパシタC3〜C6にデータを書き込むことができる。また、これらのキャパシタC3〜C6の読み出しは、書込み/読出し電極30を介して行われる。
本発明の記憶装置は、例えば以下の製造方法(図6を参照)によって得ることができる。
まず、図示しない基体上に下部電極10を形成する。基体は、特に限定されず、絶縁性基体などを用いることができる。下部電極10は、特に限定されず、白金族などの金属、導電性酸化物などを用いることができる。下部電極10は、キャパシタの一方の電極を構成し、共通電極であってもよく、パターニングされていてもよい。
次いで、下部電極10上に強誘電体層12を形成する。強誘電体層12の材質は特に限定されない。強誘電体層12の成膜方法も特に限定されず、ゾル・ゲル法などの液相法、CVD法、スパッタ法、レーザアブレーション法などの気相法などを用いることができる。
次いで、強誘電体層12上に電荷補償層14を形成する。電荷補償層14の材質しては前述したものを用いることができる。電荷補償層14の成膜方法も特に限定されず、ゾル・ゲル法などの液相法、CVD法、スパッタ法、レーザアブレーション法などの気相法などを用いることができる。
次いで、電荷補償層14上に、所定のパターンを有する上部電極を形成する。上部電極としては、飽和分極形成電極22,書込み/読出し電極30(図6では、書込み/読出し電極32,34,36,38)、終端電極20を形成する。上部電極は、特に限定されず、白金族、アルミニウムなどの金属、導電性酸化物などを用いることができる。上部電極の成膜方法も特に限定されず、ゾル・ゲル法などの液相法、CVD法、スパッタ法、レーザアブレーション法などの気相法などを用いることができる。上部電極のパターニングも公知のリソグラフィーおよびエッチング技術などを用いることができる。
以上のようにして、本実施形態の記憶装置を製造できる。
2.実験例
2.2.第1の実験例
図9および図10A,図10Bに、本発明の記憶装置に関する実験例の結果を示す。
実験の目的は、第1キャパシタの分極反転が隣接する第2キャパシタに伝播することを明らかにすることにある。
実験に用いたサンプルは、図9に示すように、白金からなる下部電極1と、下部電極1上に形成されたPZTN(Pb(Zr,Ti,Nb)O)からなる強誘電体層2と、酸化ニッケルからなる電荷補償層7と、電荷補償層7上に形成された白金からなる2つの上部電極3a,3bとを有する。このサンプルをサンプル1とする。サンプル1は、上部電極(飽和分極形成電極)3aを有するキャパシタC1と上部電極(読出し電極)3bを有するキャパシタC2とが並列に接続されている。上部電極3a,3bの幅は250μmであり、上部電極3aと上部電極3bとの間隔は250μmである。
一方、電荷補償層7を有さない以外は上記サンプル1と同じ構成を有する比較用のサンプル2を形成した。
これらのサンプル1,2について、読み出し時の保持容量を測定した。その結果を図10Aおよび図10Bに示す。図10A、図10Bにおいて、横軸は時間を、縦軸はキャパシタの保持容量を示す。保持容量の測定は、上部電極3aを有する第1キャパシタC1に飽和分極を起こすのに充分な電圧(この例では+6V(+Pr)または−6V(−Pr))を印加した。上部電極3bを有する第2キャパシタC2で、読み出しおよび再書き込みを行った。
図10Aから、本発明のサンプル1では、第1キャパシタC1への印加電圧が+Prおよび−Prのときに、第2キャパシタで、第1キャパシタへの印加電圧に応じた、異なる極性の保持容量が得られた。これに対して、図10Bから、比較用のサンプル2では、第1キャパシタC1への印加電圧が+Prおよび−Prのときに、第2キャパシタでは、第1キャパシタへの印加電圧に依存せず、保持容量はほぼ同じであった。このことから、以下のことが確認された。
本発明にかかるサンプル1では、第1キャパシタで形成された飽和分極状態が隣の第2キャパシタに伝搬し、第1キャパシタと同じ極性の保持容量が安定して得られることが確認された。これに対し、電荷補償層を有さない比較用サンプル2では、上述したサンプル1のような分極状態の伝搬現象は確認されなかった。
2.3.第2の実験例
図11は、本実験例に用いたサンプルを示す図である。実験に用いたサンプルは、白金からなる下部電極10と、下部電極10上に形成されたPZTN(Pb(Zr,Ti,Nb)O)からなる強誘電体層2と、酸化ニッケルからなる電荷補償層14と、電荷補償層14上に形成された白金からなる上部電極(飽和分極形成電極22,書込み電極24および読出し電極26)を有する。強誘電体層2の膜厚は150nm、電荷補償層14の膜厚は20nmであった。また、各上部電極22,24,26は、100μm角であり、各上部電極の間隔は20μmであった。
飽和分極形成電極22を有するキャパシタを第1キャパシタC1とする。書込み電極24を有するキャパシタを第2キャパシタC2とする。読出し電極26を有するキャパシタを第3キャパシタC3とする。
まず、キャパシタC1の飽和分極形成電極22に、100kHzで+6Vのパルス(1パルス)を印加した。このときのキャパシタC1におけるヒステリシスの分極値(初期値)は、+Pr=24.5μC/cmであり、−Pr=−27.6μC/cmであった。
次ぎに、飽和分極形成電極22に100kHzで+6Vのパルス(1パルス)を印加した後、書込み電極24に100kHzで+0.5Vのパルス(1パルス)を印加した。その後、読出し電極26を有する第3キャパシタの分極値を求めたところ、+Pr=21.3μC/cmであり、−Pr=−22.7μC/cmであった。
次ぎに、飽和分極形成電極22に100kHzで+6Vのパルス(1パルス)を印加した後、書込み電極24に100kHzで−0.5Vのパルス(1パルス)を印加した。次いで、読出し電極26を有する第3キャパシタの分極値を求めたところ、+Pr=9.8μC/cmであり、−Pr=−35.7μC/cmであった。
以上のことから、第1キャパシタC1を飽和分極の状態にした後、書込み電極24によって分極が反転しない程度の小さい電圧(+または−)をキャパシタC2に印加すると、読出し電極26を有する第3キャパシタC3での分極量が大きくシフトすることが確認された。例えば、+の分極値に着目すると、書込み電極24に+0.5Vを印加したときの読出し電極26からの分極値は+Pr=21.3μC/cmであり、書込み電極24に−0.5Vを印加したときの読出し電極26からの分極値は+Pr=9.8μC/cmであるから、両者は大きく異なる値を有する。このような分極値のシフトから、所定のしきい値に対して“0”と“1”の情報を書き込むことができることが確認された。
本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施形態で説明した構成と実質的に同一の構成(たとえば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
本発明の動作原理を示す概念図。 本発明の動作原理を示す概念図。 本発明の動作原理を示す概念図。 本発明の動作原理を示す概念図。 本発明の動作原理を示す概念図。 本発明の動作原理を示す概念図。 従来の強誘電体メモリの動作原理を示す概念図。 従来の強誘電体メモリの動作原理を示す概念図。 従来の強誘電体メモリの動作原理を示す概念図。 本発明の実施形態にかかる第1の記憶装置を模式的に示す断面図。 本発明の実施形態にかかる第1の記憶装置を模式的に示す平面図。 本発明の実施形態にかかる第2の記憶装置を模式的に示す断面図。 本発明の実施形態にかかる第2の記憶装置を模式的に示す平面図。 本発明の実施形態にかかる第2の記憶装置の動作を示す断面図。 本発明の実施形態にかかる第2の記憶装置の動作を示す断面図。 本発明の実施形態にかかる第2の記憶装置の動作を示す断面図。 本発明の実施形態にかかる第2の記憶装置の動作を示す断面図。 本発明の実施形態にかかる第2の記憶装置の動作を示す断面図。 本発明の実施形態にかかる第2の記憶装置の動作を示す断面図。 本発明の第1実験例に用いたサンプルを模式的に示す断面図。 本発明の第1実験例のサンプル1によって得られた実験結果を示す図。 比較用のサンプル2によって得られた実験結果を示す図。 本発明の第2実験例のサンプルを模式的に示す断面図。
符号の説明
1,10 下部電極、2,12 強誘電体層、3a,3b 上部電極、7,14 電荷補償層、9 分極壁、20 終端電極、22 書込み電極、24,26 読出し電極、30,32,34,36,38 書込み/読出し電極、C1,C2,C3,C4,C5,C6,C7 キャパシタ。

Claims (4)

  1. 下部電極と、
    前記下部電極の上方に形成された強誘電体層と、
    前記強誘電体層の上方に形成され、前記強誘電体層と異なる組成の酸化物であって酸化ニッケルからなる電荷補償層と、
    前記電荷補償層の上方に形成された上部電極と、を含み、
    前記上部電極は、
    前記強誘電体層の所定領域に、所定の方向に飽和分極したドメインを形成するための飽和分極形成電極と、
    前記飽和分極形成電極と離れて配置される書込み電極と、
    前記書込み電極と離れて配置される読出し電極と、
    を含み、
    前記電荷補償層を有することにより、前記強誘電体層に分極壁を生じることなく、前記飽和分極形成電極を有する第1キャパシタによって形成された分極状態が、前記書込電極を有する第2キャパシタに伝搬可能な記憶装置。
  2. 請求項1において、
    前記電荷補償層の上方に、前記飽和分極形成電極、前記書込み電極および前記読出し電極と離れた状態でこれらを取り囲んで配置される終端電極を有する、記憶装置。
  3. 請求項1または2において、
    前記書込み電極と前記読出し電極とは兼用できる、記憶装置。
  4. 請求項1ないし3のいずれかにおいて、
    前記飽和分極形成電極、前記書込み電極および前記読出し電極は、ストライプ状に配置される、記憶装置。
JP2005366925A 2005-12-20 2005-12-20 記憶装置 Expired - Fee Related JP4671037B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005366925A JP4671037B2 (ja) 2005-12-20 2005-12-20 記憶装置
US11/639,174 US7428162B2 (en) 2005-12-20 2006-12-14 Memory device including a plurality of capacitors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005366925A JP4671037B2 (ja) 2005-12-20 2005-12-20 記憶装置

Publications (2)

Publication Number Publication Date
JP2007173395A JP2007173395A (ja) 2007-07-05
JP4671037B2 true JP4671037B2 (ja) 2011-04-13

Family

ID=38172456

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005366925A Expired - Fee Related JP4671037B2 (ja) 2005-12-20 2005-12-20 記憶装置

Country Status (2)

Country Link
US (1) US7428162B2 (ja)
JP (1) JP4671037B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890609B1 (ko) * 2006-08-23 2009-03-27 재단법인서울대학교산학협력재단 강유전체, 그 제조방법, 및 그 강유전체를 포함하는 반도체 캐패시터와 mems 디바이스
WO2011111305A1 (ja) * 2010-03-10 2011-09-15 パナソニック株式会社 排他的論理和回路として不揮発論理回路を駆動する方法
WO2012029211A1 (ja) * 2010-09-02 2012-03-08 パナソニック株式会社 不揮発性論理回路を駆動する方法
DE102014105639B3 (de) 2014-03-07 2015-03-05 Helmholtz-Zentrum Dresden - Rossendorf E.V. Kapazitätsdiode, Verfahren zum Herstellen einer Kapazitätsdiode, sowie Speicher und Detektor mit einer solchen Kapazitätsdiode
JP6543727B2 (ja) * 2015-01-24 2019-07-10 ▲復▼旦大学Fundan University 非破壊読み出し強誘電体メモリ及びその製造方法並びに操作方法
US10217522B2 (en) * 2016-05-23 2019-02-26 Regents Of The University Of Minnesota Fast magnetoelectric device based on current-driven domain wall propagation
KR102007391B1 (ko) * 2018-11-02 2019-08-06 브이메모리 주식회사 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
CN112307661B (zh) * 2020-10-30 2023-04-28 湘潭大学 超快电脉冲下氧化铪基铁电薄膜畴和畴壁运动的分析方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043538A (ja) * 2000-07-27 2002-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2680849B2 (ja) * 1988-08-29 1997-11-19 オリンパス光学工業株式会社 三次元メモリ素子およびその制御方法
JP3424427B2 (ja) * 1995-07-27 2003-07-07 ソニー株式会社 不揮発性半導体メモリ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043538A (ja) * 2000-07-27 2002-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US20070138522A1 (en) 2007-06-21
US7428162B2 (en) 2008-09-23
JP2007173395A (ja) 2007-07-05

Similar Documents

Publication Publication Date Title
JP4671037B2 (ja) 記憶装置
CN109378313B (zh) 一种低功耗三维非易失性存储器及其制备方法
KR100663310B1 (ko) 불휘발성 메모리
CN107123648B (zh) 一种面内读/写操作铁电忆阻器及其制备方法
CN107481751B (zh) 一种铁电存储集成电路
JP6543727B2 (ja) 非破壊読み出し強誘電体メモリ及びその製造方法並びに操作方法
CN107230676B (zh) 高读出电流的非挥发铁电存储器及其操作方法
KR100430656B1 (ko) 비휘발성 반도체 기억 장치
JP4724258B2 (ja) 半導体記憶装置を駆動する方法
KR100332511B1 (ko) 강유전체 메모리 장치와 그 구동 방법
US7266007B2 (en) Device structure of ferroelectric memory and nondestructive reading method
US6222756B1 (en) Single transistor cell, method for manufacturing the same, memory circuit composed of single transistor cells, and method for driving the same
JP4545133B2 (ja) 半導体記憶装置及びその製造方法
JP4381964B2 (ja) 電荷−双極子の結合された情報保存媒体
JP2005503632A (ja) 強誘電体メモリおよびその動作方法
JPH02154389A (ja) 強誘電体メモリ
US6205048B1 (en) Single transistor cell, method for manufacturing the same, memory circuit composed of single transistor cells, and method for driving the same
JP4124010B2 (ja) 強誘電体メモリおよびその製造方法
JP4083276B2 (ja) 半導体記憶装置及び記憶情報の読み出し書き込み方法
JP3541749B2 (ja) 半導体記憶装置及びその製造方法
US20080102290A1 (en) Ferroelectric recording medium and method of manufacturing the same
JPH0547172A (ja) 強誘電体メモリ
JP3210292B2 (ja) 強誘電体メモリ装置とその駆動方法
Kim Research overview and application trend in ferroelectric thin films
KR100991378B1 (ko) 플라즈마 손상에 의한 강유전체 캐패시터의 유효 정전용량감소를 방지할 수 있는 강유전체 캐패시터 및 그 제조방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080627

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090831

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101222

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110104

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140128

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees