KR100430656B1

KR100430656B1 - 비휘발성 반도체 기억 장치

Info

Publication number: KR100430656B1
Application number: KR10-2001-0014979A
Authority: KR
Inventors: 미카미노보루; 구로이와다케하루
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2000-07-27
Filing date: 2001-03-22
Publication date: 2004-05-10
Also published as: JP2002043538A; US6344991B1; KR20020010454A; TW494567B

Abstract

본 발명의 비휘발성 반도체 기억 장치는, 유전체의 전하량에 의해 기억 정보의 재기입을 실행하는 것으로서, 전속 밀도(D)와 전계(E)와의 의존성에 있어서 히스테리시스 특성을 갖는 강유전체막(1)과, 그 강유전체막(1)과 전기적으로 접속된 비선형 요소(2)를 구비하고 있다. 이 비선형 요소(2)는 전속 밀도(D)와 전계(E)와의 의존성에 있어서 전계(E)에 대한 포지티브 전속 밀도(D)의 증가량이 저 전계 영역에서 작고 고 전계 영역에서 크다. 이에 의해, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있고, 또한 내압의 저하를 방지할 수 있는 비휘발성 반도체 기억 장치를 얻을 수 있다.

Description

비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 보다 구체적으로는, 강유전체(ferroelectric material)의 분극 반전에 의해 기억 정보의 재기입을 실행하는 비휘발성 반도체 기억 장치에 관한 것이다.

강유전체의 분극 반전에 의해 기억 정보의 재기입을 실행하는 비휘발성의 강유전체 메모리는, 일반적으로 FRAM(Ferroelectric Random Access Memory)이라 부르고 있다. 이 FRAM의 메모리 셀은 두 가지로 대별될 수 있다.

제 1 구조는 DRAM(Dynamic Random Access Memory)형의 구조이며, DRAM의 메모리 셀과 마찬가지로, 축적 용량에 정보로서의 전하를 저장하는 구조이다. 이 구조는, 도 65에 도시하는 바와 같이 강유전체 캐패시터와 스위칭 트랜지스터로 구성되는 메모리 셀을 매트릭스 형상으로 배치하고, 각 트랜지스터에 접속되는 비트선및 워드선에 의해 어드레싱을 실행하여, 분극 반전에 따른 전하를 검출하는 구조이다. 이러한 구조의 FRAM 메모리 셀에 있어서의 동작 원리는 이하와 같다.

강유전체 캐패시터의 분극값 B와 인가 전압 V의 관계는, 도 66에 도시하는 바와 같이 히스테리시스 곡선을 그린다. 그리고, 비휘발성 동작의 기억 정보는, 인가 전압 "0V"에서의 2개의 상태 A 점과 B 점에 기억된다. 여기서, 축적 용량의 분극 상태가 A 점에 있는 것으로 한다. 플레이트선과 비트선에 각각 5V와 0V를 인가하면, 분극값은 C 점으로 이동하고, 인가 전압을 0V로 되돌리면, A 점으로 되돌아간다. 그러나, 플레이트선과 비트선에 각각 0V와 5V를 인가하면, 분극값은 분극 반전에 의해 D 점으로 이동하고, 인가 전압을 0V로 되돌린 후에는 B 점으로 이동한다. 즉, 기억 정보가 A 점으로부터 B 점으로 재기입된 것을 의미한다. 이와 같이 플레이트선과 비트선의 인가 전압을 전환하는 것에 의해 기억 상태를 재기입할 수 있어, 이 기억 정보를 분극 전류로서 외부로부터 판별할 수 있다.

또한 제 2 구조는, FET(Field Effect Transistor)형의 구조이며, 도 67에 도시하는 바와 같이 통상의 MOS(Metal 0xide Semiconductor) FET의 게이트 절연막을 실리콘 산화막으로부터 강유전체막으로 치환한 구조이며, MFSFET라 부르고 있다. 또한 이 구조의 변형으로서, 도 68에 도시하는 바와 같이 게이트 전극과 채널 사이에 부유 게이트를 삽입한 MFSMISFET형의 메모리 셀도 제안되어 있다.

이러한 제 1 및 제 2 구조의 어느 것에서도, 통상, FRAM에는 한 종류의 강유전체가 이용되고 있다.

그러나, FRAM에서 기억 정보의 재기입 회수가 증대하면 히스테리시스 특성이 열화하고, 이에 의해 판독 전하량이 저하한다. 또한, 대규모의 메모리 셀에 있어서의 강유전체 캐패시터의 히스테리시스 특성의 편차, 특히 항전계의 편차에 의한 기입 및 판독 불량도 존재한다. 이와 같이 FRAM에는, 기억 정보의 안정한 기입 및 판독 동작이 얻어지지 않고, 충분한 기입 전압에서 구동할 필요가 있으며, 구동 시간 및 구동 전압에 제한이 존재한다고 하는 결점이 있다.

이러한 결점을 극복하기 위해서, 도 69에 도시하는 바와 같이 2T2C 방식의 메모리 셀이 존재한다. 즉, 2T2C 방식은, 센스 앰프로의 2개의 차동 입력으로서, 상보형으로 데이터를 기입한 2개의 메모리 셀로부터의 상보 신호를 입력하여, 데이터를 검출하는 것이다. 이 때문에, 하나의 메모리 셀내의 2개의 축적 용량에는 동일한 회수의 기입이 실행되기 때문에, 강유전체막의 열화량이 동등하게 되어 안정 동작이 가능해진다. 그러나, 메모리 셀 면적이 배로 증가되기 때문에, 칩 면적이 증대한다고 하는 결점이 있다.

또한 항전계의 편차를 방지해야 하는, 강유전체막의 막 두께를 얇게 하는 것도 생각할 수 있다. 그러나, 이 경우에는, 전극간의 내압이 낮게 되어, 절연 파괴를 야기한다고 하는 결점이 있다.

또한 강유전체 캐패시터의 구조는, 통상, 1쌍의 전극 사이에 하나의 강유전체막을 끼워 넣는 구성으로 되지만, 이하와 같이 강유전체막과 다른 막의 적층 구조를 끼워 넣는 구성도 존재한다.

FET형의 메모리 셀에 있어서 실리콘 기판상에 직접 강유전체막이 접촉한 경우, 실리콘 기판 표면에서의 트랩 준위의 발생 또는 SiO₂등의 유전체의 형성을 위해 트랜지스터의 안정 동작이 곤란하게 된다. 이 때문에, 실리콘 기판상에 유전체막과 강유전체막의 적층 구조를 이용하는 것이 있다. 그러나, 이 경우의 유전체막은 상유전체이고 히스테리시스 특성을 갖지 않는 콘덴서로서 동작하는 것으로, 상기의 항전계의 편차 등의 결점을 극복하는 것은 아니다.

또한, 강유전체막 끼리를 적층한 구조는, 예를 들면 일본 특허 공개 평성 제 5-259391 호 공보에 개시되어 있다. 이 공보에는, 도 70에 도시하는 바와 같이 바닥부 전극(102)과 상부 전극(104) 사이에 3층의 강유전체막(103a, 103b, 103c)이 적층된 구성이 도시되어 있다. 그리고 이 강유전체막(103a, 103b, 103c)의 적층 구조를 취함으로써 박막의 랜덤 결함을 저감하는 효과가 있는 것으로 공보에 기재되어 있지만, 이 구조는 상기의 항전계의 편차 등의 결점을 극복하는 것은 아니다.

또한, 일본 특허 공개 평성 제 7-14380 호 공보에는, 도 71(a) 및 도 71(b)에 도시하는 바와 같이 1쌍의 전극(111, 113)과 강유전체막(112)으로 이루어지는 강유전체 캐패시터(110)와, 1쌍의 전극(121, 123)과 강유전체막(122)으로 이루어지는 강유전체 캐패시터(120)를 병렬 (a) 또는 직렬 (b)로 접속한 구성이 도시되어 있다. 그리고, 이 구성을 취하는 것에 의해, 도 72에 나타내는 합성의 히스테리시스 특성이 얻어지고, 이에 의해 비파괴 판독을 실현하여 특성 열화를 회피할 수 있다고 공보에 기재되어 있지만, 이 구조도 또한 상기의 항전계의 편차 등의 결점을극복하는 것은 아니다.

또한, 일본 특허 공개 평성 제 7-14380 호 공보에는, 2개의 강유전체막의 히스테리시스 특성을 조정하고 도 73에 나타내는 합성 히스테리시스 특성으로 하는 것에 의해, 3값의 기억이 가능하게 되는 것이 기재되어 있다.

본 발명의 제 1 목적은, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있고, 또한 내압의 저하를 방지할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은, 메모리 셀의 구동 방식을 변경하는 것에 의해, 특허 공개 평성 제 7-14380 호 공보에 기재된 방식과는 상이한, 4값 이상을 기억하는 비휘발성 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 있어서의 비휘발성 반도체 기억 장치의 구성을 개략적으로 나타내는 단면도.

도 2는 강유전체막의 D-V 특성 곡선을 도시하는 도면.

도 3은 비선형 요소의 D-V 특성 곡선을 도시하는 도면.

도 4(a) 내지 도 4(d)는 비선형 요소가 강유전체막에 도체를 거쳐서 전기적으로 접속된 구성의 구체 예를 나타내는 도면,

도 5는 강유전체막과 비선형 요소의 각 D-V 특성 곡선을 함께 도시하는 도면,

도 6은 2개의 소자를 직렬 접속한 형태를 도시하는 도면,

도 7은 2개의 소자를 직렬 접속한 경우의 I-V 특성을 도시하는 도면,

도 8은 콘덴서와 비선형 요소의 D-V 특성 곡선을 도시하는 도면,

도 9는 비선형 요소와 콘덴서에 인가되는 전압을 변화시킨 경우의 형태를 도시하는 도면,

도 10 내지 도 18은 강유전체막과 비선형 요소의 조합 구성에 있어서의 전속 밀도 D와 전계 E의 관계를 순서대로 도시하는 도면,

도 19 내지 도 23은 강유전체막과 선형 요소의 조합 구성에 있어서의 전속 밀도 D와 전계 E의 관계를 순서대로 도시하는 도면,

도 24(a)는 1쌍의 전극 사이에 두꺼운 강유전체막을 형성한 구성, 도 24(b)는 1쌍의 전극 사이에 얇은 강유전체막을 형성한 구성, 도 24(c)는 1쌍의 전극 사이에 강유전체막과 비선형 요소를 형성한 구성을 도시하는 도면,

도 25는 도 24의 각 구성에 대응한 D-V 특성 곡선을 도시하는 도면,

도 26은 전류 I와 전계 E 혹은 인가 전압 V와의 의존성에 있어서 포지티브 전류 I의 증가량이 저 전계 또는 저 전압 영역에서 작고, 고 전계 또는 고 전압 영역에서 큰 비선형 요소의 I-V(E) 특성 곡선을 도시하는 도면,

도 27은 강유전체에 제너 다이오드를 접속한 형태를 도시하는 도면,

도 28은 강유전체에 pn 다이오드를 접속한 형태를 도시하는 도면,

도 29는 비선형 요소로서 배리스터를 이용한 경우의 구성을 나타내는 개략 단면도,

도 30은 강유전체막의 특성 곡선과 비선형 요소의 특성 곡선의 4개의 교점을 설명하기 위한 도면,

도 31은 강유전체막과 비선형 요소의 합성 히스테리시스 특성을 도시하는 도면,

도 32 내지 도 51은 강유전체막과 비선형 요소의 합성 히스테리시스 특성의 작도를 순서대로 도시하는 도면,

도 52(a) 및 도 52(b)는 P11 기입시에 있어서의 전압 패턴을 순서대로 도시하는 도면,

도 53(a) 및 도 53(b)는 도 52(a), 도 52(b)의 각 전압 패턴에 대응한 특성 곡선의 상태를 순서대로 도시하는 도면,

도 54(a) 및 도 54(b)는 P10 기입시에 있어서의 전압 패턴을 순서대로 도시하는 도면,

도 55(a) 및 도 55(b)는 도 54(a), 도 54(b)의 각 전압 패턴에 대응한 특성 곡선의 상태를 순서대로 도시하는 도면,

도 56(a) 및 도 56(b)는 P00 기입시에 있어서의 전압 패턴을 순서대로 도시하는 도면,

도 57(a) 및 도 57(b)는 도 56(a), 도 56(b)의 각 전압 패턴에 대응한 특성 곡선의 상태를 순서대로 도시하는 도면,

도 58(a) 및 도 58(b)는 P01 기입시에 있어서의 전압 패턴을 순서대로 도시하는 도면,

도 59(a) 및 도 59(b)는 도 58(a), 도 58(b)의 각 전압 패턴에 대응하는 특성 곡선의 상태를 순서대로 도시하는 도면,

도 60은 도 1에 나타내는 구성을 DRAM형의 FRAM 메모리 셀에 적용한 구조를 나타내는 개략 단면도,

도 61은 도 1에 나타내는 구성을 MFSFET형의 FRAM 메모리 셀에 적용한 구성을 나타내는 개략 단면도,

도 62는 도 1에 나타내는 구성을 MFMISFET형의 FRAM 메모리 셀에 적용한 구성을 나타내는 개략 단면도,

도 63은 본 발명의 실시예 3에 있어서의 비휘발성 반도체 기억 장치의 구성을 개략적으로 나타내는 단면도,

도 64는 강유전체막과 비선형 요소의 합성 히스테리시스와 비선형 요소의 이중 히스테리시스를 함께 도시하는 도면,

도 65는 DRAM형의 1TlC의 FRAM 메모리 셀 구성을 나타내는 회로도,

도 66은 강유전체의 분극 반전을 설명하기 위한 도면,

도 67은 MFSFET형의 FRAM 메모리 셀 구성을 나타내는 회로도,

도 68은 MFMISFET형의 FRAM 메모리 셀 구성을 나타내는 회로도,

도 69는 DRAM형의 2T2C의 FRAM 메모리 셀 구성을 나타내는 회로도,

도 70은 일본 특허 공개 평성 제 5-259391 호 공보에 개시된 강유전체의 적층 구조를 도시하는 도면,

도 71(a) 및 도 71(b)는 일본 특허 공개 평성 제 7-14380 호 공보에 개시된 강유전체 캐패시터를 병렬과 직렬로 접속한 각 구성을 도시하는 도면,

도 72는 도 71의 2개의 강유전체 캐패시터의 합성 히스테리시스를 도시하는 도면,

도 73은 합성 히스테리시스로부터 3값의 기억 상태를 설명하기 위한 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 강유전체막 2 : 비선형 요소

3 : 전극 3a : 중간 전극

11 : 배리스터 51 : 실리콘 기판

52 : 소스/드레인 영역 53 : 게이트 절연층

54 : 게이트 전극 55 : 비트선

56 : 층간 절연층 57 : 플러그층

58 : 부유 게이트 전극

본 발명의 비휘발성 반도체 기억 장치는, 유전체의 전하량에 의해 기억 정보의 재기입을 실행하는 것으로서, 전속 밀도 D와 전계 E와의 의존성에 있어서 히스테리시스 특성을 갖는 강유전체막과, 강유전체막과 전기적으로 접속되고 전속 밀도 D와 전계 E와의 의존성에 있어서 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 저 전계 영역에서 작고 고 전계 영역에서 큰 특성과, 전류 I와 전계 E 혹은 인가 전압 V와의 의존성에 있어서 포지티브 전류 I의 증가량이 저 전계 또는 저 전압 영역에서 작고 고 전계 또는 고 전압 영역에서 큰 특성중의 적어도 어느 하나의 특성을 갖는 비선형 요소를 구비하는 것을 특징으로 한다.

본 발명의 비휘발성 반도체 기억 장치에 의하면, 저 전계 영역에서 비선형 요소는 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 작기 때문에, 저 전계 영역에서는 강유전체막에 작용하는 전계가 작고 강유전체막의 분극 반전을 억제한다. 한편, 고 전계 영역에서는, 비선형 요소는 전계 E에 대한 전속 밀도 D의 증가량이 크기 때문에, 고 전계 영역에서는 강유전체막에 작용하는 전계가 갑자기 증대하여, 강유전체막의 분극 반전을 촉진한다. 이와 같이 고 전계 영역에서 강유전체막의 분극 반전이 급격하게 촉진되기 때문에, 강유전체막에 항전계의 편차가 존재하고 있더라도, 비선형 요소에 의해 그 편차가 억제되어 메모리 셀의 판독·기입 동작이 안정하다.

또한, 저 전계 또는 저 전압 영역에서 비선형 요소는 전계 E 혹은 인가 전압 V에 대한 포지티브 전류 I의 증가량이 작기 때문에, 저 전계 또는 저 전압 영역에서는 강유전체막에 작용하는 전계 또는 전압이 작게 강유전체막의 분극 반전을 억제한다. 한편, 고 전계 또는 고 전압 영역에서는, 비선형 요소는 전계 E 혹은 인가 전압 V에 대한 전류 I의 증가량이 크기 때문에, 고 전계 또는 고 전압 영역에서는 강유전체막에 흐르는 전류 I가 갑자기 증대하여, 강유전체막의 분극 반전을 촉진한다. 이와 같이 고 전계 혹은 고 전압 영역에서 강유전체막의 분극 반전이 급격하게 촉진되기 때문에, 상기와 마찬가지로, 강유전체막에 항전계의 편차가 존재하고 있더라도, 비선형 요소에 의해 그 편차가 억제되어 메모리 셀의 판독·기입 동작이 안정하다.

또한, 강유전체막의 항전계의 편차를 저감해야 하는 강유전체막을 박막화하더라도, 비선형 요소에 의해 전극 간격을 소정값으로 유지할 수 있다. 이 때문에, 전극 간격이 지나치게 작게 되는 것에 의해 발생하는 절연 파괴를 방지할 수 있다.

또한, 강유전체막에 비선형 요소를 적층하는 것만으로 좋기 때문에, 칩 면적이 증대하지는 않는다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 비선형 요소는 이중 히스테리시스 특성을 갖는 유전체이다. 이와 같이 이중 히스테리시스 특성을 갖는 유전체를 강유전체막에 적층함으로써, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있음과 동시에 절연 파괴를 방지할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 비선형 요소는 반강유전체(antiferroelectric material)이다. 이에 의해서도, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있음과 동시에, 절연 파괴를 방지할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 비선형 요소는 상유전상(paraelectric phase)에 있는 강유전체이다. 이에 의해서도, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있음과 동시에 절연 파괴를 방지할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 그 비휘발성 반도체 기억 장치는 4값 이상을 기억할 수 있다. 이와 같이, 강유전체막과 비선형 요소를 조합함으로써 하나의 메모리 셀에 있어서의 4값 이상의 기억을 실현할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 강유전체막과 비선형 요소에 크기가 서로 다른 적어도 2개의 전압 펄스를 인가할 수 있는 구성이 채용되고 있다. 이에 의해, 4값 이상을 안정하게 기억하는 것이 가능하게 된다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 비선형 요소는 배리스터이다. 이와 같이 배리스터를 강유전체막에 적층하는 것에 의해, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있음과 동시에 절연 파괴를 방지할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 비선형 요소는 비선형 전류의 전압 의존성을 갖는 소자이다. 이와 같이, 비선형 전류의 전압 의존성을 갖는 소자를 강유전체막에 적층하는 것에 의해, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있음과 동시에 절연 파괴를 방지할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 비선형 요소는 강유전체막과 전기적으로 접속되고, 또한 전속 밀도 D와 전계 E와의 의존성에 있어서 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 저 전계 영역에서 작고 고 전계 영역에서 큰 특성, 혹은 전류 I와 전계 E 또는 인가 전압 V와의 의존성에 있어서 포지티브 전류 I의 증가량이 저 전계 혹은 저 전압 영역에서 작고 고 전계 혹은 고 전압 영역에서 큰 특성을 갖는 2개 이상의 막을 갖고 있다. 이에 의해서도, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있음과 동시에 절연 파괴를 방지할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 절연 게이트형전계 효과 트랜지스터와, 절연 게이트형 전계 효과 트랜지스터의 1쌍의 소스/드레인 영역의 한쪽에 전기적으로 접속된 캐패시터가 더 구비되어 있으며, 캐패시터에 포함되는 1쌍의 전극 사이에 강유전체막과 비선형 요소가 있다. 이와 같이 DRAM형의 FRAM의 메모리 셀에 본 발명을 적용할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 절연 게이트형 전계 효과 트랜지스터가 더 구비되고, 절연 게이트형 전계 효과 트랜지스터의 1쌍의 소스/드레인 영역 사이에 있는 영역과 제어용 게이트 전극 사이에 강유전체막과 비선형 요소가 있다. 이와 같이 MFSFET형의 FRAM 메모리 셀에 본 발명을 적용할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 절연 게이트형 전계 효과 트랜지스터가 더 구비되어 있다. 절연 게이트형 전계 효과 트랜지스터의 1쌍의 소스/드레인 영역과, 1쌍의 소스/드레인 영역 사이에 있는 영역상에 형성된 부유 게이트 전극 및 제어용 게이트 전극을 갖고 있다. 제어용 게이트 전극과 부유 게이트 전극 사이에 강유전체막과 비선형 요소가 있다. 이와 같이 MFMISFET형의 FRAM 메모리 셀에 본 발명을 적용할 수 있다.

(발명의 실시예)

이하, 본 발명의 실시예에 대해 도면에 근거하여 설명한다.

(실시예 1)

도 1은 구체 예로서 비휘발성 기억을 실현하고 있는 캐패시터 부분을 도시하는 도면이다.

도 1을 참조하면, 본 실시예의 비휘발성 기억을 실현하는 캐패시터(5)는, 강유전체막(1)과, 비선형 요소(2)와, 1쌍의 전극(3)을 갖고 있다. 강유전체막(1)은 자발 분극을 갖는 결정에 외부로부터 전계를 가할 때, 자발 분극의 방향이 반전하는 성질을 갖는 것으로, 도 2에 도시하는 바와 같이 분극 반전에 의해 전속 밀도 D와 전계 E(전압 V)에 있어서의 의존성(7)이 히스테리시스 곡선을 그리는 것이다.

비선형 요소(2)는 강유전체막(1)에 전기적으로 접속되어 있다. 이 비선형 요소(2)는 도 3에 나타내는 바와 같이, 전속 밀도 D와 전계 E(전압 V)와의 의존성(8)에 있어서 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 임계값 P 이하의 저 전계 영역에서 작고, 임계값 P 이상의 고 전계 영역에서 큰 특성을 갖고 있다. 이 비선형 요소(2)는, 예를 들면 도 3에 도시하는 바와 같이 이중 히스테리시스 특성을 갖고 있다. 또, D-E 특성과 D-V 특성은 거의 동일한 특성을 갖고 있다.

1쌍의 전극(3)은, 이들 강유전체막(1) 및 비선형 요소(2)를 삽입하고, 또한 강유전체막(1)과 비선형 요소(2)를 전계에 관해서 결합시키는 역할을 한다.

또, 도 1의 강유전체막(1) 및 비선형 요소(2)내에 기재된 기호「+」,「-」는 분극 상태를 나타내고 있고, 전극(3)내에 기재된 기호「+」,「-」의 각각은 전극(3)중에 축적된 포지티브-네가티브의 진 전하(true charges)를 나타내고 있다.

상기에 있어서 비선형 요소(2)가 강유전체막(1)에 전기적으로 접속되어 있다고 하는 것은, 비선형 요소(2)가 강유전체막(1)에 전계에 관련하여 접속되어 있는 것, 비선형 요소(2)가 도체를 거쳐서 강유전체막(1)에 전기적으로 접속되어 있는 것 등을 포함한다.

여기서, 비선형 요소(2)가 강유전체막(1)에 전계에 관련하여 접속되어 있다고 하는 것은, 예를 들면 도 1에 도시하는 바와 같이 1쌍의 전극(3) 사이에 있는 비선형 요소(2)와 강유전체막(1)이 직접 접하고 있는 것을 의미한다.

또한, 비선형 요소(2)가 강유전체막(1)에 도체를 거쳐서 전기적으로 접속되어 있다고 하는 것은, 도 4(a) 내지 도 4(d)에 도시하는 바와 같이 강유전체막(1)과 비선형 요소(2)가 중간 전극(3a)나 도전성 플래그(3b) 등을 거쳐서 전기적으로 접속되어 있는 것을 의미한다.

도 5는 도 1에 나타내는 캐패시터(5)에 있어서의 전극 전압 변화에 의해 발생하는 전기 변위 및 분할 전압을 구하기 위한 도면이다. 도 5를 참조하면, 종축(y 축)은 전극에 있어서의 진 전하, 즉 전속 밀도 D이며, 횡축(x 축)은 전압 V 또는 전계 E이다. 강유전체막(1)의 의존성(7) 및 비선형 요소(2)의 의존성(8) 각각은, 각각이 접하는 전극(3)의 전압을 기점으로서 그려지고, 또한 비선형 요소(2)의 의존성(8)은 좌우 반전하여 도시된다.

이 도면에 있어서 강유전체막(1)에 접하는 전극(3)의 전위를 0으로 한 경우, x 축 절편(10)은 전극(3) 사이의 전압을 나타내게 된다. 이 때문에, 전극(3) 사이의 전위가 변화하면, 비선형 요소(2)의 의존성(8)이 횡축 방향으로 수평 이동하게된다. 또한, 2개와의 의존성(7, 8)의 교점(11)의 x 좌표는, 강유전체막(1) 및 비선형 요소(2)의 경계의 전위(즉, 강유전체막(1)에 작용하는 전압 : 분할 전압)를 나타내고, y 좌표는 그 때의 전극(3)에 있어서의 진 전하를 나타내게 된다.

이와 같이 2개와의 의존성 곡선을 표시하는 것에 의해, 강유전체막(1)에 작용하는 전압 및 그 전압에 있어서의 진 전하를 요구하는 방법은 이하의 이론에 의한다.

전자 회로에서 도 6에 도시하는 바와 같이, 제 1 및 제 2 소자(31, 32)가 직렬로 접속된 경우, 도 7에 도시하는 바와 같이 전류-전압(I-V) 특성에 있어서의 부하 곡선에 의해, 분할 전압 V1 및 회로의 전류값 I0을 구하는 방법이 있다. 이 방법에 의하면, 제 1 소자(31)의 I-V 특성 곡선(31c)은 0V를 기점으로서 그려지고, 제 2 소자(32)의 I-V 특성 곡선(32c)은 인가 전압 V0을 기점으로서 그려진다. 그 이유는, 제 1 소자(31c)는 0V로 접속되어 있고, 또한 제 2 소자(32)는 V0으로 접속되어 있기 때문이다.

여기서, V0을 기점으로서 제 2 소자(32)에 인가되는 전압 V2를 생각한 경우, 인가 전압 V2는 V1-V0이며 네가티브로 된다. 이와 같이 인가 전압 V2는 제 1 소자(31)의 인가 전압과 부호가 반대로 되기 때문에, 제 2 소자(32)에 대해서는 전압에 관련하여 반전한 I-V 특성 곡선(32c)을 이용할 필요가 있다.

또한 제 1 소자(31)의 인가 전압 V1 및 전류 I0은 I-V 특성 곡선(31c) 상에 있고, 또한 제 2 소자의 인가 전압 V2 및 전류 I0은 I-V 특성 곡선(32c) 상에 있다. 즉, 제 1 소자(31) 및 제 2 소자(32)의 쌍방의 인가 전압 및 전류를 충족하는점은, I-V 특성 곡선(31c)과 (32c)의 교점이 된다. 따라서, 이 교점으로부터 분할 전압 V1 및 전류 I0을 구할 수 있다.

또 전술의 방법은 I-V 특성에서, V = V1 + V2, V1 = f1(I0), V2 = f2(I0)의 관계로부터 분할 전압 V1 및 회로의 전류값 I0을 구하는 방법이지만, 이 방법은 도 5의 전속 밀도-전압(D-V) 특성에 있어서도 마찬가지로 이용할 수 있다.

강유전체막(1) 및 비선형 요소(2)의 D-V 특성(통상은, 전속 밀도-전계(D-E) 특성이 이용되지만, 여기서는 V =εE(단, ε는 유전율)의 관계로부터 설명의 편의상 D-V 특성이 채용되어 있음)은, D-E 특성과 마찬가지로, 도 2 및 도 3에 나타내는 히스테리시스를 갖는 비선형의 특성으로 된다. 이 강유전체막(1) 및 비선형 요소(2)를 직렬로 접속하는 경우, V = V1 + V2, V1 = f1(D0), V2 = f2(D0)(단, 전속 밀도 D0은 공통)의 관계가 존재한다. 이 때문에, 상기의 I-V 특성에 있어서의 방법과 마찬가지로, 도 5에 도시하는 바와 같이 강유전체막(1)의 D-V 특성 곡선(7)을 0V를 기점으로서 그리고, 또한 비선형 요소(2)의 반전한 D-V 특성 곡선(8)을 VO을 기점으로서 그린 상태의 교점(11)으로부터 분할 전압 및 공통의 전속 밀도를 구할 수 있다.

본 실시예에서는, 도 3에 도시하는 바와 같이, 비선형 요소(2)가 전속 밀도 D와 전계 E와의 의존성에 있어서 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 저 전계 영역에서 크고 고 전계 영역에서 작다. 이와 같이 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 저 전계 영역에서 작기 때문에, 저 전계 영역에서는 강유전체막(1)에 작용하는 전계가 작고, 강유전체막(1)의 분극 반전이 억제된다. 한편, 고 전계 영역에서는 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 크게 되기 때문에, 고 전계 영역에서는 강유전체막(1)에 작용하는 전계가 급격하게 증가하고, 강유전체막(1)의 반전 분극이 촉진된다. 이와 같이 고 전계 영역에서 강유전체막(1)의 분극 반전이 급격하게 촉진되기 때문에, 강유전체막(1)에 항전계의 편차가 존재하더라도, 비선형 요소(1)에 의해 그 편차가 억제되어 메모리 셀의 판독·기입이 안정하다.

또한, 강유전체막(1)의 항전계의 편차를 저감해야 하는 강유전체막(1)을 박막화해도, 비선형 요소(2)에 의해 전극(3)의 간극을 소정 값으로 유지할 수 있다. 이 때문에, 전극(3)의 간극이 지나치게 작게 되는 것에 의한 절연 파괴를 방지할 수 있다.

또, 강유전체막(1)에 비선형 요소(2)를 적층하는 것만으로 좋기 때문에, 칩 면적이 증대하는 것도 없다.

이하, 상기에 대해 상세하게 설명한다.

우선 도 8에 도시하는 D-V 특성을 갖는 선형 콘덴서와 비선형 요소를 직렬 접속한 경우에 대해 생각한다. 또, 이 도면에 있어서의 D-V 특성 곡선(41c) 및 (42c)의 경사는 ε/d이며 정전 용량에 상당한다. 즉, 비선형 요소는 Vs까지는 저 용량의 콘덴서와 동등한 특성을 가지며, Vs 이상에서는 무한대의 정전 용량을 갖게 된다.

이 직렬 회로의 인가 전압 V0을 상승하여 가면, 도 9에 도시하는 바와 같이 V0이 0 내지 Vt1의 사이에서는 V0의 거의가 비선형 요소에 걸려, 콘덴서에 인가되는 전압(분할 전압)은 겨우 (0-Vlb)이다. 그러나, 인가 전압 VO가 Vt1 이상으로 되면, 비선형 요소의 구배가 무한대이기 때문에, 인가 전압 VO의 증가분은 모두 콘덴서에 인가되게 되고, 분할 전압 V1은 (Vlb-V1a)로 되어 급격하게 상승하는 것으로 된다. 또, 도 9에 있어서의 굵은 선(43)은 인가 전압 VO에 대한 분할 전압 V1의 변화를 나타내는 것이다.

이와 같이 비선형 요소(2)의 전압에 대한 포지티브 전속 밀도의 증가량이 저 전압 영역에 있어서 작고 고 전압 영역에 있어서 큰 경우에는, 고 전압 영역에서는 강유전체막(1)에 작용하는 전압이 갑자기 증대하는 것을 알 수 있다.

다음에, 강유전체막(1)과 비선형 요소(2)가 직렬 접속된 경우의 각 D-E 특성 곡선의 교점에 있어서의 전속 밀도량과 인가 전압 VO의 관계를, 상기와 마찬가지로 도 10∼도 18에 나타내는 작도에 의해 구한다. 도 10∼도 18에 있어서, 강유전체막(1)의 D-E 특성 곡선(7)과 비선형 요소(2)의 D-E 특성 곡선(8)은 단순화되어 있고, 이들(7, 8)로부터 전속 밀도량과 인가 전압 V0의 관계를 나타내는 곡선(21)이 얻어진다.

또한 대비로서, 강유전체막과 선형 요소를 직렬 접속한 경우의 각 D-E 특성 곡선의 교점에 있어서의 전속 밀도량과 인가 전압 V0의 관계를 도 19∼도 23에 나타내는 작도에 의해 구한다. 도 19∼도 23에 있어서도 강유전체막의 D-V 특성 곡선(7)은 단순화되어 있고, 강유전체막과 선형 요소의 각 D-V 특성 곡선(7, 9)으로부터 전속 밀도량과 인가 전압 V0의 관계를 나타내는 곡선(22)이 얻어진다.

도 18과 도 23을 참조하면, 강유전체막에 선형 요소를 조합한 경우(도 23),D-V 특성 곡선(22)의 x 축에 교차하는 부분의 경사는 완만하다. 이에 대해, 비선형 요소를 조합한 경우(도 18), D-V 특성 곡선(21)의 임계값 이상의 전압에서는 경사가 급격하게 되어 있다. 이로부터, 선형 요소를 강유전체막에 조합한 구성보다도, 비선형 요소를 강유전체막에 조합 구성한 쪽이 항전계의 편차를 억제할 수 있음을 알 수 있다.

또한 비선형 요소에 있어서도, 전속 밀도 D와 전계 E와의 의존성에 있어서 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 저 전계 영역에서 크고 고 전계 영역에서 작은 것을 강유전체막과 조합한 경우에는, 저 전계 영역에서 강유전체막의 분할 전압이 급격하게 증가하고, 임계값 이상의 고 전계 영역이 완만하게 증가하게 되기 때문에, 분극 반전의 편차가 오히려 증대하게 된다.

이것으로부터, 항전계의 편차를 억제하기 위해서는, 비선형 요소에 있어서, 또한 전속 밀도 D와 전계 E와의 의존성에 있어서 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 저 전계 영역에서 작고 고 전계 영역에서 큰 비선형 요소를 강유전체막에 조합할 필요가 있음을 알 수 있다.

다음에, 강유전체막과 비선형 요소를 조합한 경우와 강유전체막만의 경우에 있어서의 각 D-V 특성을 비교한다.

도 24(a) 내지 도 24(c)는 비교하는 대상물의 각 구성을 나타내는 단면도이다. 비교에 이용한 것은, 1쌍의 전극(3) 사이에, 두꺼운 두께 T1의 강유전체막(2)을 사이에 둔 구성(도 24(a)), 얇은 두께 T2의 강유전체막(2)을 사이에 둔 구성(도 24(b)), 및 전체 두께 T3으로 되도록 적층된 강유전체막(1)과 비선형 요소(2)를 사이에 둔 구성(도 24(c))이다. 구성(도 24(a))의 두께 T1은 구성(도 24(c))의 두께 T3과 동일하며, 구성(도 24(b))의 두께 T2는 구성(도 24(c))의 두께 T4와 동일하다. 이들의 각 D-V 특성을 비교한 형태를 도 25에 나타낸다.

도 25를 참조하면, 얇은 강유전체막(1)을 갖는 구성(도 24(b))에서는, D-V 특성 곡선(7)과 같이 경사가 급하지만, 두꺼운 강유전체막(1)을 갖는 구성(도 24(a))에서는, D-V 특성 곡선(22)과 같이 경사가 완만하게 됨과 동시에 전계 E를 0으로 하기 위한 인가 전압 V가 커진다.

본 실시예의 구성 (도 24(c))는, 두꺼운 강유전체막(1)을 갖는 구성(도 24(a))과 전체로서 동일한 막 두께를 가지면서도, 그 D-V 특성 곡선(21)은 D-V 특성 곡선(22)보다도 급한 경사를 갖고 있다. 이 때문에, 비선형 요소(2)를 조합하는 것에 의해, 동일 막 두께의 강유전체막(1)으로만 이루어지는 경우보다도, 항전계의 편차를 억제할 수 있다.

또한 본 실시예의 구성(도 24(c))은, 두꺼운 강유전체막(1)을 갖는 구성(도 24(a))보다도, 전계 E를 0으로 하기 위한 인가 전압 V가 작다. 이 때문에, 두꺼운 강유전체막(1)을 갖는 구성(도 24(a))보다도 저 전압에서의 동작이 가능해진다.

또한, 비선형 요소(2)를 조합하는 것에 의해, 강유전체막(1)의 두께를 얇게 하더라도 비선형 요소(2)에 의해 전극(3)의 간격을 소정 값(T3)으로 유지할 수 있다. 이 때문에, 전극(3)의 간격을 크게 유지한 채로, 강유전체막(1)의 두께를 얇게 하는 것에 의해 항전계의 편차를 억제할 수 있다. 따라서, 얇은 강유전체막(1)으로만 이루어지는 구성(도 24(b))보다도 전극(3) 사이의 내압을 높일 수 있어, 절연 파괴를 방지할 수 있다.

또한 상기에 있어서는, 비선형 요소(2)로서, 도 3에 나타내는 전속 밀도 D와 전계 E와의 의존성에 대해 설명하였지만, 비선형 요소(2)는 도 26에 도시되는 바와 같이, 전류 I와 전계 E 혹은 인가 전압 V와의 의존성에 있어서 포지티브 전류 I의 증가량이 저 전계 또는 저 전압 영역에서 작고, 고 전계 또는 고 전압 영역에서 큰 것이더라도 상기와 마찬가지의 효과를 얻을 수 있다.

또한, 도 1에 나타내는 강유전체막(1)으로서, 예를 들면 Pb(Zr_0.5Ti_0.5)O₃을 이용할 수 있고, 비선형 요소(2)로서, 예를 들면 반강유전체인 PbZrO₃을 이용할 수 있다.

또한, 강유전체막(1)의 재질은 상기에 한정되는 것이 아니라, 예를 들면 변위형 강유전체로서, Pb(Zr_xTi_(1-x))O₃(0≤x≤1), Pb_xLa_(1-x)Zr_yTi_(1-y)O₃(0≤x≤1, O≤y≤1), BaTiO₃, PbTiO₃등의 티탄산 바륨형, LiNbO₃, KTaO₃, NaNb₅O₁₅, SrBi₂Ta₂O₉, Bi₄Ti₃O₁₂, (Ba, Sr)Nb₂O₆, SrBi₂Ta₂O₉, Bi₄Ti₃O₁₂나, 질서-무질서형 강유전체로서 NaNO₂(NH₂CH₂COOH)₃·H₂SO₄, 로첼염(Rochelle salt)등 및 이들 물질의 일부를 이온으로 치환한 고용체가 이용되더라도 좋다.

또한 비선형 요소(2)에 관해서도 상기의 재질에 한정되지 않고, 다른 반강 유전체의 재질이더라도 좋고, 또한 상유전상에 있는 강유전체의 재질이더라도 좋으며, 또한 비선형 전류의 전계 의존성을 갖는 전도체나 비선형 전류의 전압 의존성을 갖는 소자이더라도 좋다.

비선형 요소(2)에 이용되는 반강유전체로서는, 예를 들면 RbNO₃, NaNbO₃, PbZrO₃, PbHfO₃, Pb(Mg_1/2W_1/2)O₃, Pb(Cd_1/2W_1/2)O₃, Pb(Mn_1/2W_1/2)O₃, Pb(Y_1/2Nb_1/2)O₃, Pb (Ho_1/2Nb_1/2)O₃, Pb(Lu_1/2Nb_1/2)O₃, Pb(Yb_1/2Ta_1/2)O₃, Pb(Lu_1/2Ta_1/2)O₃, Pb(Mn_2/3W_1/3)O₃의 각 재질 및 이들 임의의 조합으로 이루어지는 고용체를 이용할 수 있다.

또한, 비선형 요소(2)에 이용되는 상유전상에 있는 강유전체의 재질로서는, 예를 들면, Ba(Mg_1/2Te_1/2)O₃, Pb(Co_1/2W_1/2)O₃, Pb(Fe_1/2Ta_1/2)O₃, Pb(Mg_1/3Nb_2/3)O₃, Pb (Mg_1/3Ta_2/3)O₃, Pb(Co_1/3Ta_2/3)O₃, Ba₂LiTa₅O₁₅, Pb₂KTa₅O₁₅, Ba₃NaYNb₁₀O₃₀, Ba₃NaLaNb₁₀O₃₀, Ba₃NaGdNb₁₀O₃₀, Ba₂Na₃YNb₁₀O₃₀, Ba₂Na₃GdNb₁₀O₃₀, Ba₂Na₃LaNb₁₀O₃₀, Ba₂Na₃EuNb₁₀O₃₀, (Ba, Sr)Nb₂O₆, Cd₂Nb₂O₆, Sr₂Ta₂O₇, Co₃B₇O₁₃I, SbSI, SbSBr, Rb₂ZnC1₄, Rb₂ZnBr₄의 각 재질 및 이들 임의의 조합으로 이루어지는 고용체를 이용할 수 있다.

또한 비선형 요소(2)에 이용되는 비선형 전류의 전계 의존성을 갖는 전도체 또는 비선형 전류의 전압 의존성을 갖는 소자로서는, 예를 들면 배리스터, 다이오드, 플래쉬 메모리에 이용하는 터널 산화막을 이용할 수 있다. 또한 배리스터로서는, 실리콘 카바이드(Carbide) 배리스터, 산화아연 배리스터 등의 소결체형이나, pn 다이오드, 쇼트키 다이오드 등의 다이오드형중의 어느 것이 이용되더라도 좋다.

또한, 비선형 요소(2)로서 제너 다이오드를 이용하는 경우에는, 포지티브-네가티브의 구동 전압에 대한 비선형성이 필요하기 때문에, 도 27에 도시하는 바와같이 강유전체에 2개의 제너 다이오드를 직렬로 접속해야 한다. 또한 비선형 요소(2)에 pn 다이오드를 이용하는 경우에는, 도 28에 도시하는 바와 같이 포지티브-네가티브의 구동 전압에 대한 비선형성이 필요하기 때문에 병렬로 배치된 2개의 pn 다이오드를 강유전체에 직렬로 접속할 필요가 있다.

또한 비선형 요소(2)에 배리스터를 이용하는 경우에는, 도 29에 도시하는 바와 같이 강유전체막(1)과 배리스터(11) 사이에 중간 전극(3a)을 둔 구조를 1쌍의 전극(3)에 의해 사이에 오도록 하는 구성으로 하는 것이 바람직하다.

또한 비선형 요소(2)로서, 2개 이상의 비선형 요소가 조합되어 사용되더라도 마찬가지의 효과가 얻어진다. 이 경우, 2개 이상의 비선형 요소(2)에 의해 강유전체막(2)이 삽입되더라도 무방하다.

(실시예 2)

본 발명의 비휘발성 반도체 기억 장치의 구성은, 도 1에 도시하는 구성을 갖고, 또한 비선형 요소(2)가 도 3에 도시하는 바와 같이 이중 히스테리시스 특성을 갖고 있다.

이 구성에 있어서, 1쌍의 전극(3)에 전위가 인가되어 있지 않은 상태에서는, 도 30에 도시하는 바와 같이, 강유전체막(1)의 D-E 특성 곡선(12)과 비선형 요소(2)의 D-E 특성 곡선(13)은, 4개의 점(14∼17)에서 교차하는 것으로 된다. 이와 같이 4개의 교점(14∼17)이 존재하기 때문에, 표 1에 도시하는 바와 같은 4개의 전기 변위에 있어서의 안정 상태가 존재하게 되어, 1개의 FRAM의 메모리 셀에 4값의 기억이 가능하게 된다.

이 도 30에 나타내는 특성의 경우에 있어서의 전속 밀도 D 및 인가 전압 V0의 관계를 도 10∼도 18 및 도 19∼도 23과 마찬가지의 작도에 의해 구하면 도 31에 나타내는 합성 히스테리시스 특성(61)이 얻어진다. 또, 이 작도의 형태를 도 32∼도 51에 나타낸다.

도 31의 합성 히스테리시스 특성(61)은, 4개의 경로를 갖는 히스테리시스 특성으로 된다. 또한, 표 1에 나타내는 4개의 안정점 P11, P01, P10, P00은, 이 합성 히스테리시스 특성(61)에 있어서 인가 전압 V0이 OV인 때의 각 점에서 나타나게 된다.

다음에, 4값의 기억 정보의 기입 방법에 대해 설명한다.

우선 P11 상태의 기입에 관해서는, 도 52(a)에 도시하는 바와 같이 전극(3) 사이에 포지티브의 비교적 큰 전압이 인가된다. 이 상태에서는, 도 53(a)에 도시하는 바와 같이 비선형 요소(2)의 특성 곡선(8)은 원점 위치로부터 인가 전압분만큼 x 축의 포지티브 방향으로 위치한 상태에 있다. 이 상태로부터, 도 52(b)에 도시하는 바와 같이 전극(3) 사이의 전압을 0V로 하면, 도 53(b)에 도시하는 바와 같이 비선형 요소(2)의 특성 곡선(8)은 원점 위치로 이동한다. 이에 의해, 교점(14)에서 P 11의 기입이 실행된다.

P10 상태의 기입에 관해서는, 도 54(a)에 도시하는 바와 같이 전극(3) 사이에 포지티브의 비교적 큰 전압이 인가된 후에 네가티브의 비교적 작은 전압이 인가된다. 이 상태에서는, 도 55(a)에 도시하는 바와 같이 비선형 요소(2)의 특성 곡선(8)은 원점 위치로부터 인가 전압분만큼 x 축의 네가티브 방향으로 조금 이동한 상태에 있다. 이 상태로부터, 도 54(b)에 도시하는 바와 같이 전극(3) 사이의 전압을 0V로 하면, 도 55(b)에 도시하는 바와 같이 비선형 요소(2)의 특성 곡선(8)은 원점 위치로 이동한다. 이에 의해, 교점(15)에서 P10의 기입이 실행된다. 또한 이 경우, 강유전체의 히스테리시스 특성은 전압을 충분하게 소인하지 않기 때문에, 도시하지 않는 내측 루프를 따르게 된다. 내측 루프 형상은 강유전체 및 제 2 인가 전압의 크기에 의존하지만, 어떻게 하든지 P10(PO1) 기입 후의 전속 밀도는 도 55(b)에 나타내는 교점(15)과 동일한 값 또는 작은 정(부)의 값을 취하게 된다.

P00 상태의 기입에 관해서는, 도 56(a)에 도시하는 바와 같이 전극(3) 사이에 네가티브의 비교적 큰 전압이 인가된다. 이 상태에서는, 도 57(a)에 도시하는 바와 같이 비선형 요소(2)의 특성 곡선(8)은 원점 위치로부터 인가 전압분만큼 x 축의 네가티브 방향으로 위치한 상태에 있다. 이 상태로부터, 도 56(b)에 도시하는 바와 같이 전극(3) 사이의 전압을 0V로 하면, 도 57(b)에 도시하는 바와 같이 비선형 요소(2)의 특성 곡선(8)은 원점 위치로 이동한다. 이에 의해, 교점(17)에서 P00의 기입이 실행된다.

P10 상태의 기입에 관해서는, 도 58(a)에 도시하는 바와 같이 전극(3) 사이에 네가티브의 비교적 큰 전압이 인가된 후에 포지티브의 비교적 작은 전압이 인가된다. 이 상태에서는, 도 59(a)에 도시하는 바와 같이 비선형 요소(2)의 특성 곡선(8)은 원점 위치로부터 인가 전압분만큼 x 축의 포지티브 방향으로 조금 이동한 상태에 있다. 이 상태로부터, 도 58(b)에 도시하는 바와 같이 전극(3) 사이의 전압을 0V로 하면, 도 59(b)에 도시하는 바와 같이 비선형 요소(2)의 특성 곡선(8)은 원점 위치로 이동한다. 이에 의해, 교점(16)에서 P01의 기입이 실행된다. 또 이 경우, 강유전체의 히스테리시스 특성은 전압을 충분히 소인하지 않기 때문에, 도시하지 않는 내측 루프를 따르게 된다. 내측 루프의 형상은 강유전체 및 제 2 인가 전압의 크기에 의존하지만, 어떻게 하든지 P 10(P01) 기입 후의 전속 밀도는 도 59(b)에 나타내는 교점(16)과 동일한 값 또는 작은 정(부)의 값을 취하게 된다.

이와 같이 하여, 강유전체막(1) 및 비선형 요소(2)에 크기가 상이한 2개의 전압 펄스를 인가하는 것에 의해, P11, P10, PO1 및 PO0 상태의 기입을 실행할 수 있어, 하나의 FRAM의 메모리 셀에 4값의 기억이 가능해진다.

또한, 전술한 실시예 1 및 2의 구성은, FRAM 메모리 셀의 DRAM형 및 FET형의 쌍방에 적용할 수 있다.

도 60을 참조하면, DRAM형은 스위칭 트랜지스터(50)와 강유전체 캐패시터(5)를 갖고 있다. 스위칭 트랜지스터(50)는 실리콘 기판(51)의 표면에 형성된 1쌍의 소스/드레인 영역(52)과, 1쌍의 소스/드레인 영역(52) 사이에 있는 영역상에 게이트 절연층(53)을 두어 형성된 게이트 전극층(54)을 갖고 있다.

스위칭 트랜지스터(50)의 한쪽의 소스/드레인 영역(52)에는 비트선(55)이 전기적으로 접속되어 있다. 이 스위칭 트랜지스터(50) 및 비트선(55) 등을 덮도록 실리콘 기판(51)의 표면 전면에 층간 절연층(56)이 형성되어 있다.

강유전체 캐패시터(5)는 도 1의 구성과 마찬가지로, 1쌍의 전극(3) 사이에 강유전체막(1)과 비선형 요소(2)가 있는 구성을 갖고 있다. 1쌍의 전극(3)의 한쪽은, 예를 들면 플래그층(57) 등을 거쳐서 스위칭 트랜지스터(50)의 다른쪽의 소스/드레인 영역(52)에 전기적으로 접속되어 있다.

또한, 상기의 강유전체 캐패시터(5)에 있어서는 하층에 강유전체막(1)이 마련되고, 상층에 비선형 요소(2)가 마련된 구성에 대해 설명하였지만, 하층에 비선형 요소(2)가 마련되고, 상층에 강유전체막(1)이 마련되더라도 좋다.

도 61을 참조하면, 이 MFSFE(55a)는 실리콘 기판(51)의 표면에 형성된 1쌍의 소스/드레인 영역(52)과, 1쌍의 소스/드레인 영역(52) 사이에 있는 영역상에 강유전체막(1)과 비선형 요소(2)를 개재하여 형성된 게이트 전극층(54)을 갖고 있다.

또, 실리콘 기판(51)과 강유전체막(1)이 직접 접촉한 경우, 실리콘 기판(51)의 표면에서의 트랩 준위 등의 제어를 할 수 없게 되어, 트랜지스터의 안정 동작 상 많은 곤란이 예상된다. 이 때문에, 실리콘 기판(51)과 강유전체막(1) 사이에 실리콘 산화막 등의 추가 절연막이 마련되어도 무방하다. 또한 이러한 추가의 막을 이용하는 대신에, 강유전체막(1)과 비선형 요소(2)의 위치가 교체되어도 무방하다. 즉, 실리콘 기판(51)의 표면에 접하도록 비선형 요소(2)가 형성되고, 비선형 요소(2)와 게이트 전극층(54) 사이에 강유전체막(1)이 형성되어도 무방하다.

도 62를 참조하면, MFMISFET(55b)는 실리콘 기판(51)의 표면에 형성된 1쌍의 소스/드레인 영역(52)과, 1쌍의 소스/드레인 영역(52)에 포함되는 영역상에 게이트 절연층(63)을 거쳐 형성된 부유 게이트 전극층(58)과, 부유 게이트 전극층(58)상에 강유전체막(1) 및 비선형 요소(2)를 개재하여 형성된 제어용 게이트 전극층(54)을 갖고 있다.

또한, 상기 구성에 있어서는, 하층에 강유전체막(1)을 마련하고, 상층에 비선형 요소(2)를 마련한 구성에 대해 설명하였으나, 하층에 비선형 요소(2)가 마련되고, 상층에 강유전체막(1)이 마련되어도 무방하다.

(실시예 3)

본 실시예는 4값보다 많은 기억이 가능한 비휘발성 반도체 기억 장치에 관한 것이다.

도 63은 구체 예로서 비휘발성 반도체 기억을 실현하고 있는 캐패시터 부분을 도시하는 도면이다.

도 63을 본 발명의 비휘발성 기억을 실현하는 캐패시터는, 강유전체막(1)과, 2개의 비선형 요소(2a, 2b)와, 1쌍의 전극(3)과, 중간 전극(3a)을 갖고 있다. 강유전체막(1)은 자발 분극을 갖는 결정에 외부로부터 전계를 가할 때에, 자발 분극의 방향이 반전하는 성질을 갖는 것이며, 도 2에 도시하는 바와 같이 분극 반전에 의해 전속 밀도 D와 전계 E(전압 V)에 있어서와의 의존성(7)이 히스테리시스 곡선을 그리는 것이다.

비선형 요소(2a, 2b)는, 예를 들어 반강유전체이다. 이 비선형 요소(2a, 2b)는 도 3에 도시하는 바와 같이, 전속 밀도 D와 전계 E와의 의존성(8)에 있어서 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 임계값 P 이하의 저 전계 영역에서 작고, 임계값 P 이상의 고 전계 영역에서 큰 특성을 갖고 있다.

비선형 요소(2a)는 강유전체막(1)에 직접 접촉되어 있다. 이 강유전체막(1)과 비선형 요소(2a)는 중간 전극(3a)과 한쪽의 전극(3) 사이에 있고, 비선형 요소(2b)는 중간 전극(3a)이 다른 쪽의 전극(3) 사이에 있다.

강유전체막(1)과 비선형 요소(2a)의 합성의 D-V 특성은 도 31의 히스테리시스 곡선과 마찬가지의 히스테리시스 특성을 갖는다. 또한, 비선형 요소(2b)는 비선형 요소(2a)와는 상이한 이중 히스테리시스 특성을 갖고 있다.

이 때문에, 양단의 전극(3) 사이에 전위가 인가되어 있지 않은 상태에서는, 도 64에 도시하는 바와 같이 강유전체막(1) 및 비선형 요소(2a)의 합성 히스테리시스 특성(61)과 비선형 요소(2b)의 이중 히스테리시스 특성(62)은 6개의 점에서 교차하는 것으로 된다. 이와 같이 6개의 교점이 존재하므로 6개의 전기 변위에 있어서의 안정 상태가 존재하는 것으로 되어, 1개의 FRAM 메모리 셀에 6값의 기억이 가능하게 된다.

6값의 기억 정보의 기입에는 4값과 마찬가지로 크기가 상이한 2개의 전압 펄스가 이용된다. 펄스 전압의 크기는 정부 각 3 레벨로 충분하다.

실시예 2에서는 1개의 이중 히스테리시스 특성을 갖는 비선형 요소가 이용되고, 실시예 3에서는 2개의 이중 히스테리시스 특성을 갖는 비선형 요소가 이용되는것에 의해, 각각 4값 및 6값의 다값 비휘발성 기억이 실현된다. 또한 비선형 요소를 이용함으로써, 8값, 10값 또는 그 이상의 다값 비휘발성 기억 장치를 얻을 수 있다.

또한, 실시예 3에 나타내는 구성(도 63)은 도 60에 나타내는 DRAM형뿐만이 아니라, 도 61에 나타내는 MFSFET형이나 도 62에 나타내는 MFMISFET형에 적용되더라도 좋다. 또한 강유전체막(1) 및 비선형 요소(2a, 2b)에는, 실시예 1에 기재된 재질 또는 소자가 이용되더라도 좋다.

금번 개시된 실시예는 모든 점에서 예시적이며 제한적인 것이 아닌 것으로 간주되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구 범위에 의해서 나타내어지고, 특허 청구 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것으로 의도된다.

본 발명의 비휘발성 반도체 기억 장치에 의하면, 저 전계 영역에서 비선형 요소는 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 작기 때문에, 저 전계 영역에서는 강유전체막에 작용하는 전계가 작고 강유전체막의 분극 반전을 억제한다. 한편, 고 전계 영역에서는, 비선형 요소는 전계 E에 관한 전속 밀도 D의 증가량이 크기 때문에, 고 전계 영역에서는 강유전체막에 작용하는 전계가 갑자기 증대하여, 강유전체막의 분극 반전을 촉진한다. 이와 같이 고 전계 영역에서 강유전체막의 분극 반전이 급격하게 촉진되기 때문에, 강유전체막에 항전계의 편차가 존재하고있더라도, 비선형 요소에 의해 그 편차가 억제되어 메모리 셀의 판독·기입 동작이 안정하다.

또한, 저 전계 또는 저 전압 영역에서 비선형 요소는 전계 E 혹은 인가 전압 V에 대한 포지티브 전류 I의 증가량이 작기 때문에, 저 전계 또는 저 전압 영역에서는 강유전체막에 작용하는 전계 또는 전압이 작고 강유전체막의 분극 반전을 억제한다. 한편, 고 전계 또는 고 전압 영역에서는, 비선형 요소는 전계 E 혹은 인가 전압 V에 대한 전류 I의 증가량이 크기 때문에, 고 전계 또는 고 전압 영역에서는 강유전체막에 흐르는 전류 I가 갑자기 증대하여, 강유전체막의 분극 반전을 촉진한다. 이와 같이 고 전계 혹은 고 전압 영역에서 강유전체막의 분극 반전이 급격하게 촉진되기 때문에, 상기와 마찬가지로, 강유전체막에 항전계의 편차가 존재하고 있더라도, 비선형 요소에 의해 그 편차가 억제되어 메모리 셀의 판독·기입 동작이 안정하다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 비선형 요소는 이중 히스테리시스 특성을 갖는 유전체이다. 이와 같이 이중 히스테리시스 특성을 갖는 유전체를 강유전체막에 적층함으로써, 칩 면적을 증대시키지 않고, 항전계의편차를 억제할 수 있음과 동시에 절연 파괴를 방지할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 비선형 요소는 반강유전체이다. 이에 의해서도, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있음과 동시에, 절연 파괴를 방지할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 비선형 요소는 상유전상에 있는 강유전체이다. 이에 의해서도, 칩 면적을 증대시키지 않고, 항전계의 편차를 억제할 수 있음과 동시에 절연 파괴를 방지할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 강유전체막과 비선형 요소에 크기가 서로 다른 적어도 2개의 전압 펄스를 인가할 수 있는 구성을 갖고 있다. 이에 의해, 4값 이상을 안정하고 기억하는 것이 가능해진다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 절연 게이트형 전계 효과 트랜지스터와, 절연 게이트형 전계 효과 트랜지스터의 1쌍의 소스/드레인 영역의 한쪽에 전기적으로 접속된 캐패시터가 더 구비되어 있으며, 캐패시터에 포함되는 1쌍의 전극 사이에 강유전체막과 비선형 요소가 있다. 이와 같이 DRAM형의 FRAM 메모리 셀에 본 발명을 적용할 수 있다.

상기의 비휘발성 반도체 기억 장치에 있어서 바람직하게는, 절연 게이트형 전계 효과 트랜지스터가 더 구비되고, 절연 게이트형 전계 효과 트랜지스터의 1쌍의 소스/드레인 영역 사이에 있는 영역과 제어용 게이트 전극 사이에 강유전체막과 비선형 요소가 사이에 있다. 이와 같이 MFSFET형의 FRAM 메모리 셀에 본 발명을 적용할 수 있다.

Claims

유전체의 전하량에 의해 기억 정보의 재기입을 실행하는 비휘발성 반도체 기억 장치에 있어서,

전속(電束) 밀도 D와 전계 E와의 의존성에 있어서 히스테리시스(hysteresis) 특성을 갖는 강유전체막(ferroelectric film)과,

상기 강유전체막과 전기적으로 접속되고, 또한 전속 밀도 D와 전계 E와의 의존성에 있어서 전계 E에 대한 포지티브 전속 밀도 D의 증가량이 저 전계 영역에서 작고 고 전계 영역에서 큰 특성과, 전류 I와 전계 E 혹은 인가 전압 V와의 의존성에 있어서 포지티브 전류 I의 증가량이 저 전계 또는 저 전압 영역에서 작고 고 전계 또는 고 전압 영역에서 큰 특성중의 적어도 어느 하나의 특성을 갖는 비선형 요소를 구비하며,

상기 비선형 요소는 이중 히스테리시스 특성을 갖는

비휘발성 반도체 기억 장치.
제 1 항에 있어서,

이중 히스테리시스 특성을 갖는 비선형 요소가 유전체 재료로 구성되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 2 항에 있어서,

상기 비선형 요소는 반강유전체(antiferroelectric material)인 비휘발성 반도체 기억 장치.
제 1 항에 있어서,

4값 이상을 기억할 수 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 4 항에 있어서,

상기 강유전체막과 상기 비선형 요소에 크기가 서로 다른 적어도 2개의 전압 펄스를 인가할 수 있는 구성을 갖는 비휘발성 반도체 기억 장치.