JPH0418753A

JPH0418753A - 強誘電体メモリ

Info

Publication number: JPH0418753A
Application number: JP2122098A
Authority: JP
Inventors: Hideo Adachi; 日出夫安達; Masayoshi Omura; 正由大村; Hiroyuki Yoshimori; 由森　博之
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1990-05-11
Filing date: 1990-05-11
Publication date: 1992-01-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、強誘電体の分極状態のヒステリシス特性を利
用してメモリ機能を持たせた強誘電体メモリに関する。

〔従来の技術〕

従来、強誘電体材料の分極特性は第６図に示すようなヒ
ステリシス特性を示すことが知られており、この様な特
性を有する強誘電体を用いたメモリが知られている。同
図に示すように、強誘電体材料に電界Ｅを印加して、−
度分極させると、電界を０としてもＡ点または０点で示
される残留分極値Ｐを保持する。従って、Ａ点または０
点で示される残留分極値の各々にデジタル信号の“１“
と“０“を対応させる事でメモリーとしての機能を持た
せることができる。

この様な特性を利用して記録を行う場合は、抗電界Ｅｃ
を越える十分な大きさの電界Ｅｓ（飽和電界）を強誘電
体に印加することにより情報“０″が記憶され、また電
界−Ｅｓ（飽和電界）を印加することにより情報“１”
が記憶される。

また、点Ａの状態に分極されていて情報信号“１“が記
録されているとすると、正の読出しパルスＥａを加える
と、分極状態が点Ａから点Ｂに移り点Ｃに戻り、この部
分の傾斜は大きく容量値Ｃ１の変化か大きい。一方、情
報“０″か記録され点Ｃの状態にある場合、同様に正の
読み出しパルスＥａを加えると、分極状態は点Ｃから点
りとなり再び点Ｃへ戻り、この部分の傾斜は緩やかであ
り、容量値Ｃ１，の変化は小さい。従って、正の読み出
しパルスＥａを加え容量値Ｃｔ、の変化の違いにより記
憶情報が］“か“０″かの判別を行うことができる。

このような特性を有する強誘電体を情報記録媒体とし、
て用いた強誘電体メモリが特開昭５５１２６９０５号′
、ＩＪに記載されている。

第７図はかかるメモリ素子の構成例を示す図である。こ
のメモリ素子は、支持体である基板１上に互いに交差し
た一対のストライプ状の下部電極２、上部電極３が配置
され、この画電極２，３間に強誘電体薄膜４か配置され
て、」二部ストライプ電極２．３の交差点にメモリセル
が構成される。

この様な構成のメモリ素子は、ストライプ電極２．３に
書込みあるいは読み出しの電界を印加させるものでいイ
っゆる単純マトリクス方式と呼ばれるものである。

第７図に示す単独マトリクス方式のメモリ素子の等価回
路を第８図に示す。同図において、Ｃｘは選択された下
部ストライプ電極２と選択されていない」二部ストライ
プ電極３とのＸ方向の各交点のメモリセルの合成容量、
Ｃｙは選択されていない一部部ストライプ電極２と選択
された」二部ストライプ電極３とのＹ方向の各交点のメ
モリセルの合成容量、Ｃｘｙは下部ストライプ電極２と
」一部ストライプ電極３のどちらも選択されていない各
交点のメモリセルの合成容量を夫々示す。

このような系に選択された電極に電界Ｅａを印加すれば
、隣接するメモリセルにもほぼ同程度の大きさの電界か
加わり、ＳＮ比の良い記録再生ができず、クロストーク
を生じる。このクロストクのために単純マトリクス構造
の強誘電体メモリの実現か難しかった。

そこで、このクロストーク防止のために種々の提案かな
されている。その中で例えば、特願平］−１７５０６５
号には、ストライプ状のド部電極、上部電極と強誘電体
層との間に機能性半導体膜を設けた、いわゆるＤＩＡＣ
構造と言われる半導体素子が提案されている。この半導
体素子は、第５図に示す電圧−電流特性を有する。同図
中のＶｅは、インピーダンスが急激に変化するしぎい値
電圧を示す。印加電圧ＶがＶ＜Ｖｅでは、半導体素子は
高抵抗素子として動作し、そのインピーダンスは強誘電
体膜と同オーダとなり、印加電圧■は半導体素子と強誘
電体層とに同程度に抵抗分割される。しかし、Ｖ＞Ｖｅ
であれば、半導体素子は低抵抗素子として動作し、印加
電圧Ｖは殆んど強誘電体層に印加される。従って、強誘
電体層の飽和電界ＥｓとＶｅがＥ　ｓ＜　Ｖ　ｅ　／　
ｄとなるよう゛１４導体素子及び各厚みを設計する事に
より、選択した上゛部電極、上部電極の交差する強誘電
体層には印加電圧Ｖａ　（Ｖａ＞Ｖｅ）が有効的に印加
される。

一方、隣接するメモリセルに印加される電圧Ｖｒは、隣
接するメモリセルにおける半導体素子により抵抗分割さ
れたＶｒ／ｋ（ｋ＞１）が強誘電体膜での電圧降下分と
なり、クロスト−りが減少できる。

〔発明が解決しようとする課題〕

ｊ７かしながら、上記したＤＩＡＣ構造からなる半導体
素子を各メモリセル上に設ける事は製造技術的にも難か
しく、高密度化を進めていく上でも障害となっていた。

なお、特願昭０３−２１４１８９号等には、ＬＢ膜又は
数１００オングストロームレベルの酸化物層をＤＩＡＣ
の代わりに用いることにより、所望のメモリセルへの記
録、再生を行う際に隣接するメモリセルへのクロスト−
りを防止し、もって選択したメモリセルに対する情報の
記録、再生を確実になし得る強誘電体メモリが提案され
ている。し、かし、このようなメモリであっても、製造
−Ｌの制約からＬＢ膜を強誘電体の表面に形成するとき
に該表面が水面に面接することとなり、ＬＢ膜を形成し
た後でも強誘電体膜の分極が不安定な状態になりやすい
。また、５ｉｎ２等の酸化物はＰＺＴ等との強誘電体薄
膜と反応を起こ［７易くピンホ−ル状態を牛し易いため
、素子の信頼性が低くなるといった問題かあった。

本イこ明は以上のような実情に鑑みてなされたもので、
隣接するメモリセルへのクロストークを防１１−できて
ＳＮを向上でき、選択したメモリセルに対する情報の記
録・再生を確実に行う事のできる強誘電体メモリを提イ
ｊ（することを目的とする。

〔課題を解決するための手段および作用〕本発明は、ス
トライプ状の下部電極と、この上部電極と直交するよう
に配置されたストライプ状の１．、部電極と、前記下部
電極と上部電極間に配置され、両電極間に印加される電
界により特定の分極状態を示す強誘電体層と、前記下部
電極と強誘電体層間、あるいは上部電極と強誘電体層間
の少なくとも一方に配置された酸化物バリスタ層とを具
備する事を特徴とする強誘電体メモリである。

本発明に係る下部電極は通常支持体である基板にに形成
されるが、この基板の材料としてはノＪラス、セラミッ
クス、金属、高分子材料、半導体材料″、ＩＪか挙げら
れ、これらは用途に応じて適宜選択される。

本発明に係る下部電極及び」下部電極の材料としては、
Ａｕ、Ｐｔ、Ａｇ等の金属あるいはＩＴＯ等の無機物透
明体等が挙げられる。

本発明に係る強誘電体層の材料としては、ＰＺＴ　（ジ
ルコンチタン酸鉛）、ＢａＴｉ０３（チタン酸バリウム
）　、ＫＮＯ３（硝酸カルラム）等の無機材料、あるい
はＰＶＤＦ　（ポリン・ソ化ビニリデン）等の高分子材
料が挙げられる。

本発明に係るバリスタ層の’ｒＡ　Ｉｔとしては、Ｚｎ
Ｏ、チタン酸／１リウム半導体等の無機酸化物半導体が
挙げられる。特に、チタン酸）＜リウム半導体は強誘電
体層のＰＺＴと同じペロブスカイト構造の結晶構造を持
っていて、結晶構造的に整合が良い。

本発明によれば、隣接する部位へのクロストークりを防
ＩトしてＳＮ比を向上１７、選択１７た部位に対する情
報の記録・再生を確実に行う事ができる。

〔実施例〕

以下、本発明の実施例について説明する。

第１図に本発明の一実施例となる強誘電体メモリを下す
。この強誘電体メモリは、支持体としての例えばカラス
からなる基板１１−ＬにＡｇからなる下部電極］２が所
定のピッチでストライプ状に形成され、この」二に下部
電極１１と直交するｈ゛向に所定のピッチでストライプ
状にＰＺＴ　（ジルコンチタン酸鉛）又はＰＴ（チタン
酸鉛）からなる強誘電体層１３が形成されている。さら
に、強誘電体層１３」二にＡｇからなる中間電極１・４
゜ＢａＴｉ０ｇ　　（チタン酸バリウム）半導体からな
る酸化物？＜リスク層１５．ＡΩからなる上部電極１６
が順次積層されている。

なお、上記基板１１はガラスに限らずストライプ電極間
の導通を防止できるような表面処理をしたちのであれば
、Ｓ　ｉ、ＧａＡｓ半導体を用いることもできる。下部
電極１２は、その厚みが０．１μ川で、ピッチが１μｍ
で等間隔に形成されている。また、上部電極１２は基板
１１がＳｉ等の半導体基板の場合は、その表面に絶縁体
をコートする。強誘電体層１３は、その厚みが０．３〜
１μｍに設定され、酸化物バリスタ層１５は、数１０μ
ｍ〜数１００μｍ程度の厚さに設定されている。

この様に構成された強誘電体メモリを製造する場合は、
真空蒸着、ＲＦスパッタリング、イオンビームスパッタ
リング等の高真空下における物理蒸着法やＭＯＣＶＤ法
あるいはゾル−ゲル法等による化学的成膜法により成膜
し、さらにバターニングによりに部電極１６を成形する
。酸化物バリスタ層１５は、例えばＢａサイトにＹを０
．３　ａｔｍ％置換した組成をなすアルコキシド溶液を
スピンコードした後エアー中にて熱処理することによっ
て得られる。このＢａＴｉ０ｙ半導体からなる酸化物バ
リスタ層１５は数ΩＣｒｌｌを何したｎ型半導体であり
、Ａｇからなる中間電極１４との間にショットキーバリ
アを形成し第５図に示す様なバリスタ特性を示す。

以下、本実施例の作用について説明する。

先ず、半導体バリスタ層部分の作用について説明する。

一般に、酸化物バリスタは２つに大別される。

］０１つはＢａＴｉＯ３、ＳｒＴｉＯ３等のペロブスカイト
構造をなす酸化物半導体であり、これらは、結晶構造の
ＢａやＳｒの位置を０．３　ａｔｍ％程度置換すること
によって得られ、比抵抗数Ωｃｍのｎ型半導性を示す。

これをゾル−ゲル法で成膜すると多結晶となり、結晶粒
内と粒界の絶縁層てンヨソトキーバリアを形成しペリス
タ特性を示す。この時のしきい電圧は膜厚、添加物、熱
処理温度、雰囲気、電極材質等によって異るが、熱処理
後の再酸化や、Ｂｉ２Ｏ３を微少量含んたＡｇを電極に
用いることが効果的である。又Ａｇの代わりにＮｉ、Ｃ
ｏ、Ｃｕを用いても良い。

又、他の代表的な酸化物バリスタはＺｎＯをベースとし
たものである。これはエアー中で熱処理するとＺｎ過剰
型の半導体となり、比抵抗数Ωｃｍ以上のｎ型半導性を
示す。但し、バリスタ特性を発揮させるには、Ｂ　ｉ２
０３　、ＣｏＯ等を添加して、結晶粒内のｎ型ＺｎＯと
粒界のｐ型Ｂ　ｉ２０−１．Ｃｏｏの間にｐｎ接合を形
成させるものであり、この様な粒界効果を用いるので多
結１コ、晶であることが必要条件である。この場合のしきい値電
圧は粒径、粒界の厚さ、膜厚により、隣接する電極には
Ａｇが好ましい。これらのしきい値電圧が強誘電体層１
３の抗電圧Ｖｃと同程度になるように厚みを決定し、強
誘電体層１３と同様全面に層状に成膜する。

この様に強誘電体層１３と酸化物バリスタ層１５の２層
にして、Ｘ方向ストライプ電極（例えば下部電極）、Ｘ
方向ストライプ電極（例えば」二部電極）のクロスポイ
ンＩ・に電圧Ｖ（ただし、Ｖ　＞　１．５　・Ｖｅ）か
加わる様に印加する。例えばＸ方向ストライプ電極にＶ
／２、Ｙ方向ストライプ電極に−Ｖ／２を加えるとクロ
スポイントにＶ１非クロスポイントのＸ又はＹストライ
プ電極部はＶ／２又は−Ｖ／２の電圧が印加される。こ
れは約０．７５Ｖ　ｃ又は−０，７５Ｖ　ｏであり、酸
化物バリスタのしきい値電圧がＶｃであるので、印加電
圧が分圧されていることも考慮すると非クロスポイント
の酸化物バリスタはオン状態とならず、強誘電体膜には
Ｖｃよりかなり小さな電圧しか印加されず、非クロスポ
イントのメモリの記憶状態が破壊されることは無い。即
ちクロスト−りが防Ｉ１．．されるのである。読出し時
にも同様に作用してクロストークが防１１゛、される。

次に、第１図の強誘電体メモリに電界を印加した場合に
ついて説明する。

情報の記録は、第２図に示す強誘電体層１３のヒステリ
ンスルーブに従って分極値を変化させる事で行う。

例えば情報としてデジタル信号を扱い、“１″をＡ点に
“Ｏ″を６点に対応させるものとし、現在“１″の状態
、つまりＡ点の分極状態にあるメモリセルに情報″０“
を記録する場合について考える。メモリ素子に付設され
る切り換え手段により、所望のメモリセルに対応する下
部電極１２、上部電極１６を選択し、電圧Ｖａを印加す
る。ここで、電圧Ｖａは強誘電体層１３の飽和電界Ｅｓ
に比へＶ　ａ　／　ｄ　２　＞　Ｅ　ｓ　（ｄ　２：強
誘電体層の厚み）なる関係にあるものとする。また、印
加電圧は第３図に示す如く時間幅Δｔのパルス状のもの
とする。さらに、先にも説明したが、酸化物バリスタ層
］５かバリスタ効果を起こすしきい値電界ＥｔｈとはＶ
　ａ　／　ｄ　＋　＞　Ｅ　ｔｈ　（ｄ　＋　　’酸化
物バリスタ層の厚み）なる関係にあるものとする。

上記関係にあるＶａを印加すると、酸化物バリスタ層］
５にはバリスタ電流が流れ、第５図のような曲線に従っ
て低インピーダンス層として機能する。従って、実効的
に電圧Ｖａは中間電極１４と下部電極１２の間に印加さ
れ、強誘電体層１３の厚みｄ２との関係により、Ｖａ／ｄ２＝Ｅａ＞Ｅｓなる関係にある事から、強誘電体層１３の分極状態は第
２図において点Ａから点Ｂへと移り、更に点Ｃへと移行
して信号“０”に対応する分極状態となる。

情報の読出しは、破壊読み出しとする場合、情報“１”
に対応した点Ａ状態に分極状態がある場合には、上記と
同じ電圧Ｖａを印加することによって点Ａ−点Ｂ−点Ｃ
へと分極状態が変化し、この変化に伴って第４図に実線
で示すような電流が流れるので、この電流を検知するこ
とによって情報“１″が読取れる。また、情報“０″に
対応する点Ｃ状態にある場合には、Ｖａを印加すると点
Ｃ−点Ｂ−点Ｃと分極状態が移行するが、このプロセス
においては基本的に変化する分極量が小さく発生ずる電
流量は、第４図の破線に示す如く小さい。従って、検知
する電流量の大小により分極“１″か“０“の状態かを
判別するリイができる。

また、酸化物バリスタ層１５での電圧降下は強誘電体層
１３でのそれと比べて数倍〜数１０倍であり、印加した
電圧がほとんど酸化物バリスタ層１５で電圧降下を起こ
すため強誘電体層１３に直接的に印加される電圧は印加
電圧Ｖの少なくとも数分の１となる。

従って、所望とするメモリセルに対し、電圧Ｖａを印加
すると、所望メモリセルにおける強誘電体層１３には実
効的に電圧Ｖａが印加される。

そして、隣接メモリセルへのクロストーク電圧ＶｒはＶ
ａ＞Ｖｒであるので、隣接メモリセルにおいては、タロ
スト−り電圧Ｖｒは支配的に酸化物バリスタ層１５にて
電圧降下を起し、隣接メモリセルにおける強誘電体層１
３の分極状態への影響を防１にできる。

〔発明の効果〕

以上詳述した如く本発明によれば、隣接するメモリセル
へのクロストークを防止てきてＳＮを向上でき、選択し
たメモリセルに対する情報の記録・再生を確実に行う事
のできる強誘電体メモリを提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る強誘電体メモリの断面
図、第２図は強誘電体メモリの強誘電体層のヒステリシ
ス特性図、第３図は強誘電体層に印加される電圧の波形
図、第４図は同強読電体メモリの再生時の電流−時間特
性図、第５図は酸化物バリスタの電圧−電流特性図、第
６図は従来の強誘電体メモリの強誘電体層のヒステリシ
ス特性図、第７図は従来の強誘電体メモリの断面図、第
８図は同強誘電体メモリの等価回路である。］１・・・基板、１２・・・下部電極、１３・・・強誘
電体層、１４・中間電極、１５・・・酸化物バリスタ層
、］６・・・上部電極。

Claims

【特許請求の範囲】

（１）ストライプ状の下部電極と、この下部電極と直交
するように配置されたストライプ状の上部電極と、前記
下部電極と上部電極間に配置され、両電極間に印加され
る電界により特定の分極状態を示す強誘電体層と、前記
下部電極と強誘電体層間、あるいは上部電極と強誘電体
層間の少なくとも一方に配置された酸化物バリスタ層と
を具備する事を特徴とする強誘電体メモリ。
（２）前記酸化物バリスタ層は、ペロブスカイト構造の
酸化物半導体であることを特徴とする請求項１記載の強
誘電体メモリ。