JP2002043538A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積を増大させることなく、抗電界の
ばらつきを抑制でき、かつ耐圧の低下を防止できる不揮
発性半導体記憶装置を提供する。 【解決手段】 本発明の不揮発性半導体記憶装置は、誘
電体の電荷量により記憶情報の書換を行なうものであっ
て、電束密度Ｄと電界Ｅとの依存性において履歴特性を
有する強誘電体膜１と、その強誘電体膜１と電気的に接
続された非線形要素２とを備えている。この非線形要素
２は、電束密度Ｄと電界Ｅとの依存性において電界Ｅに
対する正の電束密度Ｄの増加量が低電界領域において小
さく高電界領域において大きい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、より具体的には、強誘電体の分極反転に
より記憶情報の書換を行なう不揮発性半導体記憶装置に
関するものである。

【０００２】

【従来の技術】強誘電体の分極反転により記憶情報の書
換を行なう不揮発性の強誘電体メモリは、一般にＦＲＡ
Ｍ（Ferroelectric Random Access Memory）と呼ばれて
いる。このＦＲＡＭのメモリセルは、２種類に大別でき
る。

【０００３】第１の構造は、ＤＲＡＭ（Dynamic Rondom
Access Memory）型の構造であり、ＤＲＡＭのメモリセ
ルと同様、蓄積容量に情報としての電荷をため込む構造
である。この構造は、図６５に示すように強誘電体キャ
パシタとスイッチングトランジスタとで構成されるメモ
リセルをマトリックス状に配置して、各トランジスタに
接続されるビット線およびワード線によりアドレシング
を行なって、分極反転に伴う電荷を検出する構造であ
る。このような構造のＦＲＡＭメモリセルにおける動作
原理は以下のとおりである。

【０００４】強誘電体キャパシタの分極値Ｂと印加電圧
Ｖとの関係は、図６６に示すように履歴曲線を描く。そ
して、不揮発性動作の記憶情報は、印加電圧“０Ｖ”で
の２つの状態Ａ点とＢ点に記憶される。ここで、蓄積容
量の分極状態がＡ点にあったとする。プレート線とビッ
ト線にそれぞれ５Ｖと０Ｖを印加すると、分極値はＣ点
に移動し、印加電圧を０Ｖに戻すと、Ａ点に戻る。しか
し、プレート線とビット線にそれぞれ０Ｖと５Ｖを印加
すると、分極値は分極反転によりＤ点に移動し、印加電
圧を０Ｖに戻した後はＢ点に移動する。すなわち、記憶
情報がＡ点からＢ点に書換えられたことを意味する。こ
のようにプレート線とビット線との印加電圧を変えるこ
とにより記憶状態を書換えることができ、この記憶情報
を分極電流として外部から判別することができる。

【０００５】また第２の構造は、ＦＥＴ（Field Effect
Transistor）型の構造であり、図６７に示すように通
常のＭＯＳ（Metal Oxide Semiconductor）ＦＥＴのゲ
ート絶縁膜をシリコン酸化膜から強誘電体膜に置換えた
構造であり、ＭＦＳＦＥＴと呼ばれている。またこの構
造の変形として、図６８に示すようにゲート電極とチャ
ネル間に浮遊ゲートを挿入したＭＦＳＭＩＳＦＥＴ型の
メモリセルも提案されている。

【０００６】このような第１および第２の構造のいずれ
においても、通常、ＦＲＡＭには一種類の強誘電体が用
いられている。

【０００７】

【発明が解決しようとする課題】しかし、ＦＲＡＭにお
いて記憶情報の書換回数が増大すると履歴特性が劣化
し、それにより読出電荷量が低下する。また、大規模な
メモリセルにおける強誘電体キャパシタの履歴特性のば
らつき、特に抗電界のばらつきによる書込および読出不
良も存在する。このようにＦＲＡＭには、記憶情報の安
定した書込および読出動作が得られず、十分な書込電圧
で駆動する必要があり、駆動時間および駆動電圧に制限
が存在するという欠点がある。

【０００８】このような欠点を克服するために、図６９
に示すように２Ｔ２Ｃ方式のメモリセルが存在する。つ
まり、２Ｔ２Ｃ方式は、センスアンプへの２つの差動入
力として、相補型にデータを書込んだ２つのメモリセル
からの相補信号を入力し、データを検出するものであ
る。このため、１つのメモリセル内の２つの蓄積容量に
は同じ回数の書込が行なわれるため、強誘電体膜の劣化
量が等しくなり安定動作が可能となる。しかしながら、
メモリセル面積が倍増となるため、チップ面積が増大す
るという欠点がある。

【０００９】また抗電界のばらつきを防止すべく、強誘
電体膜の膜厚を薄くすることも考えられる。しかし、こ
の場合には、電極間の耐圧が低くなり、絶縁破壊を起こ
すという欠点がある。

【００１０】また強誘電体キャパシタの構造は、通常、
１対の電極間に１つの強誘電体膜を挟み込む構成とされ
るが、以下のように強誘電体膜と他の膜との積層構造を
挟み込む構成も存在する。

【００１１】ＦＥＴ型のメモリセルにおいてシリコン基
板上に直接強誘電体膜が接触した場合、シリコン基板表
面でのトラップ準位の発生またはＳｉＯ₂などの誘電体
の形成のためにトランジスタの安定動作が困難になる。
このため、シリコン基板上に誘電体膜と強誘電体膜との
積層構造を用いることがある。しかし、この場合の誘電
体膜は常誘電体であり履歴特性を持たないコンデンサと
して動作するものであり、上記の抗電界のばらつきなど
の欠点を克服するものではない。

【００１２】また強誘電体膜同士を積層した構造は、た
とえば特開平５−２５９３９１号公報に開示されてい
る。この公報には、図７０に示すように底部電極１０２
と上部電極１０４との間に３層の強誘電体膜１０３ａ、
１０３ｂ、１０３ｃが積層された構成が示されている。
そしてこの強誘電体膜１０３ａ、１０３ｂ、１０３ｃの
積層構造をとることで、薄膜のランダム欠陥を低減する
効果があると公報に記載されているが、この構造は上記
の抗電界のばらつきなどの欠点を克服するものではな
い。

【００１３】また特開平７−１４３８０号公報には、図
７１に示すように１対の電極１１１、１１３と強誘電体
膜１１２とからなる強誘電体キャパシタ１１０と、１対
の電極１２１、１２３と強誘電体膜１２２とからなる強
誘電体キャパシタ１２０とを並列（ａ）または直列
（ｂ）に接続した構成が示されている。そして、この構
成をとることにより、図７２に示すような合成の履歴特
性が得られ、これにより非破壊読出が実現し特性劣化を
回避できると公報に記載されているが、この構造もまた
上記の抗電界のばらつきなどの欠点を克服するものでは
ない。

【００１４】また、特開平７−１４３８０号公報には、
２つの強誘電体膜の履歴特性を調整し図７３に示す合成
履歴特性とすることにより、３値の記憶が可能になるこ
とが記されている。

【００１５】それゆえ、本発明の１の目的は、チップ面
積を増大させることなく、抗電界のばらつきを抑制で
き、かつ耐圧の低下を防止できる不揮発性半導体記憶装
置を提供することである。

【００１６】また本発明の他の目的は、メモリセルの駆
動方式を変更することにより、特開平７−１４３８０号
公報に記載の方式とは異なる、４値以上を記憶する不揮
発性半導体記憶装置を提供することである。

【００１７】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、誘電体の電荷量により記憶情報の書換を行
なうものであって、電束密度Ｄと電界Ｅとの依存性にお
いて履歴特性を有する強誘電体膜と、強誘電体膜と電気
的に接続されかつ電束密度Ｄと電界Ｅとの依存性におい
て電界Ｅに対する正の電束密度Ｄの増加量が低電界領域
において小さく高電界領域において大きい特性と、電流
Ｉと電界Ｅあるいは印加電圧Ｖとの依存性において正の
電流Ｉの増加量が低電界もしくは低電圧領域において小
さく高電界もしくは高電圧領域において大きい特性との
少なくともいずれかの特性を有する非線形要素とを備え
ることを特徴とする。

【００１８】本発明の不揮発性半導体記憶装置によれ
ば、低電界領域において非線形要素は電界Ｅに対する正
の電束密度Ｄの増加量が小さいため、低電界領域では強
誘電体膜に作用する電界が小さく強誘電体膜の分極反転
を抑制する。一方、高電界領域では、非線形要素は、電
界Ｅに対する電束密度Ｄの増加量が大きいため、高電界
領域では強誘電体膜に作用する電界が急に増大し、強誘
電体膜の分極反転を促進する。このように高電界領域に
おいて強誘電体膜の分極反転が急激に促進されるため、
強誘電体膜に抗電界のばらつきが存在していても、非線
形要素によりそのばらつきが抑制されてメモリセルの読
出・書込動作が安定する。

【００１９】また、低電界もしくは低電圧領域において
非線形要素は電界Ｅあるいは印加電圧Ｖに対する正の電
流Ｉの増加量が小さいため、低電界もしくは低電圧領域
では強誘電体膜に作用する電界もしくは電圧が小さく強
誘電体膜の分極反転を抑制する。一方、高電界もしくは
高電圧領域では、非線形要素は、電界Ｅあるいは印加電
圧Ｖに対する電流Ｉの増加量が大きいため、高電界もし
くは高電圧領域では強誘電体膜に流れる電流Ｉが急に増
大し、強誘電体膜の分極反転を促進する。このように高
電界あるいは高電圧領域において強誘電体膜の分極反転
が急激に促進されるため、上記と同様、強誘電体膜に抗
電界のばらつきが存在していても、非線形要素によりそ
のばらつきが抑制されてメモリセルの読出・書込動作が
安定する。

【００２０】また、強誘電体膜の抗電界のばらつきを低
減すべく強誘電体膜を薄膜化しても、非線形要素により
電極間隔を所定値に保つことができる。このため、電極
間隔が小さくなりすぎることにより生じる絶縁破壊を防
止することができる。

【００２１】また、強誘電体膜に非線形要素を積層する
だけでよいため、チップ面積が増大することはない。

【００２２】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は二重履歴特性を有する誘電体で
ある。このように二重履歴特性を有する誘電体を強誘電
体膜に積層することによって、チップ面積を増大させる
ことなく、抗電界のばらつきを抑制できるとともに絶縁
破壊を防止することができる。

【００２３】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は反強誘電体である。これによっ
ても、チップ面積を増大させることなく、抗電界のばら
つきを抑制できるとともに、絶縁破壊を防止することが
できる。

【００２４】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は常誘電相にある強誘電体であ
る。これによっても、チップ面積を増大させることな
く、抗電界のばらつきを抑制できるとともに絶縁破壊を
防止することができる。

【００２５】上記の不揮発性半導体記憶装置において好
ましくは、その不揮発性半導体記憶装置は４値以上を記
憶することができる。このように、強誘電体膜と非線形
要素とを組合せることで、１つのメモリセルにおける４
値以上の記憶を実現することができる。

【００２６】上記の不揮発性半導体記憶装置において好
ましくは、強誘電体膜と非線形要素に大きさの異なる少
なくとも２つの電圧パルスを印加できるような構成が採
られている。これにより、４値以上を安定して記憶する
ことが可能となる。

【００２７】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素はバリスタである。このようにバ
リスタを強誘電体膜に積層することによって、チップ面
積を増大させることなく、抗電界のばらつきを抑制でき
るとともに絶縁破壊を防止することができる。

【００２８】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は非線形な電流の電圧依存性を有
する素子である。このように、非線形な電流の電圧依存
性を有する素子を強誘電体膜に積層することによって、
チップ面積を増大させることなく、抗電界のばらつきを
抑制できるとともに絶縁破壊を防止することができる。

【００２９】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は、強誘電体膜と電気的に接続さ
れ、かつ電束密度Ｄと電界Ｅとの依存性において電界Ｅ
に対する正の電束密度Ｄの増加量が低電界領域において
小さく高電界領域において大きい特性、もしくは電流Ｉ
と電界Ｅあるいは印加電圧Ｖとの依存性において正の電
流Ｉの増加量が低電界もしくは低電圧領域において小さ
く高電界もしくは高電圧領域において大きい特性を有す
る２つ以上の膜を有している。これによっても、チップ
面積を増大させることなく、抗電界のばらつきを抑制で
きるとともに絶縁破壊を防止することができる。

【００３０】上記の不揮発性半導体記憶装置において好
ましくは、絶縁ゲート型電界効果トランジスタと、絶縁
ゲート型電界効果トランジスタの１対のソース／ドレイ
ン領域の一方に電気的に接続されたキャパシタとがさら
に備えられており、キャパシタに含まれる１対の電極間
に強誘電体膜と非線形要素とが挟まれている。このよう
にＤＲＡＭ型のＦＲＡＭメモリセルに本発明を適用する
ことができる。

【００３１】上記の不揮発性半導体記憶装置において好
ましくは、絶縁ゲート型電界効果トランジスタがさらに
備えられ、絶縁ゲート型電界効果トランジスタの１対の
ソース／ドレイン領域に挟まれる領域と制御用ゲート電
極との間に強誘電体膜と非線形要素とが挟まれている。
このようにＭＦＳＦＥＴ型のＦＲＡＭメモリセルに本発
明を適用することができる。

【００３２】上記の不揮発性半導体記憶装置において好
ましくは、絶縁ゲート型電界効果トランジスタがさらに
備えられている。絶縁ゲート型電界効果トランジスタ
は、１対のソース／ドレイン領域と、１対のソース／ド
レイン領域に挟まれる領域上に形成された浮遊ゲート電
極および制御用ゲート電極とを有している。制御用ゲー
ト電極と浮遊ゲート電極との間に強誘電体膜と非線形要
素とが挟まれている。このようにＭＦＭＩＳＦＥＴ型の
ＦＲＡＭメモリセルに本発明を適用することができる。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００３４】（実施の形態１）図１は、本発明の実施の
形態１における不揮発性半導体記憶装置の構成を概略的
に示す断面図であり、具体例として不揮発性記憶を実現
しているキャパシタ部分を示す図である。

【００３５】図１を参照して、本実施の形態の不揮発性
記憶を実現するキャパシタ５は、強誘電体膜１と、非線
形要素２と、１対の電極３とを有している。強誘電体膜
１は、自発分極を持つ結晶に外部から電界を加えると
き、自発分極の方向が反転する性質を有するものであ
り、図２に示すように分極反転によって電束密度Ｄと電
界Ｅ（電圧Ｖ）とにおける依存性７が履歴曲線を描くも
のである。

【００３６】非線形要素２は、強誘電体膜１に電気的に
接続されている。この非線形要素２は、図３に示すよう
に電束密度Ｄと電界Ｅ（電圧Ｖ）との依存性８において
電界Ｅに対する正の電束密度Ｄの増加量がしきい値Ｐ以
下の低電界領域において小さく、しきい値Ｐ以上の高電
界領域において大きい特性を有している。この非線形要
素２は、たとえば図３に示すように二重履歴特性を有し
ている。なお、Ｄ−Ｅ特性とＤ−Ｖ特性とはほぼ同じ特
性を有している。

【００３７】１対の電極３は、これらの強誘電体膜１お
よび非線形要素２を挟み込み、かつ強誘電体膜１と非線
形要素２とを電界に関して結合させる役割をなす。

【００３８】なお、図１の強誘電体膜１および非線形要
素２内に記された記号「＋」、「−」は分極状態を示し
ており、電極３内に記された記号「＋」、「−」の各々
は電極３中に蓄積された正負の真電荷を示している。

【００３９】上記において非線形要素２が強誘電体膜１
に電気的に接続されているとは、非線形要素２が強誘電
体膜１に電界に関して接続されていること、非線形要素
２が導体を介して強誘電体膜１に電気的に接続されてい
ることなどを含む。

【００４０】ここで、非線形要素２が強誘電体膜１に電
界に関して接続されているとは、たとえば図１に示すよ
うに１対の電極３に挟まれる非線形要素２と強誘電体膜
１とが直接接していることを意味する。

【００４１】また非線形要素２が強誘電体膜１に導体を
介して電気的に接続されているとは、図４（ａ）〜
（ｄ）に示すように強誘電体膜１と非線形要素２とが、
中間電極３ａや導電性プラグ３ｂなどを介して電気的に
接続されていることを意味する。

【００４２】図５は、図１に示すキャパシタ５におけ
る、電極電圧変化により発生する電気変位および分割電
圧を求めるための図である。図５を参照して、縦軸（ｙ
軸）は電極における真電荷、つまり電束密度Ｄであり、
横軸（ｘ軸）は電圧Ｖまたは電界Ｅである。強誘電体膜
１の依存性７および非線形要素２の依存性８の各々は、
それぞれが接する電極３の電圧を基点として描かれ、か
つ非線形要素２の依存性８は左右反転して示される。

【００４３】この図において強誘電体膜１に接する電極
３の電位を０とした場合、ｘ軸切片１０は電極３間の電
圧を示すことになる。このため、電極３間の電位が変化
すると、非線形要素２の依存性８が横軸方向に水平移動
することになる。また、２つの依存性７、８の交点１１
のｘ座標は、強誘電体膜１および非線形要素２との境界
の電位（すなわち強誘電体膜１に作用する電圧：分割電
圧）を表わし、ｙ座標はそのときの電極３における真電
荷を表わすことになる。

【００４４】このように２つの依存性曲線を表示するこ
とにより、強誘電体膜１に作用する電圧およびその電圧
における真電荷を求める方法は以下の理論による。

【００４５】電子回路で図６に示すように第１および第
２の素子３１、３２が直列に接続された場合、図７に示
すように電流−電圧（Ｉ−Ｖ）特性における負荷曲線に
より、分割電圧Ｖ１および回路の電流値Ｉ０を求める方
法がある。この方法によれば、第１素子３１のＩ−Ｖ特
性曲線３１ｃは０Ｖを基点として描かれ、第２素子３２
のＩ−Ｖ特性曲線３２ｃは印加電圧Ｖ０を基点として描
かれる。なぜなら、第１素子３１ｃは０Ｖに接続されて
おり、かつ第２素子３２はＶ０に接続されているからで
ある。

【００４６】ここで、Ｖ０を基点として第２素子３２に
印加される電圧Ｖ２を考えた場合、印加電圧Ｖ２はＶ１
−Ｖ０であり負となる。このように印加電圧Ｖ２は第１
素子３１の印加電圧と符号が反対になるため、第２素子
３２については電圧に関し反転したＩ−Ｖ特性曲線３２
ｃを用いる必要がある。

【００４７】また第１素子３１の印加電圧Ｖ１および電
流Ｉ０はＩ−Ｖ特性曲線３１ｃ上にあり、かつ第２素子
の印加電圧Ｖ２および電流Ｉ０はＩ−Ｖ特性曲線３２ｃ
上にある。つまり、第１素子３１および第２素子３２の
双方の印加電圧および電流を満たす点は、Ｉ−Ｖ特性曲
線３１ｃと３２ｃとの交点になる。したがって、この交
点から分割電圧Ｖ１および電流Ｉ０を求めることができ
る。

【００４８】なお上述の方法はＩ−Ｖ特性で、Ｖ＝Ｖ１
＋Ｖ２、Ｖ１＝ｆ１（Ｉ０）、Ｖ２＝ｆ２（Ｉ０）の関
係から分割電圧Ｖ１および回路の電流値Ｉ０を求める方
法であるが、この方法は、図５の電束密度−電圧（Ｄ−
Ｖ）特性においても同様に用いることができる。

【００４９】強誘電体膜１および非線形要素２のＤ−Ｖ
特性（通常は、電束密度−電界（Ｄ−Ｅ）特性が用いら
れるが、ここではＶ＝εＥ（ただしεは誘電率）の関係
から説明の便宜上Ｄ−Ｖ特性が採用されている）は、Ｄ
−Ｅ特性と同様に、図２および図３に示す履歴を持つ非
線形な特性となる。この強誘電体膜１および非線形要素
２とを直列に接続する場合、Ｖ＝Ｖ１＋Ｖ２、Ｖ１＝ｆ
１（Ｄ０）、Ｖ２＝ｆ２（Ｄ０）（ただし電束密度Ｄ０
は共通）の関係が存在する。このため、上記のＩ−Ｖ特
性における方法と同様に、図５に示すように強誘電体膜
１のＤ−Ｖ特性曲線７を０Ｖを基点として描き、かつ非
線形要素２の反転したＤ−Ｖ特性曲線８をＶ０を基点と
して描いた状態の交点１１から分割電圧および共通の電
束密度を求めることができる。

【００５０】本実施の形態では、図３に示すように非線
形要素２が電束密度Ｄと電界Ｅとの依存性において電界
Ｅに対する正の電束密度Ｄの増加量が低電界領域におい
て小さく高電界領域において大きい。このように電界Ｅ
に対する正の電束密度Ｄの増加量が低電界領域において
小さいため、低電界領域では強誘電体膜１に作用する電
界が小さく、強誘電体膜１の分極反転が抑制される。一
方、高電界領域においては電界Ｅに対する正の電束密度
Ｄの増加量が大きくなるため、高電界領域では強誘電体
膜１に作用する電界が急に増大し、強誘電体膜１の分極
反転が促進される。このように高電界領域において強誘
電体膜１の分極反転が急激に促進されるため、強誘電体
膜１に抗電界のばらつきが存在しても、非線形要素２に
よりそのばらつきが抑制されてメモリセルの読出・書込
動作が安定する。

【００５１】また、強誘電体膜１の抗電界のばらつきを
低減すべく強誘電体膜１を薄膜化しても、非線形要素２
により電極３の間隔を所定値に保つことができる。この
ため、電極３の間隔が小さくなりすぎることによる絶縁
破壊を防止することもできる。

【００５２】また、強誘電体膜１に非線形要素２を積層
するだけでよいため、チップ面積が増大することもな
い。

【００５３】以下、上記について詳細に説明する。まず
図８に示すＤ−Ｖ特性を持つ線形なコンデンサと非線形
要素とを直列接続した場合について考える。なお、この
図におけるＤ−Ｖ特性曲線４１ｃおよび４２ｃの傾きは
ε／ｄであり静電容量に相当する。つまり、非線形要素
はＶｓまでは低容量のコンデンサと同等の特性を持ち、
Ｖｓ以上では無限大の静電容量を持つことになる。

【００５４】この直列回路の印加電圧Ｖ０を上昇してい
くと、図９に示すようにＶ０が０からＶｔ１の間ではＶ
０のほとんどが非線形要素にかかり、コンデンサに印加
される電圧（分割電圧）はわずかに（０−Ｖ１ｂ）であ
る。しかし、印加電圧Ｖ０がＶｔ１以上になると、非線
形要素の勾配が無限大であるため、印加電圧Ｖ０の増加
分はすべてコンデンサに印加されることになり、分割電
圧Ｖ１は（Ｖ１ｂ−Ｖ１ａ）となり急激に上昇すること
となる。なお、図９における太線４３は印加電圧Ｖ０に
対する分割電圧Ｖ１の変化を示すものである。

【００５５】このように非線形要素２の電圧に対する正
の電束密度の増加量が低電圧領域において小さく高電圧
領域において大きい場合には、高電圧領域では強誘電体
膜１に作用する電圧が急に増大することがわかる。

【００５６】次に、強誘電体膜１と非線形要素２とが直
列接続された場合の各Ｄ−Ｅ特性曲線の交点における電
束密度量と印加電圧Ｖ０との関係を、上記と同様に図１
０〜図１８に示す作図により求める。図１０〜図１８に
おいて、強誘電体膜１のＤ−Ｅ特性曲線７と非線形要素
２のＤ−Ｅ特性曲線８とは単純化されており、これら
７、８から電束密度量と印加電圧Ｖ０との関係を示す曲
線２１が得られる。

【００５７】また対比として、強誘電体膜と線形要素と
を直列接続した場合の各Ｄ−Ｅ特性曲線の交点における
電束密度量と印加電圧Ｖ０との関係を図１９〜図２３に
示す作図により求める。図１９〜図２３においても強誘
電体膜のＤ−Ｖ特性曲線７は単純化されており、強誘電
体膜と線形要素との各Ｄ−Ｖ特性曲線７、９より電束密
度量と印加電圧Ｖ０との関係を示す曲線２２が得られ
る。

【００５８】図１８と図２３とを参照して、強誘電体膜
に線形要素を組合せた場合（図２３）、Ｄ−Ｖ特性曲線
２２のｘ軸に交差する部分の傾きは緩やかである。これ
に対し、非線形要素を組合せた場合（図１８）、Ｄ−Ｖ
特性曲線２１のしきい値以上の電圧では傾きが急になっ
ている。このことより、線形要素を強誘電体膜に組合せ
た構成よりも、非線形要素を強誘電体膜に組合せた構成
の方が抗電界のばらつきを抑制できることがわかる。

【００５９】また非線形要素であっても、電束密度Ｄと
電界Ｅとの依存性において電界Ｅに対する正の電束密度
Ｄの増加量が低電界領域において大きく高電界領域にお
いて小さいものを強誘電体膜と組合せた場合には、低電
界領域において強誘電体膜の分割電圧が急激に増加し、
しきい値以上の高電界領域が緩やかに増加することにな
るため、分極反転のばらつきがかえって増大してしま
う。

【００６０】このことより、抗電界のばらつきを抑制す
るためには、非線形要素であって、かつ電束密度Ｄと電
界Ｅとの依存性において電界Ｅに対する正の電束密度Ｄ
の増加量が低電界領域において小さく高電界領域におい
て大きい非線形要素を強誘電体膜に組合せる必要がある
ことがわかる。

【００６１】次に、強誘電体膜と非線形要素とを組合せ
た場合と強誘電体膜のみの場合とにおける各Ｄ−Ｖ特性
を比較する。

【００６２】図２４は、比較する対象物の各構成を示す
断面図である。図２４を参照して、比較に用いたもの
は、１対の電極３の間に、厚い厚みＴ１の強誘電体膜２
を挟んだ構成（ａ）、薄い厚みＴ２の強誘電体膜２を挟
んだ構成（ｂ）、および全体で厚みＴ３となるように積
層された強誘電体膜１と非線形要素２とを挟んだ構成
（ｃ）である。構成（ａ）の厚みＴ１は構成（ｃ）の厚
みＴ３と同じであり、構成（ｂ）の厚みＴ２は構成
（ｃ）の厚みＴ４と同じである。これらの各Ｄ−Ｖ特性
を比較した様子を図２５に示す。

【００６３】図２５を参照して、薄い強誘電体膜１を有
する構成（ｂ）では、Ｄ−Ｖ特性曲線７のように傾きが
急であるが、厚い強誘電体膜１を有する構成（ａ）で
は、Ｄ−Ｖ特性曲線２２のように傾きが緩やかになると
ともに電界Ｅを０にするための印加電圧Ｖが大きくな
る。

【００６４】本実施の形態の構成（ｃ）は、厚い強誘電
体膜１を有する構成（ａ）と全体として同じ膜厚を有し
ながらも、そのＤ−Ｖ特性曲線２１はＤ−Ｖ特性曲線２
２よりも急な傾きを有している。このため、非線形要素
２を組合せることにより、同一膜厚の強誘電体膜１のみ
よりなる場合よりも、抗電界のばらつきを抑制すること
ができる。

【００６５】また本実施の形態の構成（ｃ）は、厚い強
誘電体膜１を有する構成（ａ）よりも、電界Ｅを０にす
るための印加電圧Ｖが小さい。このため、厚い強誘電体
膜１を有する構成（ａ）よりも低電圧での動作が可能と
なる。

【００６６】また、非線形要素２を組合せることによ
り、強誘電体膜１の厚みを薄くしても非線形要素２によ
り電極３の間隔を所定値（Ｔ３）に保つことができる。
このため、電極３の間隔を大きく維持したまま、強誘電
体膜１の厚みを薄くすることにより抗電界のばらつきを
抑制できる。よって、薄い強誘電体膜１のみからなる構
成（ｂ）よりも電極３間の耐圧を高めることができ、絶
縁破壊を防止することができる。

【００６７】また上記においては、非線形要素２とし
て、図３に示す電束密度Ｄと電界Ｅとの依存性について
説明したが、非線形要素２は、図２６に示されるよう
に、電流Ｉと電界Ｅあるいは印加電圧Ｖとの依存性にお
いて正の電流Ｉの増加量が低電界もしくは低電圧領域に
おいて小さく、高電界もしくは高電圧領域において大き
いものであっても上記と同様の効果を得ることができ
る。

【００６８】また、図１に示す強誘電体膜１としてたと
えばＰｂ（Ｚｒ_0.5Ｔｉ_0.5）Ｏ₃を用いることができ、
非線形要素２としてたとえば反強誘電体であるＰｂＺｒ
Ｏ₃を用いることができる。

【００６９】また強誘電体膜１の材質は上記に限定され
るものではなく、たとえば変位型強誘電体として、Ｐｂ
（Ｚｒ_xＴｉ_(1-x)）Ｏ₃（０≦ｘ≦１）、Ｐｂ_xＬａ
_(1-x)Ｚｒ_yＴｉ_(1-y)Ｏ₃（０≦ｘ≦１、０≦ｙ≦１）、
ＢａＴｉＯ₃、ＰｂＴｉＯ₃などのチタン酸バリウム型、
ＬｉＮｂＯ₃、ＫＴａＯ₃、ＮａＮｂ₅Ｏ₁₅、ＳｒＢｉ₂Ｔ
ａ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₂、（Ｂａ、Ｓｒ）Ｎｂ₂Ｏ₆、Ｓ
ｒＢｉ₂Ｔａ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₂や、秩序無秩序型強
誘電体としてＮａＮＯ₂（ＮＨ₂ＣＨ₂ＣＯＯＨ）₃・Ｈ₂
ＳＯ₄、ロッシェル塩などおよびこれらの物質の一部を
イオンに置換した固溶体が用いられてもよい。

【００７０】また非線形要素２についても上記の材質に
限られず、他の反強誘電体の材質であってもよく、また
常誘電相にある強誘電体の材質であってもよく、また非
線形な電流の電界依存性を有する伝導体や非線形な電流
の電圧依存性を有する素子であってもよい。

【００７１】非線形要素２に用いられる反強誘電体とし
ては、たとえばＲｂＮＯ₃、ＮａＮｂＯ₃、ＰｂＺｒ
Ｏ₃、ＰｂＨｆＯ₃、Ｐｂ（Ｍｇ_1/2Ｗ_1/2）Ｏ₃、Ｐｂ
（Ｃｄ_1/2Ｗ_1/2）Ｏ₃、Ｐｂ（Ｍｎ_1/2Ｗ_1/2）Ｏ₃、Ｐｂ
（Ｙ_1/2Ｎｂ_1/2）Ｏ₃、Ｐｂ（Ｈｏ _1/2Ｎｂ_1/2）Ｏ₃、Ｐ
ｂ（Ｌｕ_1/2Ｎｂ_1/2）Ｏ₃、Ｐｂ（Ｙｂ_1/2Ｔａ_1/2）
Ｏ₃、Ｐｂ（Ｌｕ_1/2Ｔａ_1/2）Ｏ₃、Ｐｂ（Ｍｎ
_2/3Ｗ_1/3）Ｏ₃の各材質およびこれらの任意の組合せよ
りなる固溶体を用いることができる。

【００７２】また非線形要素２に用いられる常誘電相に
ある強誘電体の材質としては、たとえばＢａ（Ｍｇ_1/2
Ｔｅ_1/2）Ｏ₃、Ｐｂ（Ｃｏ_1/2Ｗ_1/2）Ｏ₃、Ｐｂ（Ｆｅ
_1/2Ｔａ_1/2）Ｏ₃、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃、Ｐｂ
（Ｍｇ_1/3Ｔａ_2/3）Ｏ₃、Ｐｂ（Ｃｏ_1/3Ｔａ_2/3）Ｏ₃、
Ｂａ₂ＬｉＴａ₅Ｏ₁₅、Ｐｂ₂ＫＴａ₅Ｏ₁₅、Ｂａ₃ＮａＹ
Ｎｂ₁₀Ｏ₃₀、Ｂａ₃ＮａＬａＮｂ₁₀Ｏ₃₀、Ｂａ₃ＮａＧｄ
Ｎｂ₁₀Ｏ₃₀、Ｂａ₂Ｎａ₃ＹＮｂ₁₀Ｏ₃₀、Ｂａ₂Ｎａ₃Ｇｄ
Ｎｂ₁₀Ｏ₃₀、Ｂａ₂Ｎａ₃ＬａＮｂ₁₀Ｏ₃₀、Ｂａ₂Ｎａ₃Ｅ
ｕＮｂ₁₀Ｏ₃₀、（Ｂａ、Ｓｒ）Ｎｂ₂Ｏ₆、Ｃｄ₂Ｎｂ₂Ｏ
₆、Ｓｒ₂Ｔａ₂Ｏ₇、Ｃｏ₃Ｂ₇Ｏ₁₃Ｉ、ＳｂＳＩ、ＳｂＳ
Ｂｒ、Ｒｂ₂ＺｎＣｌ₄、Ｒｂ₂ＺｎＢｒ₄の各材質および
これらの任意の組合せよりなる固溶体を用いることがで
きる。

【００７３】また非線形要素２に用いられる非線形な電
流の電界依存性を有する伝導体または非線形な電流の電
圧依存性を有する素子としては、たとえばバリスタ、ダ
イオード、フラッシュメモリに用いるトンネル酸化膜を
用いることができる。またバリスタとしては、シリコン
カーバイドバリスタ、酸化亜鉛バリスタなどの焼結体型
や、ｐｎダイオード、ショットキーダイオードなどのダ
イオード型のいずれが用いられてもよい。

【００７４】また、非線形要素２としてツェナーダイオ
ードを用いる場合には、正負の駆動電圧に対する非線形
性が必要であるため、図２７に示すように強誘電体に２
つのツェナーダイオードを直列に接続する必要がある。
また非線形要素２にｐｎダイオードを用いる場合には、
図２８に示すように正負の駆動電圧に対する非線形性が
必要であるため並列に配置された２つのｐｎダイオード
を強誘電体に直列に接続する必要がある。

【００７５】また非線形要素２にバリスタを用いる場合
には、図２９に示すように強誘電体膜１とバリスタ１１
との間に中間電極３ａを挟んだ構造を１対の電極３で挟
むような構成とすることが好ましい。

【００７６】また非線形要素２として、２つ以上の非線
形要素が組合されて使用されても同様の効果が得られ
る。この場合、２つ以上の非線形要素２により強誘電体
膜１が挟み込まれてもよい。

【００７７】（実施の形態２）本実施の形態の不揮発性
半導体記憶装置の構成は、図１に示す構造を有し、さら
に非線形要素２が図３に示すように二重履歴特性を有し
ている。

【００７８】この構成において、１対の電極３に電位が
与えられていない状態では、図３０に示すように強誘電
体膜１のＤ−Ｅ特性曲線１２と非線形要素２のＤ−Ｅ特
性曲線１３とは、４つの点１４〜１７で交わることにな
る。このように４つの交点１４〜１７が存在するため、
表１に示すような４つの電気変位における安定状態が存
在することとなり、１つのＦＲＡＭのメモリセルに４値
の記憶が可能となる。

【００７９】

【表１】

【００８０】この図３０に示す特性の場合における電束
密度Ｄおよび印加電圧Ｖ０の関係を図１０〜図１８およ
び図１９〜図２３と同様の作図により求めると図３１に
示すような合成履歴特性６１が得られる。なお、この作
図の様子を図３２〜図５１に示す。

【００８１】図３１の合成履歴特性６１は、４つの経路
を持つ履歴特性となる。また、表１に示す４つの安定点
Ｐ１１、Ｐ０１、Ｐ１０、Ｐ００は、この合成履歴特性
６１において印加電圧Ｖ０が０Ｖのときの各点で表わさ
れることになる。

【００８２】次に、４値の記憶情報の書込方法について
説明する。まずＰ１１状態の書込については、図５２
（ａ）に示すように電極３間に正の比較的大きな電圧が
印加される。この状態では、図５３（ａ）に示すように
非線形要素２の特性曲線８は原点位置から印加電圧分だ
けｘ軸の正方向に位置した状態にある。この状態から、
図５２（ｂ）に示すように電極３間の電圧を０Ｖにする
と、図５３（ｂ）に示すように非線形要素２の特性曲線
８は原点位置へ移動する。これにより、交点１４でＰ１
１の書込が行なわれる。

【００８３】Ｐ１０状態の書込については、図５４
（ａ）に示すように電極３間に正の比較的大きな電圧が
印加された後に負の比較的小さな電圧が印加される。こ
の状態では、図５５（ａ）に示すように非線形要素２の
特性曲線８は原点位置から印加電圧分だけｘ軸の負方向
へ少し移動した状態にある。この状態から、図５４
（ｂ）に示すように電極３間の電圧を０Ｖにすると、図
５５（ｂ）に示すように非線形要素２の特性曲線８は原
点位置へ移動する。これにより、交点１５でＰ１０の書
込が行なわれる。なおこの場合、強誘電体の履歴特性は
電圧を充分に掃引しないため、図示しないインナールー
プを辿ることとなる。インナーループの形状は強誘電体
および第二の印加電圧の大きさに依存するが、いずれに
せよＰ１０（Ｐ０１）書き込み後の電束密度は図５５
（ｂ）に示す交点１５と同じ値または小さい正（負）の
値を取ることになる。

【００８４】Ｐ００状態の書込については、図５６
（ａ）に示すように電極３間に負の比較的大きな電圧が
印加される。この状態では、図５７（ａ）に示すように
非線形要素２の特性曲線８は原点位置から印加電圧分だ
けｘ軸の負方向に位置した状態にある。この状態から、
図５６（ｂ）に示すように電極３間の電圧を０Ｖにする
と、図５７（ｂ）に示すように非線形要素２の特性曲線
８は原点位置へ移動する。これにより、交点１７でＰ０
０の書込が行なわれる。

【００８５】Ｐ１０状態の書込については、図５８
（ａ）に示すように電極３間に負の比較的大きな電圧が
印加された後に正の比較的小さな電圧が印加される。こ
の状態では、図５９（ａ）に示すように非線形要素２の
特性曲線８は原点位置から印加電圧分だけｘ軸の正方向
に少し移動した状態にある。この状態から、図５８
（ｂ）に示すように、電極３間の電圧を０Ｖとすると、
図５９（ｂ）に示すように非線形要素２の特性曲線８は
原点位置へ移動する。これにより、交点１６でＰ０１の
書込が行なわれる。なおこの場合、強誘電体の履歴特性
は電圧を充分に掃引しないため、図示しないインナール
ープを辿ることとなる。インナーループの形状は強誘電
体および第二の印加電圧の大きさに依存するが、いずれ
にせよＰ１０（Ｐ０１）書き込み後の電束密度は図５９
（ｂ）に示す交点１６と同じ値または小さい正（負）の
値を取ることになる。

【００８６】このようにして、強誘電体膜１および非線
形要素２に大きさの異なる２つの電圧パルスを印加する
ことにより、Ｐ１１、Ｐ１０、Ｐ０１およびＰ００状態
の書込を行なうことができ、１つのＦＲＡＭのメモリセ
ルに４値の記憶が可能となる。

【００８７】なお、上述した実施の形態１および２の構
成は、ＦＲＡＭメモリセルのＤＲＡＭ型およびＦＥＴ型
の双方に適用することができる。

【００８８】図６０は、図１に示す構成をＤＲＡＭ型の
メモリセルに適用した構成を示す概略断面図である。図
６０を参照して、ＤＲＡＭ型はスイッチングトランジス
タ５０と強誘電体キャパシタ５とを有している。スイッ
チングトランジスタ５０は、シリコン基板５１の表面に
形成された１対のソース／ドレイン領域５２と、１対の
ソース／ドレイン領域５２に挟まれる領域上にゲート絶
縁層５３を挟んで形成されたゲート電極層５４とを有し
ている。

【００８９】スイッチングトランジスタ５０の一方のソ
ース／ドレイン領域５２にはビット線５５が電気的に接
続されている。このスイッチングトランジスタ５０およ
びビット線５５などを覆うようにシリコン基板５１の表
面全面に層間絶縁層５６が形成されている。

【００９０】強誘電体キャパシタ５は、図１の構成と同
様、１対の電極３に強誘電体膜１と非線形要素２とが挟
まれた構成を有している。１対の電極３の一方は、たと
えばプラグ層５７などを介してスイッチングトランジス
タ５０の他方のソース／ドレイン領域５２に電気的に接
続されている。

【００９１】なお、上記の強誘電体キャパシタ５におい
ては下層に強誘電体膜１が設けられ、上層に非線形要素
２が設けられた構成について説明したが、下層に非線形
要素２が設けられ、上層に強誘電体膜１が設けられても
よい。

【００９２】図６１は、図１に示す構成をＭＦＳＦＥＴ
型メモリセルに適用した構成を示す概略断面図である。
図６１を参照して、このＭＦＳＦＥＴ５５ａは、シリコ
ン基板５１の表面に形成された１対のソース／ドレイン
領域５２と、１対のソース／ドレイン領域５２に挟まれ
る領域上に強誘電体膜１と非線形要素２とを介在して形
成されたゲート電極層５４とを有している。

【００９３】なお、シリコン基板５１と強誘電体膜１と
が直接接触した場合、シリコン基板５１の表面でのトラ
ップ準位などの制御ができなくなり、トランジスタの安
定動作上多くの困難が予想される。このため、シリコン
基板５１と強誘電体膜１との間にシリコン酸化膜などの
追加の絶縁膜が設けられてもよい。またこのような追加
の膜を用いる代わりに、強誘電体膜１と非線形要素２と
の位置が入替えられてもよい。つまり、シリコン基板５
１の表面に接するように非線形要素２が形成され、非線
形要素２とゲート電極層５４との間に強誘電体膜１が形
成されてもよい。

【００９４】図６２は、図１に示す構成をＭＦＭＩＳＦ
ＥＴ構造に適用した構成を示す概略断面図である。図６
２を参照して、ＭＦＭＩＳＦＥＴ５５ｂは、シリコン基
板５１の表面に形成された１対のソース／ドレイン領域
５２と、１対のソース／ドレイン領域５２に挟まれる領
域上にゲート絶縁層５３を介して形成された浮遊ゲート
電極層５８と、浮遊ゲート電極層５８上に強誘電体膜１
および非線形要素２を介在して形成された制御用ゲート
電極層５４とを有している。

【００９５】なお、上記構成においては、下層に強誘電
体膜１を設け、上層に非線形要素２を設けた構成につい
て説明したが、下層に非線形要素２が設けられ、上層に
強誘電体膜１が設けられてもよい。

【００９６】（実施の形態３）本実施の形態は、４値よ
りも多くの記憶が可能な不揮発性半導体記憶装置に関す
るものである。

【００９７】図６３は、本発明の実施の形態３における
不揮発性半導体記憶装置の構成を概略的に示す断面図で
あり、具体例として不揮発性記憶を実現しているキャパ
シタ部分を示す図である。

【００９８】図６３を参照して、本実施の形態の不揮発
性記憶を実現するキャパシタは、強誘電体膜１と、２つ
の非線形要素２ａ、２ｂと、１対の電極３と、中間電極
３ａとを有している。強誘電体膜１は、自発分極を持つ
結晶に外部から電界を加えるとき、自発分極の方向が反
転する性質を有するものであり、図２に示すように分極
反転によって電束密度Ｄと電界Ｅ（電圧Ｖ）とにおける
依存性７が履歴曲線を描くものである。

【００９９】非線形要素２ａ，２ｂは、たとえば反強誘
電体である。この非線形要素２ａ、２ｂは、図３に示す
ように電束密度Ｄと電界Ｅとの依存性８において電界Ｅ
に対する正の電束密度Ｄの増加量がしきい値Ｐ以下の低
電界領域において小さく、しきい値Ｐ以上の高電界領域
において大きい特性を有している。

【０１００】非線形要素２ａは、強誘電体膜１に直接接
続されている。この強誘電体膜１と非線形要素２ａとは
中間電極３ａと一方の電極３との間に挟まれており、非
線形要素２ｂは中間電極３ａと他方の電極３との間に挟
まれている。

【０１０１】強誘電体膜１と非線形要素２ａとの合成の
Ｄ−Ｖ特性は図３１の履歴曲線と同様の履歴特性を有す
る。また、非線形要素２ｂは非線形要素２ａとは異なる
二重履歴特性を有している。

【０１０２】このため、両端の電極３間に電位が与えら
れていない状態では、図６４に示すように強誘電体膜１
および非線形要素２ａの合成履歴特性６１と非線形要素
２ｂの二重履歴特性６２とは６つの点で交わることにな
る。このように６つの交点が存在するため６つの電気変
位における安定状態が存在することとなり、１つのＦＲ
ＡＭメモリセルに６値の記憶が可能になる。

【０１０３】６値の記憶情報の書込には４値と同様に大
きさの異なる２つの電圧パルスが用いられる。パルス電
圧の大きさは正負各３レベルで十分である。

【０１０４】実施の形態２では１つの、実施の形態３で
は２つの二重履歴特性を有する非線形要素が用いられる
ことにより、それぞれ４値および６値の多値不揮発性記
憶が実現される。さらに非線形要素を用いることで、８
値、１０値またはそれ以上の多値不揮発性記憶装置を得
ることができる。

【０１０５】なお、実施の形態３に示す構成（図６３）
は、図６０に示すＤＲＡＭ型だけではなく、図６１に示
すＭＦＳＦＥＴ型や図６２に示すＭＦＭＩＳＦＥＴ型に
適用されてもよい。また強誘電体膜１および非線形要素
２ａ，２ｂには、実施の形態１に記した材質または素子
が用いられてもよい。

【０１０６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１０７】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、低電界領域において非線形要素は電界Ｅに対する正
の電束密度Ｄの増加量が小さいため、低電界領域では強
誘電体膜に作用する電界が小さく強誘電体膜の分極反転
を抑制する。一方、高電界領域では、非線形要素は、電
界Ｅに対する電束密度Ｄの増加量が大きいため、高電界
領域では強誘電体膜に作用する電界が急に増大し、強誘
電体膜の分極反転を促進する。このように高電界領域に
おいて強誘電体膜の分極反転が急激に促進されるため、
強誘電体膜に抗電界のばらつきが存在していても、非線
形要素によりそのばらつきが抑制されてメモリセルの読
出・書込動作が安定する。

【０１０８】また、低電界もしくは低電圧領域において
非線形要素は電界Ｅあるいは印加電圧Ｖに対する正の電
流Ｉの増加量が小さいため、低電界もしくは低電圧領域
では強誘電体膜に作用する電界もしくは電圧が小さく強
誘電体膜の分極反転を抑制する。一方、高電界もしくは
高電圧領域では、非線形要素は、電界Ｅあるいは印加電
圧Ｖに対する電流Ｉの増加量が大きいため、高電界もし
くは高電圧領域では強誘電体膜に流れる電流Ｉが急に増
大し、強誘電体膜の分極反転を促進する。このように高
電界あるいは高電圧領域において強誘電体膜の分極反転
が急激に促進されるため、上記と同様、強誘電体膜に抗
電界のばらつきが存在していても、非線形要素によりそ
のばらつきが抑制されてメモリセルの読出・書込動作が
安定する。

【０１０９】また、強誘電体膜の抗電界のばらつきを低
減すべく強誘電体膜を薄膜化しても、非線形要素により
電極間隔を所定値に保つことができる。このため、電極
間隔が小さくなりすぎることにより生じる絶縁破壊を防
止することができる。

【０１１０】また、強誘電体膜に非線形要素を積層する
だけでよいため、チップ面積が増大することはない。

【０１１１】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は二重履歴特性を有する誘電体で
ある。このように二重履歴特性を有する誘電体を強誘電
体膜に積層することによって、チップ面積を増大させる
ことなく、抗電界のばらつきを抑制できるとともに絶縁
破壊を防止することができる。

【０１１２】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は反強誘電体である。これによっ
ても、チップ面積を増大させることなく、抗電界のばら
つきを抑制できるとともに、絶縁破壊を防止することが
できる。

【０１１３】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は常誘電相にある強誘電体であ
る。これによっても、チップ面積を増大させることな
く、抗電界のばらつきを抑制できるとともに絶縁破壊を
防止することができる。

【０１１４】上記の不揮発性半導体記憶装置において好
ましくは、その不揮発性半導体記憶装置は４値以上を記
憶することができる。このように、強誘電体膜と非線形
要素とを組合せることで、１つのメモリセルにおける４
値以上の記憶を実現することができる。

【０１１５】上記の不揮発性半導体記憶装置において好
ましくは、強誘電体膜と非線形要素に大きさの異なる少
なくとも２つの電圧パルスを印加できるような構成を有
している。これにより、４値以上を安定して記憶するこ
とが可能となる。

【０１１６】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素はバリスタである。このようにバ
リスタを強誘電体膜に積層することによって、チップ面
積を増大させることなく、抗電界のばらつきを抑制でき
るとともに絶縁破壊を防止することができる。

【０１１７】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は非線形な電流の電圧依存性を有
する素子である。このように、非線形な電流の電圧依存
性を有する素子を強誘電体膜に積層することによって、
チップ面積を増大させることなく、抗電界のばらつきを
抑制できるとともに絶縁破壊を防止することができる。

【０１１８】上記の不揮発性半導体記憶装置において好
ましくは、非線形要素は、強誘電体膜と電気的に接続さ
れ、かつ電束密度Ｄと電界Ｅとの依存性において電界Ｅ
に対する正の電束密度Ｄの増加量が低電界領域において
小さく高電界領域において大きい特性、もしくは電流Ｉ
と電界Ｅあるいは印加電圧Ｖとの依存性において正の電
流Ｉの増加量が低電界もしくは低電圧領域において小さ
く高電界もしくは高電圧領域において大きい特性を有す
る２つ以上の膜を有している。これによっても、チップ
面積を増大させることなく、抗電界のばらつきを抑制で
きるとともに絶縁破壊を防止することができる。

【０１１９】上記の不揮発性半導体記憶装置において好
ましくは、絶縁ゲート型電界効果トランジスタと、絶縁
ゲート型電界効果トランジスタの１対のソース／ドレイ
ン領域の一方に電気的に接続されたキャパシタとがさら
に備えられており、キャパシタに含まれる１対の電極間
に強誘電体膜と非線形要素とが挟まれている。このよう
にＤＲＡＭ型のＦＲＡＭメモリセルに本発明を適用する
ことができる。

【０１２０】上記の不揮発性半導体記憶装置において好
ましくは、絶縁ゲート型電界効果トランジスタがさらに
備えられ、絶縁ゲート型電界効果トランジスタの１対の
ソース／ドレイン領域に挟まれる領域と制御用ゲート電
極との間に強誘電体膜と非線形要素とが挟まれている。
このようにＭＦＳＦＥＴ型のＦＲＡＭメモリセルに本発
明を適用することができる。

【０１２１】上記の不揮発性半導体記憶装置において好
ましくは、絶縁ゲート型電界効果トランジスタがさらに
備えられている。絶縁ゲート型電界効果トランジスタ
は、１対のソース／ドレイン領域と、１対のソース／ド
レイン領域に挟まれる領域上に形成された浮遊ゲート電
極および制御用ゲート電極とを有している。制御用ゲー
ト電極と浮遊ゲート電極との間に強誘電体膜と非線形要
素とが挟まれている。このようにＭＦＭＩＳＦＥＴ型の
ＦＲＡＭメモリセルに本発明を適用することができる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。

【図２】 強誘電体膜のＤ−Ｖ特性曲線を示す図であ
る。

【図３】 非線形要素のＤ−Ｖ特性曲線を示す図であ
る。

【図４】 非線形要素が強誘電体膜に導体を介して電気
的に接続された構成の具体例を示す図である。

【図５】 強誘電体膜と非線形要素との各Ｄ−Ｖ特性曲
線を併せて示す図である。

【図６】 ２つの素子を直列接続した様子を示す図であ
る。

【図７】 ２つの素子を直列接続した場合のＩ−Ｖ特性
を示す図である。

【図８】 コンデンサと非線形要素とのＤ−Ｖ特性曲線
を示す図である。

【図９】 非線形要素とコンデンサとに印加される電圧
を変化させた場合の様子を示す図である。

【図１０】 強誘電体膜と非線形要素との組合せ構成に
おける電束密度Ｄと電界Ｅとの関係を示す第１図であ
る。

【図１１】 強誘電体膜と非線形要素との組合せ構成に
おける電束密度Ｄと電界Ｅとの関係を示す第２図であ
る。

【図１２】 強誘電体膜と非線形要素との組合せ構成に
おける電束密度Ｄと電界Ｅとの関係を示す第３図であ
る。

【図１３】 強誘電体膜と非線形要素との組合せ構成に
おける電束密度Ｄと電界Ｅとの関係を示す第４図であ
る。

【図１４】 強誘電体膜と非線形要素との組合せ構成に
おける電束密度Ｄと電界Ｅとの関係を示す第５図であ
る。

【図１５】 強誘電体膜と非線形要素との組合せ構成に
おける電束密度Ｄと電界Ｅとの関係を示す第６図であ
る。

【図１６】 強誘電体膜と非線形要素との組合せ構成に
おける電束密度Ｄと電界Ｅとの関係を示す第７図であ
る。

【図１７】 強誘電体膜と非線形要素との組合せ構成に
おける電束密度Ｄと電界Ｅとの関係を示す第８図であ
る。

【図１８】 強誘電体膜と非線形要素との組合せ構成に
おける電束密度Ｄと電界Ｅとの関係を示す第９図であ
る。

【図１９】 強誘電体膜と線形要素との組合せ構成にお
ける電束密度Ｄと電界Ｅとの関係を示す第１図である。

【図２０】 強誘電体膜と線形要素との組合せ構成にお
ける電束密度Ｄと電界Ｅとの関係を示す第２図である。

【図２１】 強誘電体膜と線形要素との組合せ構成にお
ける電束密度Ｄと電界Ｅとの関係を示す第３図である。

【図２２】 強誘電体膜と線形要素との組合せ構成にお
ける電束密度Ｄと電界Ｅとの関係を示す第４図である。

【図２３】 強誘電体膜と線形要素との組合せ構成にお
ける電束密度Ｄと電界Ｅとの関係を示す第５図である。

【図２４】 １対の電極間に厚い強誘電体膜を形成した
構成（ａ）、１対の電極間に薄い強誘電体膜を形成した
構成（ｂ）、１対の電極間に強誘電体膜と非線形要素と
を形成した構成（ｃ）を示す図である。

【図２５】 図２４の各構成に対応したＤ−Ｖ特性曲線
を示す図である。

【図２６】 電流Ｉと電界Ｅあるいは印加電圧Ｖとの依
存性において正の電流Ｉの増加量が低電界もしくは低電
圧領域において小さく、高電界もしくは高電圧領域にお
いて大きい非線形要素のＩ−Ｖ（Ｅ）特性曲線を示す図
である。

【図２７】 強誘電体にツェナーダイオードを接続した
様子を示す図である。

【図２８】 強誘電体にｐｎダイオードを接続した様子
を示す図である。

【図２９】 非線形要素としてバリスタを用いた場合の
構成を示す概略断面図である。

【図３０】 強誘電体膜の特性曲線と非線形要素の特性
曲線との４つの交点を説明するための図である。

【図３１】 強誘電体膜と非線形要素との合成履歴特性
を示す図である。

【図３２】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１図である。

【図３３】 強誘電体膜と非線形要素との合成履歴特性
の作図における第２図である。

【図３４】 強誘電体膜と非線形要素との合成履歴特性
の作図における第３図である。

【図３５】 強誘電体膜と非線形要素との合成履歴特性
の作図における第４図である。

【図３６】 強誘電体膜と非線形要素との合成履歴特性
の作図における第５図である。

【図３７】 強誘電体膜と非線形要素との合成履歴特性
の作図における第６図である。

【図３８】 強誘電体膜と非線形要素との合成履歴特性
の作図における第７図である。

【図３９】 強誘電体膜と非線形要素との合成履歴特性
の作図における第８図である。

【図４０】 強誘電体膜と非線形要素との合成履歴特性
の作図における第９図である。

【図４１】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１０図である。

【図４２】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１１図である。

【図４３】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１２図である。

【図４４】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１３図である。

【図４５】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１４図である。

【図４６】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１５図である。

【図４７】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１６図である。

【図４８】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１７図である。

【図４９】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１８図である。

【図５０】 強誘電体膜と非線形要素との合成履歴特性
の作図における第１９図である。

【図５１】 強誘電体膜と非線形要素との合成履歴特性
の作図における第２０図である。

【図５２】 Ｐ１１書込時における電圧パターンを示す
図である。

【図５３】 図５２の各電圧パターンに対応した特性曲
線の状態を示す図である。

【図５４】 Ｐ１０書込時における電圧パターンを示す
図である。

【図５５】 図５４の各電圧パターンに対応した特性曲
線の状態を示す図である。

【図５６】 Ｐ００の書込時における電圧パターンを示
す図である。

【図５７】 図５６の各電圧パターンに対応した特性曲
線の状態を示す図である。

【図５８】 Ｐ０１の書込時における電圧パターンを示
す図である。

【図５９】 図５８の各電圧パターンに対応する特性曲
線の状態を示す図である。

【図６０】 図１に示す構成をＤＲＡＭ型のＦＲＡＭメ
モリセルに適用した構造を示す概略断面図である。

【図６１】 図１に示す構成をＭＦＳＦＥＴ型のＦＲＡ
Ｍメモリセルに適用した構成を示す概略断面図である。

【図６２】 図１に示す構成をＭＦＭＩＳＦＥＴ型のＦ
ＲＡＭメモリセルに適用した構成を示す概略断面図であ
る。

【図６３】 本発明の実施の形態３における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。

【図６４】 強誘電体膜と非線形要素との合成履歴と非
線形要素の二重履歴とを併せて示す図である。

【図６５】 ＤＲＡＭ型の１Ｔ１ＣのＦＲＡＭメモリセ
ル構成を示す回路図である。

【図６６】 強誘電体の分極反転を説明するための図で
ある。

【図６７】 ＭＦＳＦＥＴ型のＦＲＡＭメモリセル構成
を示す回路図である。

【図６８】 ＭＦＭＩＳＦＥＴ型のＦＲＡＭメモリセル
構成を示す回路図である。

【図６９】 ＤＲＡＭ型の２Ｔ２ＣのＦＲＡＭメモリセ
ル構成を示す回路図である。

【図７０】 特開平５−２５９３９１号公報に開示され
た強誘電体の積層構造を示す図である。

【図７１】 特開平７−１４３８０号公報に開示された
強誘電体キャパシタを並列または直列に接続した構成を
示す図である。

【図７２】 図７１の２つの強誘電体キャパシタの合成
履歴を示す図である。

【図７３】 合成履歴より３値の記憶状態を説明するた
めの図である。

【符号の説明】

１ 強誘電体膜、２ 非線形要素、３ 電極、３ａ 中
間電極、１１ バリスタ、５１ シリコン基板、５２
ソース／ドレイン領域、５３ ゲート絶縁層、５４ ゲ
ート電極、５５ ビット線、５６ 層間絶縁層、５７
プラグ層、５８浮遊ゲート電極。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 誘電体の電荷量により記憶情報の書換を
   行なう不揮発性半導体記憶装置であって、 電束密度Ｄと電界Ｅとの依存性において履歴特性を有す
   る強誘電体膜と、 前記強誘電体膜と電気的に接続され、かつ電束密度Ｄと
   電界Ｅとの依存性において電界Ｅに対する正の電束密度
   Ｄの増加量が低電界領域において小さく高電界領域にお
   いて大きい特性と、電流Ｉと電界Ｅあるいは印加電圧Ｖ
   との依存性において正の電流Ｉの増加量が低電界もしく
   は低電圧領域において小さく高電界もしくは高電圧領域
   において大きい特性との少なくともいずれかの特性を有
   する非線形要素とを備えた、不揮発性半導体記憶装置。
2. 【請求項２】 前記非線形要素は、二重履歴特性を有す
   る誘電体である、請求項１に記載の不揮発性半導体記憶
   装置。
3. 【請求項３】 前記非線形要素は、反強誘電体である、
   請求項２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記非線形要素は、常誘電相にある強誘
   電体である、請求項２に記載の不揮発性半導体記憶装
   置。
5. 【請求項５】 ４値以上を記憶できることを特徴とす
   る、請求項２〜４のいずれかに記載の不揮発性半導体記
   憶装置。
6. 【請求項６】 前記強誘電体膜と前記非線形要素とに大
   きさの異なる少なくとも２つの電圧パルスを印加できる
   構成を有する、請求項５に記載の不揮発性半導体記憶装
   置。
7. 【請求項７】 前記非線形要素はバリスタである、請求
   項１に記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記非線形要素は、非線形な電流の電圧
   依存性を有する素子である、請求項１に記載の不揮発性
   半導体記憶装置。
9. 【請求項９】 前記非線形要素は、前記強誘電体膜と電
   気的に接続され、かつ電束密度Ｄと電界Ｅとの依存性に
   おいて電界Ｅに対する正の電束密度Ｄの増加量が低電界
   領域において小さく高電界領域において大きい特性、も
   しくは電流Ｉと電界Ｅあるいは印加電圧Ｖとの依存性に
   おいて正の電流Ｉの増加量が低電界もしくは低電圧領域
   において小さく高電界もしくは高電圧領域において大き
   い特性を有する２つ以上の膜を有している、請求項１ま
   たは５に記載の不揮発性半導体記憶装置。
10. 【請求項１０】 絶縁ゲート型電界効果トランジスタ
    と、前記絶縁ゲート型電界効果トランジスタの１対のソ
    ース／ドレイン領域の一方に電気的に接続されたキャパ
    シタとをさらに備え、 前記キャパシタに含まれる１対の電極間に前記強誘電体
    膜と前記非線形要素とが挟まれている、請求項１に記載
    の不揮発性半導体記憶装置。
11. 【請求項１１】 絶縁ゲート型電界効果トランジスタを
    さらに備え、 前記絶縁ゲート型電界効果トランジスタの１対のソース
    ／ドレイン領域に挟まれる領域と制御用ゲート電極との
    間に前記強誘電体膜と前記非線形要素とが挟まれてい
    る、請求項１に記載の不揮発性半導体記憶装置。
12. 【請求項１２】 絶縁ゲート型電界効果トランジスタを
    さらに備え、 前記絶縁ゲート型電界効果トランジスタは、１対のソー
    ス／ドレイン領域と、前記１対のソース／ドレイン領域
    に挟まれる領域上に形成された浮遊ゲート電極および制
    御用ゲート電極とを有し、 前記制御用ゲート電極と前記浮遊ゲート電極との間に前
    記強誘電体膜と前記非線形要素とが挟まれている、請求
    項１に記載の不揮発性半導体記憶装置。