KR100665528B1 - 강유전 반도체의 전류-전압 히스테리시스를 이용한 메모리디바이스 - Google Patents

Abstract

본 발명은 셀 선택용 트랜지스터의 소스는 물론 플레이트선에 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체 저항을 접속시켜 셀의 강유전 반도체에서 전류값을 읽는 센싱이 원활하고 장기간 안정되게 이루어지도록 한 강유전 반도체의 전류-전압 히스테리시스를 이용한 메모리 디바이스에 관한 것이다.

이같은 본 발명은, 행렬 형상으로 복수 배치되는 1T1C 메모리 디바이스에 있어서, 셀의 셀 선택용 트랜지스터(TR)의 게이트는 워드선(WL)에 접속하고, 드레인은 저항(RB)을 거쳐 비트선(BL)에 접속하며, 소스는 강유전 반도체 저항(RP)을 거쳐 플레이트선(PL)에 접속되도록 구성됨을 특징으로 한다.

Description

강유전 반도체의 전류-전압 히스테리시스를 이용한 메모리 디바이스{Memory device for used current-voltage hysteresis of ferroelectric a semiconductor}

도 1은 종래 FRAM 셀의 1T1C형의 등가 회로를 도시한 회로도.

도 2는 종래 FRAM 셀에 사용되는 강유전체막의 인가 전계와 분극량과의 관계를 나타내는 히스테리시스 곡선도.

도 3은 본 발명의 실시예에 따른 트랜지스터의 구성을 나타낸 개략도,

도 4는 본 발명 트랜지스터에 저장된 정보를 읽는 상태를 나타낸 그래프.

*도면의 주요부분에 대한 부호의 설명*

TR : 셀 선택용 트랜지스터 RB : 저항

RP : 강유전 반도체 저항 WL : 워드선

BL : 비트선 PL : 플레이트선

본 발명은 강유전 반도체의 전류-전압 히스테리시스를 이용한 메모리 디바이스에 관한 것으로, 특히 셀 선택용 트랜지스터의 소스는 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물로 이루어진 강유전 반도체 저항의 접속을 거쳐 플레이트선에 접속되도록 하여 셀의 강유전 반도체에서 전류값을 읽는 센싱이 원활하고 장기간 안정되게 이루어지도록 한 강유전 반도체의 전류-전압 히스테리시스를 이용한 메모리 디바이스에 관한 것이다.

일반적으로 강유전체는 어떤 온도에서 자발분극(spontaneous polarization)이 존재하고, 이러한 자발분극이 외부 자기장에 의해서 반전될 수 있는 물질을 칭하는 것으로, 전원의 공급이 차단되어도 자발분극 특성에 의하여 저장된 정보가 지워지지 않는 우수한 정보 보전 성질을 이용하여 비휘발성 메모리를 대체하기 위한 연구가 활발히 진행되고 있음은 이미 잘 알려진 사실이다.

기존의 반도체 기억소자의 고집적화 및 대용량화에는 한계가 있으므로 고유전율 및 비휘발성을 가지는 강유전체의 메모리에 대한 연구가 활발하게 진행되고 있다.

상기의 강유전체 메모리는 Si기판 위에 페로브스카이트(perovskites) 산화 강유전체의 증착을 기반으로 하고 있으며, 이 메모리는 금속-강유전체-반도체(MFS), 두 개의 트랜지스터와 두 개의 커패시터(2T2C) 또는 하나의 트랜지스터와 하나의 커패시터(1T1C) 구조를 이용하여 만든다.

강유전체는 MFS 셀에서 게이트 유전처럼 작용하며, 강유전체의 분극이 표면전위를 컨트롤하고 결과적으로 전류는 소스에서 드레인으로 흐른다.

상기 분극 상태에 의한 다른 전류는 로직센싱에 사용된다.

상기 페로브스카이트 산화 강유전체의 사용은 강유전체와 실리콘 접합시 계 면에서 불가피하게 구조적으로 잘 맞지 않기 때문에 이것이 피로, 보존, 날인 등을 유발하고, 이러한 것들이 바로 디바이스 감손에 주된 요인이 된다.

즉, 종래 강유전체 메모리(FRAM: Ferroelectric Random Access Memory)는 FRAM셀에 전계(electric field)를 인가하면 전하의 분극이 생기고, 인가 전압과 분극량과의 관계는 소위 히스테리시스 특성으로 나타나는 것으로, 도 1은 종래 FRAM 셀의 일 실시예로서 1트랜지스터/1커패시터(1T/1C)형 구성의 등가 회로를 도시한 것이다.

상기 FRAM셀이 행렬 형상으로 복수 배치된 메모리 셀 어레이에 있어서, 각 셀의 셀 선택용 MOS트랜지스터(Tst)의 드레인은 비트선(BL)에 접속되고, 셀 선택용 MOS트랜지스터(Tst)의 게이트는 워드선(WL)에 접속되며, 강유전체 커패시터(Cm)의 일단(플레이트 전극)은 플레이트선(PL)에 접속되도록 하였다.

도 2는 FRAM셀에 사용되는 강유전체막의 인가 전계(인가 전압 V)와 분극량 P와의 관계(히스테리시스 곡선)를 나타내는 특성도이다.

상기 히스테리시스 특성에서 알 수 있는 바와 같이, FRAM셀의 강유전체 커패시터의 강유전체막에 전계가 인가되어 있지 않은 상태, 즉 커패시터 전극간의 인가 전압 V=0인 상태에서, 강유전체막의 잔류 분극 Pr이 양(+) 또는 음(-)인지에 따라 정해지는 2차 데이터가 FRAM셀에 기억된다.

여기서 잔류 분극 Pr의 양(+)과 음(-)은 강유전체 커패시터의 플레이트 전극과 비트선(BL)측 전극과의 사이에서 분극 방향이 어느 쪽을 향하고 있는지를 나타내고 있으며, 한쪽 방향으로 분극이 나타나고 있는 상태를 데이터 '1'로 정의하고, 다른 쪽 방향으로 분극이 나타나고 있는 상태를 데이터 '0'으로 정의한다.

그런데, 상기한 바와 같은 FRAM의 신뢰성의 향상을 도모하기 위해서는 FRAM 셀의 기입 가능 횟수를 높여야 하고, 데이터를 장시간 보유하여야 하며, 내환경성이 향상되도록 하고, 임프린트를 억제하여야 하였다.

또한 상기의 강유전체는 자발분극을 가지고 있으며 전계에 의해 분극이 반전될 수 있는 물질로서 자발분극과 분극반전은 강유전체에 있어 필수적인 요소이다.

전계에 의해 유기된 분극이 전계를 제거해도 자발분극의 존재로 인하여 소멸되지 않고 일정량(+Pr, -Pr상태)의 잔류분극을 유지하고 있는 것을 알 수 있으며, 이 잔류분극 +Pr과 -Pr 상태를 각각 0과 1로 대응시켜 기억소자로 이용하며, 이 각각의 상태는 DRAM는 달리 전계를 제거해도 데이터가 유지되므로 불휘발성 메모리 소자가 실현되는 것이다.

상기와 같은 FRAM이 동작시 즉, 데이터를 읽고 쓰기 위해서는 +Pr과 -Pr 의 두 가지 상태로 수시로 바뀌어야 하는데 이때 +Pr에서 -Pr 혹은 그 반대로 이동하는 것을 분극반전이라 하며, 이때 열화현상이 일어난다.

즉, PZT와 같은 강유전체 박막에 분극반전이 일어나도록 바이폴라(Bipolar) 전계를 연속적으로 인가했을 때의 P(Polarization)-V(Voltage)특성은 인가 전계 사이클(cycle)이 증가함에 따라 +Pr, -Pr의 잔류분극이 점점 작아져서 최종적으로는 기억소자의 역할을 할 수 없게 된다.

즉, 강유전체 박막의 피로(fatigue)현상이 어는 시점에서 급격해지는 문제점이 있었다.

그리고 상기 강유전체 박막의 피로(fatigue)현상이 강유전체 절연막과 유전체 기판의 계면에서 큰 양의 점 결합(예를 들어 수소 빈자리)과 탈구가 형성되고, 또한 거기에는 성장 동안이거나 금속화 공정을 포함해서 종속적인 과정 중에 원자의 내부 침투가 일어나게 되는 현상으로 인해 초래되는 피로, 보존, 날인을 포함하는 감쇠에 의한 결과임을 알 수 있다.

이에, 본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로서, 셀 선택용 트랜지스터의 소스는 물론 플레이트선에 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체 저항을 접속시켜 셀의 강유전 반도체에서 전류값을 읽는 센싱이 원활하고 장기간 안정되게 이루어지도록 한 강유전 반도체의 전류-전압 히스테리시스를 이용한 메모리 디바이스를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 강유전 반도체의 전류-전압 히스테리시스를 이용한 메모리 디바이스는 행렬 형상으로 복수 배치되는 1T1C 비휘발성 메모리 셀 어레이에 있어서,

셀의 셀 선택용 트랜지스터의 게이트는 워드선에 접속되도록 하고, 드레인은 저항을 거쳐 비트선에 접속되도록 하며, 소스는 플레이트선과 접속된 강유전 반도체 저항이 접속되도록 구성됨을 특징으로 한다.

이하, 본 발명을 첨부한 예시도면을 참조하여 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 1T1C 비휘발성 메모리 디바이스의 회로 구성을 나타낸 것으로,

셀의 셀 선택용 트랜지스터(TR)의 게이트는 워드선(WL)에 접속되도록 하고,

드레인은 저항(RB)을 거쳐 비트선(BL)에 접속되도록 하며,

소스는 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체 저항(RP)의 접속을 거쳐 플레이트선(PL)에 접속되도록 구성한 것이다.

즉, 본 발명은 도 4에서와 같이 1T1C 셀에서 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe와 같은 2-6족 화합물의 강유전 반도체 저항(RP)은 자발분극에 의해 업/다운 상태를 저장하는 커패시터처럼 작용하게 되고, 읽기 동작을 위하여 전압단계는 비트라인(BL)과 센싱에 사용되는 기준과의 사이의 전압차이 및 컨트롤 플레이트(control plate)에 적용된다.

그리고 상기의 1T1C 셀에서 강유전 반도체는 커패시터처럼 작용하면서 쓰기 동작에서 비트들의 자발분극의 업/다운 상태가 저장되도록 한다.

또한 읽기 동작에서는 전류-전압 히스테리시스에 의해 인가전압에 따라 감지되는 전류의 차이를 두개의 대응되는 상태의 구별로 이용하게 된다.

상기와 같은 본 발명은 Ⅰ-Ⅴ 이력현상을 기반으로 하는 것으로, 일반적인 강유전체 메모리 디바이스에서 커패시터는 분극과 전기장 히스테리시스를 기반으로 할 때 감지되는 반면, 강유전 반도체에서의 전기적 전류는 읽기 동작에서 측정되고 감지되며, 이는 전기적 커패시터에 비해 쉽게 측정됨을 알 수 있다.

이상 기술한 바와 같이 본 발명의 강유전 반도체의 전류-전압 히스테리시스를 이용한 메모리 디바이스에 의하여서는 셀 선택용 트랜지스터의 소스를 강유전 반도체 저항을 거쳐 플레이트선에 접속되도록 하여 셀의 강유전 반도체에서 전류값을 읽는 센싱이 원활하고 장기간 안정되게 행하여지는 등의 이점이 있는 것이다.

Claims (2)

1. 게이트는 워드선에 접속되고 드레인은 저항을 거쳐 비트선에 접속되는 셀의 셀 선택용 트랜지스터에 있어서,

   상기 셀 선택용 트랜지스터의 소스는 강유전 반도체 저항의 접속을 거쳐 플레이트선에 접속되도록 구성하며,

   상기 강유전 반도체 저항은, 기판 상에 2-6족 화합물 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe, CdFeSe 중 어느 하나로 이루어진 강유전 반도체를 성장시키도록 함을 특징으로 하는 강유전 반도체의 전류-전압 히스테리시스를 이용한 메모리 디바이스.
2. 삭제

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