JP3131340B2 - 強誘電体記憶素子 - Google Patents
強誘電体記憶素子Info
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Description
【０００１】
【産業上の利用分野】本発明は非破壊読みだしの強誘電
体記憶素子に関する。さらに詳しくは強誘電体薄膜の自
発分極により強誘電体キャパシタまたは常誘電体キャパ
シタの両端に発生する電圧を利用することによってMOSF
ETのスイッチングを行う強誘電体記憶素子に関する。
体記憶素子に関する。さらに詳しくは強誘電体薄膜の自
発分極により強誘電体キャパシタまたは常誘電体キャパ
シタの両端に発生する電圧を利用することによってMOSF
ETのスイッチングを行う強誘電体記憶素子に関する。
【０００２】
【従来の技術】最近、強誘電体材料の自発分極を利用し
た不揮発性メモリが注目を集めており、精力的な研究が
行われている。強誘電体材料としては、例えばPZT（チ
タン酸ジルコン酸鉛）、PbTiO3、Bi4Ti3O12、BaMgF4な
どが用いられている。なかでも、PZTはPt電極上に成長
させればc軸配向性の良い膜が得られることが知られて
おり、製品化に対して有望な材料と考えられている。こ
の強誘電体を利用した不揮発性メモリとしては、主に２
通りの構造が考えられており、それぞれ、キャパシタ
型、MFS（Metal-Ferroelectric-Semiconductor）FET（F
ield-Effect-Transistor）型とよばれている。
た不揮発性メモリが注目を集めており、精力的な研究が
行われている。強誘電体材料としては、例えばPZT（チ
タン酸ジルコン酸鉛）、PbTiO3、Bi4Ti3O12、BaMgF4な
どが用いられている。なかでも、PZTはPt電極上に成長
させればc軸配向性の良い膜が得られることが知られて
おり、製品化に対して有望な材料と考えられている。こ
の強誘電体を利用した不揮発性メモリとしては、主に２
通りの構造が考えられており、それぞれ、キャパシタ
型、MFS（Metal-Ferroelectric-Semiconductor）FET（F
ield-Effect-Transistor）型とよばれている。
【０００３】キャパシタ型は、強誘電体薄膜を電極で挟
んでキャパシタ構造としたものであり、強誘電体の自発
分極が反転する際に流れる反転電流の有無を検出して情
報の読み出しを行うものである。通常、図１９の等価回
路に示すようにセル選択用のスイッチングトランジスタ
を用いてメモリセルを構成する。これに対しMFSFET型
は、図２０のようにMOSFETのゲート酸化膜の代わりに強
誘電体薄膜１２を用いたものであり、強誘電体の自発分
極によって半導体表面に電荷が誘起されることを利用し
てチャネルの電導度を変化させ、メモリセル情報の読み
出しを非破壊的に行うものである。
んでキャパシタ構造としたものであり、強誘電体の自発
分極が反転する際に流れる反転電流の有無を検出して情
報の読み出しを行うものである。通常、図１９の等価回
路に示すようにセル選択用のスイッチングトランジスタ
を用いてメモリセルを構成する。これに対しMFSFET型
は、図２０のようにMOSFETのゲート酸化膜の代わりに強
誘電体薄膜１２を用いたものであり、強誘電体の自発分
極によって半導体表面に電荷が誘起されることを利用し
てチャネルの電導度を変化させ、メモリセル情報の読み
出しを非破壊的に行うものである。
【０００４】
【発明が解決しようとする課題】しかしながら、キャパ
シタ型ではPt電極等の上に良質な強誘電体薄膜を形成で
きる反面、読みだし時に自発分極の方向が変化する破壊
読みだしであり、読み出しの際に情報を破壊してしまう
ので再書き込みをしなければならないという欠点があ
る。
シタ型ではPt電極等の上に良質な強誘電体薄膜を形成で
きる反面、読みだし時に自発分極の方向が変化する破壊
読みだしであり、読み出しの際に情報を破壊してしまう
ので再書き込みをしなければならないという欠点があ
る。
【０００５】また、MFSFET型では読み出し時に情報を破
壊しない非破壊読み出しが可能であるが、半導体基板上
に直接強誘電体薄膜を形成するため、界面準位密度が大
きく、かつ不安定であり、また半導体表面に酸化膜など
が形成されるなど強誘電体と半導体との反応の問題もあ
り、界面の整合性の良い安定な素子を得ることが困難で
あるという欠点がある。
壊しない非破壊読み出しが可能であるが、半導体基板上
に直接強誘電体薄膜を形成するため、界面準位密度が大
きく、かつ不安定であり、また半導体表面に酸化膜など
が形成されるなど強誘電体と半導体との反応の問題もあ
り、界面の整合性の良い安定な素子を得ることが困難で
あるという欠点がある。
【０００６】このような問題点に対して、上記MFSFET型
の拡張として、ゲートを２重構造とし、図２１のように
上部電極１３と下部電極１１の間に強誘電体薄膜１２を
形成し、下部電極１１と半導体表面との間に常誘電体薄
膜１０を形成した構造が提案されている（特開昭４９−
１３１６４６）。この構造によれば、強誘電体の自発分
極は、下部電極１１と半導体表面に挟まれた誘電体１０
の分極を通じてチャネルの電導度を変調することができ
る。
の拡張として、ゲートを２重構造とし、図２１のように
上部電極１３と下部電極１１の間に強誘電体薄膜１２を
形成し、下部電極１１と半導体表面との間に常誘電体薄
膜１０を形成した構造が提案されている（特開昭４９−
１３１６４６）。この構造によれば、強誘電体の自発分
極は、下部電極１１と半導体表面に挟まれた誘電体１０
の分極を通じてチャネルの電導度を変調することができ
る。
【０００７】ところが、この構造では、強誘電体の大き
な誘電率のために上部電極１３とソース８の間に加えら
れた電圧の多くが常誘電体薄膜１０（通常、シリコン半
導体と整合性の良いSiO2）の方にかかり易くなるため、
分極を反転させるために高い電圧が必要となる。低電圧
で分極反転させるには常誘電体薄膜１０の膜厚をできる
だけ薄くしたり、高誘電率材料を用いるなどの工夫が必
要であるが、前者ではリーク電流の増加や耐圧の減少な
どの問題があり、後者では強誘電体と半導体の界面が問
題になるのと同様、高誘電率材料と半導体における界面
の整合性が問題となり、安定な素子の作製が困難であ
る。
な誘電率のために上部電極１３とソース８の間に加えら
れた電圧の多くが常誘電体薄膜１０（通常、シリコン半
導体と整合性の良いSiO2）の方にかかり易くなるため、
分極を反転させるために高い電圧が必要となる。低電圧
で分極反転させるには常誘電体薄膜１０の膜厚をできる
だけ薄くしたり、高誘電率材料を用いるなどの工夫が必
要であるが、前者ではリーク電流の増加や耐圧の減少な
どの問題があり、後者では強誘電体と半導体の界面が問
題になるのと同様、高誘電率材料と半導体における界面
の整合性が問題となり、安定な素子の作製が困難であ
る。
【０００８】
【課題を解決するための手段】本発明の強誘電体記憶素
子は、強誘電体薄膜を絶縁膜の構成要素とする強誘電体
キャパシタと、常誘電体薄膜を絶縁膜の構成要素とする
常誘電体キャパシタとが直列に接続され、前記強誘電体
キャパシタの２つの電極のうちの一方と前記常誘電体キ
ャパシタの２つの電極のうちの一方とが接続される共通
電極が、所定の閾値で電流量を変化せしめて情報を読み
出すためのメモリセルトランジスタのゲート電極に接続
され、前記常誘電体キャパシタの前記共通電極でない他
方の電極が前記メモリセルトランジスタのドレイン端子
に接続され、該ドレイン端子にメモリセル選択用トラン
ジスタのソース端子が接続されていることを特徴とす
る。
子は、強誘電体薄膜を絶縁膜の構成要素とする強誘電体
キャパシタと、常誘電体薄膜を絶縁膜の構成要素とする
常誘電体キャパシタとが直列に接続され、前記強誘電体
キャパシタの２つの電極のうちの一方と前記常誘電体キ
ャパシタの２つの電極のうちの一方とが接続される共通
電極が、所定の閾値で電流量を変化せしめて情報を読み
出すためのメモリセルトランジスタのゲート電極に接続
され、前記常誘電体キャパシタの前記共通電極でない他
方の電極が前記メモリセルトランジスタのドレイン端子
に接続され、該ドレイン端子にメモリセル選択用トラン
ジスタのソース端子が接続されていることを特徴とす
る。
【０００９】
【００１０】また、上記強誘電体記憶素子は、前記強誘
電体キャパシタと前記常誘電体キャパシタを入れ換えた
構造を有することを特徴とする。
電体キャパシタと前記常誘電体キャパシタを入れ換えた
構造を有することを特徴とする。
【００１１】
【作用】図１に示された本発明の強誘電体記憶素子の動
作を説明するための準備として、まず図２のような強誘
電体キャパシタ１と常誘電体キャパシタ２を直列に接続
したものの両端に電圧を加えた場合、それぞれのキャパ
シタに電圧がどのように加わるかを考える。話を簡単に
するために強誘電体キャパシタのＱf−Ｖfヒステリシス
を図３の様に仮定する。Ｑfは強誘電体キャパシタの電
極に蓄積される電荷、Ｖfは両端の電圧を示す。図３中
のＱr、Ｖcはそれぞれ、残留分極（Ｐr）×電極面積、
抗電界（Ｅc）×膜厚である。常誘電体キャパシタの両
端の電圧をＶn、蓄積される電荷をＱnとすると Ｑf＝Ｑn＝ＣnＶn＝Ｃn（Ｖw−Ｖf） （１） である。ここで、Ｖwは直列に接続されたキャパシタの
両端に加わる電圧である。
作を説明するための準備として、まず図２のような強誘
電体キャパシタ１と常誘電体キャパシタ２を直列に接続
したものの両端に電圧を加えた場合、それぞれのキャパ
シタに電圧がどのように加わるかを考える。話を簡単に
するために強誘電体キャパシタのＱf−Ｖfヒステリシス
を図３の様に仮定する。Ｑfは強誘電体キャパシタの電
極に蓄積される電荷、Ｖfは両端の電圧を示す。図３中
のＱr、Ｖcはそれぞれ、残留分極（Ｐr）×電極面積、
抗電界（Ｅc）×膜厚である。常誘電体キャパシタの両
端の電圧をＶn、蓄積される電荷をＱnとすると Ｑf＝Ｑn＝ＣnＶn＝Ｃn（Ｖw−Ｖf） （１） である。ここで、Ｖwは直列に接続されたキャパシタの
両端に加わる電圧である。
【００１２】図３において、状態が直線I上にあるとき
Ｑf＝−Ｑrであり、（１）式よりＶf＝Ｖw＋Ｑr／Ｃn
（図４におけるI’に対応）となる。状態が直線II上に
あるときは常にＶf＝Ｖcである（図４におけるII’に対
応）。同様に、状態がIII、IVにあるときはそれぞれＶf
＝Ｖw−Ｑr／Ｃn、Ｖf＝−Ｖc（図４におけるIII’、I
V’に対応）である。これより、Ｖwに対するＶfの振る
舞いは図４の様になる。図４からわかるように、Ｖw＝
０のとき、Ｖf＝Ｖf0＝ＶcまたはＶf＝−Ｖf0＝−Ｖcで
あり、またＶf＝０のときＶw＝Ｖw0＝Ｑr／Ｃnまたは−
Ｖw0＝−Ｑr／Ｃnである。Ｖf0は後で述べるようにMOSF
ETをスイッチングするための電圧となるので、トランジ
スタの閾値電圧よりも大きくなくてはならない。また、
Ｖw0は強誘電体薄膜の分極を反転させるために必要な電
圧であるので、小さい方が望ましい。結局、強誘電体キ
ャパシタの特性としては、Ｑrが小さく、Ｖc＞Ｖthであ
ることが要求される。
Ｑf＝−Ｑrであり、（１）式よりＶf＝Ｖw＋Ｑr／Ｃn
（図４におけるI’に対応）となる。状態が直線II上に
あるときは常にＶf＝Ｖcである（図４におけるII’に対
応）。同様に、状態がIII、IVにあるときはそれぞれＶf
＝Ｖw−Ｑr／Ｃn、Ｖf＝−Ｖc（図４におけるIII’、I
V’に対応）である。これより、Ｖwに対するＶfの振る
舞いは図４の様になる。図４からわかるように、Ｖw＝
０のとき、Ｖf＝Ｖf0＝ＶcまたはＶf＝−Ｖf0＝−Ｖcで
あり、またＶf＝０のときＶw＝Ｖw0＝Ｑr／Ｃnまたは−
Ｖw0＝−Ｑr／Ｃnである。Ｖf0は後で述べるようにMOSF
ETをスイッチングするための電圧となるので、トランジ
スタの閾値電圧よりも大きくなくてはならない。また、
Ｖw0は強誘電体薄膜の分極を反転させるために必要な電
圧であるので、小さい方が望ましい。結局、強誘電体キ
ャパシタの特性としては、Ｑrが小さく、Ｖc＞Ｖthであ
ることが要求される。
【００１３】図４において特徴的なのは、直列のキャパ
シタの両端の電圧Ｖwが０の場合でも強誘電体キャパシ
タの両端には有限の、しかも強誘電体のヒステリシスに
対応して、正または負の２値の電圧が生じることであ
る。このときはまた、常誘電体キャパシタの両端には大
きさ等しく極性が逆の電圧が生じている。従って、この
電圧がMOSFETの閾値電圧Ｖthより大きくなる様に強誘電
体材料、常誘電体材料、膜厚、電極面積等を選び、どち
らかのキャパシタの両端をMOSFETのゲート、ソース間に
接続すれば、Ｖwが０Ｖのままでトランジスタをオンま
たはオフどちらかの状態に保持することができる。
シタの両端の電圧Ｖwが０の場合でも強誘電体キャパシ
タの両端には有限の、しかも強誘電体のヒステリシスに
対応して、正または負の２値の電圧が生じることであ
る。このときはまた、常誘電体キャパシタの両端には大
きさ等しく極性が逆の電圧が生じている。従って、この
電圧がMOSFETの閾値電圧Ｖthより大きくなる様に強誘電
体材料、常誘電体材料、膜厚、電極面積等を選び、どち
らかのキャパシタの両端をMOSFETのゲート、ソース間に
接続すれば、Ｖwが０Ｖのままでトランジスタをオンま
たはオフどちらかの状態に保持することができる。
【００１４】実際には、強誘電体薄膜のＰ−Ｅヒステリ
シス（Ｐは強誘電体表面に誘起される分極電荷密度、Ｅ
は印加電界）は図５のようになり、それに伴って、直列
キャパシタ両端の電圧と強誘電体キャパシタ両端の電圧
との関係は、図６の様になる。
シス（Ｐは強誘電体表面に誘起される分極電荷密度、Ｅ
は印加電界）は図５のようになり、それに伴って、直列
キャパシタ両端の電圧と強誘電体キャパシタ両端の電圧
との関係は、図６の様になる。
【００１５】もし、簡単に図１におけるMOSFET３のゲー
ト、ソース間容量に電圧依存性がないとすれば、端子
４、６間の等価回路は図２であると考えることができ
る。従って、図１において、端子４と端子６の間に加え
る電圧Ｖwに対する、強誘電体キャパシタ１に加わる電
圧Ｖfの関係も図６に示すようになると考えることがで
きる。実際にはゲート、ソース間の容量は電圧依存性が
あり、印加電圧の正負に対して非対称である。従って図
６のようにＶw-Ｖf特性は、厳密には原点に対して対称
とはならない。しかしこの容量がキャパシタ１、２の容
量に対して充分小さければその様な効果は無視できる。
ト、ソース間容量に電圧依存性がないとすれば、端子
４、６間の等価回路は図２であると考えることができ
る。従って、図１において、端子４と端子６の間に加え
る電圧Ｖwに対する、強誘電体キャパシタ１に加わる電
圧Ｖfの関係も図６に示すようになると考えることがで
きる。実際にはゲート、ソース間の容量は電圧依存性が
あり、印加電圧の正負に対して非対称である。従って図
６のようにＶw-Ｖf特性は、厳密には原点に対して対称
とはならない。しかしこの容量がキャパシタ１、２の容
量に対して充分小さければその様な効果は無視できる。
【００１６】電圧Ｖwを０Ｖとすると、図６に示すよう
に強誘電体の分極の方向に対応して、強誘電体キャパシ
タ１の両端に＋Ｖf0または−Ｖf0の電圧が現れる。同時
に、常誘電体キャパシタ２の両端、従ってMOSFET３のゲ
ート、ソース間には大きさが等しく極性が逆の電圧が現
れる。MOSFET３がｎチャンネルであれば、Ｖf＝−Ｖf0
の時オンの状態、Ｖf＝＋Ｖf0の時オフの状態となる。
ただし、Ｖf0はMOSFETの閾値電圧Ｖthより大きいものと
する。また、MOSFET３がｐチャンネルの場合は、Ｖf＝
＋Ｖf0の時オンの状態、Ｖf＝−Ｖf0の時オフの状態と
なる。このように、強誘電体キャパシタ１の分極の状態
と、トランジスタのオン、オフを対応させることができ
る。
に強誘電体の分極の方向に対応して、強誘電体キャパシ
タ１の両端に＋Ｖf0または−Ｖf0の電圧が現れる。同時
に、常誘電体キャパシタ２の両端、従ってMOSFET３のゲ
ート、ソース間には大きさが等しく極性が逆の電圧が現
れる。MOSFET３がｎチャンネルであれば、Ｖf＝−Ｖf0
の時オンの状態、Ｖf＝＋Ｖf0の時オフの状態となる。
ただし、Ｖf0はMOSFETの閾値電圧Ｖthより大きいものと
する。また、MOSFET３がｐチャンネルの場合は、Ｖf＝
＋Ｖf0の時オンの状態、Ｖf＝−Ｖf0の時オフの状態と
なる。このように、強誘電体キャパシタ１の分極の状態
と、トランジスタのオン、オフを対応させることができ
る。
【００１７】情報を読み出すには、端子５、６間に電圧
を加え、トランジスタの導通、非導通を検出すれば良い
ので、強誘電体膜の分極状態を変えずに、すなわち非破
壊で読み出すことができる。
を加え、トランジスタの導通、非導通を検出すれば良い
ので、強誘電体膜の分極状態を変えずに、すなわち非破
壊で読み出すことができる。
【００１８】情報を書き換えるには、例えば図６におい
てａの状態にある時、Ｖw＞Ｖswの電圧を加えた後Ｖw＝
０とすれば、分極の状態がｂの状態に移るため情報が書
き換えられる。同様にａの状態からｂの状態にするに
は、Ｖw＜−Ｖswの電圧を加えた後、Ｖw＝０とすれば良
い。
てａの状態にある時、Ｖw＞Ｖswの電圧を加えた後Ｖw＝
０とすれば、分極の状態がｂの状態に移るため情報が書
き換えられる。同様にａの状態からｂの状態にするに
は、Ｖw＜−Ｖswの電圧を加えた後、Ｖw＝０とすれば良
い。
【００１９】強誘電体キャパシタ１と常誘電体キャパシ
タ２を入れ換えた場合は、MOSFET３のゲートとソースが
強誘電体キャパシタの両端に接続されるので、ｎチャン
ネルの場合は書き込み電圧が正（端子６を基準とする）
の時にオン、負の時にオフとなり、ｐチャンネルの時は
その逆である。
タ２を入れ換えた場合は、MOSFET３のゲートとソースが
強誘電体キャパシタの両端に接続されるので、ｎチャン
ネルの場合は書き込み電圧が正（端子６を基準とする）
の時にオン、負の時にオフとなり、ｐチャンネルの時は
その逆である。
【００２０】
実施例１ 本発明の強誘電体記憶素子を用いてメモリセルを構成す
るための等価回路構成を図７に示す。
るための等価回路構成を図７に示す。
【００２１】書き込み動作は以下の手順で行う。書き込
みを行おうとするセルのワード線１５に電圧を加えてセ
ル選択用トランジスタ１４をオンの状態にし、ビット線
１６に電圧を加える。このときビット線に加える電圧
は、図９におけるＶwに対応し、適当な大きさ（＞Ｖs
w）のパルスを加えれば、ビット線電圧を０Ｖに保持し
たときの常誘電体キャパシタ２の両端の電圧（Ｖf0）
を、正から負、または負から正に変えることができる。
この電圧の絶対値はトランジスタ３の閾値電圧Ｖthより
も大きくなるように設定されているので、トランジスタ
３をオン、またはオフに保持することになる。
みを行おうとするセルのワード線１５に電圧を加えてセ
ル選択用トランジスタ１４をオンの状態にし、ビット線
１６に電圧を加える。このときビット線に加える電圧
は、図９におけるＶwに対応し、適当な大きさ（＞Ｖs
w）のパルスを加えれば、ビット線電圧を０Ｖに保持し
たときの常誘電体キャパシタ２の両端の電圧（Ｖf0）
を、正から負、または負から正に変えることができる。
この電圧の絶対値はトランジスタ３の閾値電圧Ｖthより
も大きくなるように設定されているので、トランジスタ
３をオン、またはオフに保持することになる。
【００２２】読み出し動作は、読み出したいセルのワー
ド線１５の電位を上げてセル選択用トランジスタ１４を
オンにし、ビット線１６の電位を上げる。メモリ素子を
構成するメモリセルトランジスタ３はオンの状態にあれ
ば導通し、オフならば導通しない。ただし、この時のビ
ット線の電位は強誘電体キャパシタの両端にも加わるの
で、強誘電体薄膜の分極を反転させない程度に抑える必
要がある。これらの電流値の差を検知してセルのオンオ
フ状態を非破壊で検出する。
ド線１５の電位を上げてセル選択用トランジスタ１４を
オンにし、ビット線１６の電位を上げる。メモリ素子を
構成するメモリセルトランジスタ３はオンの状態にあれ
ば導通し、オフならば導通しない。ただし、この時のビ
ット線の電位は強誘電体キャパシタの両端にも加わるの
で、強誘電体薄膜の分極を反転させない程度に抑える必
要がある。これらの電流値の差を検知してセルのオンオ
フ状態を非破壊で検出する。
【００２３】これらの書き込み、読みだしの動作におけ
る選択したセルのワード線１５、ビット線１６に加える
パルスの一例を図８に示す。ただし、図８はメモリセル
トランジスタ３及びセル選択用トランジスタ１４が共に
ｎチャンネルの場合である。ビット線に正のパルスを加
えたときは、常誘電体キャパシタ２の両端の電圧がトラ
ンジスタ３のソースに接続されている側の電極が高電位
となり、トランジスタはオフとなる。ビット線に負のパ
ルスを加えたときは逆にオンとなる。また、メモリセル
トランジスタ３がｐチャンネルの場合はオンとオフが逆
になる。この時、選択したセルを含まないワード線、ビ
ット線は０Ｖに保つとする。
る選択したセルのワード線１５、ビット線１６に加える
パルスの一例を図８に示す。ただし、図８はメモリセル
トランジスタ３及びセル選択用トランジスタ１４が共に
ｎチャンネルの場合である。ビット線に正のパルスを加
えたときは、常誘電体キャパシタ２の両端の電圧がトラ
ンジスタ３のソースに接続されている側の電極が高電位
となり、トランジスタはオフとなる。ビット線に負のパ
ルスを加えたときは逆にオンとなる。また、メモリセル
トランジスタ３がｐチャンネルの場合はオンとオフが逆
になる。この時、選択したセルを含まないワード線、ビ
ット線は０Ｖに保つとする。
【００２４】上記メモリセルを以下のように実際に作製
した。構造を図９〜１２に示す。図９はメモリセルの平
面図である。図１０、１１、１２はそれぞれ図９の一点
鎖線ａ、ｂ、ｃの断面図である。ｐ型シリコン半導体基
板３０上にポリシリコンゲート電極１７、１８、ゲート
酸化膜１９、２０、ｎ+不純物拡散領域２１〜２４を従
来技術によって形成することによって二つのMOSFETを形
成した。ゲート長は共に1μｍである。この隣合う二つ
のMOSFETのソースとドレインを素子分離領域を挟んで電
気的に接続するために、Pt電極２５をスパッタ法により
厚さ２００ｎｍで形成し、これを下地電極として素子分
離領域上に常誘電体Ta2O5薄膜２６（膜厚５０ｎｍ）及
び、さらにその上の強誘電体キャパシタ・常誘電体キャ
パシタ共通Pt電極２７（膜厚２００ｎｍ）をスパッタ法
で形成した。次に強誘電体PZT薄膜２８（膜厚３００ｎ
ｍ）をMOCVD法で形成した後、上部Pt電極２９（膜厚２
００ｎｍ）をスパッタ法で形成した。電極や誘電体材料
及び形成方法は、所望の特性が得られるものであれば何
でも良い。これらの電極や誘電体膜の加工はフォトリソ
グラフィー技術によってレジストマスクを当該形状に形
成した後、エッチングを行った。キャパシタの面積は常
誘電体キャパシタを２μｍ×４μｍ、強誘電体キャパシ
タを２μｍ×２μｍとした。その後、層間絶縁膜NSG３
２を形成し、Al配線とのコンタクト３３〜３５を形成し
た。コンタクト３３、３４、３５はそれぞれセンスアン
プ、グランド線、ビット線と接続される。またメモリセ
ルトランジスタのゲートと強誘電体キャパシタ・常誘電
体キャパシタ共通Pt電極は図１４中のAl配線３６に示し
たように接続される。
した。構造を図９〜１２に示す。図９はメモリセルの平
面図である。図１０、１１、１２はそれぞれ図９の一点
鎖線ａ、ｂ、ｃの断面図である。ｐ型シリコン半導体基
板３０上にポリシリコンゲート電極１７、１８、ゲート
酸化膜１９、２０、ｎ+不純物拡散領域２１〜２４を従
来技術によって形成することによって二つのMOSFETを形
成した。ゲート長は共に1μｍである。この隣合う二つ
のMOSFETのソースとドレインを素子分離領域を挟んで電
気的に接続するために、Pt電極２５をスパッタ法により
厚さ２００ｎｍで形成し、これを下地電極として素子分
離領域上に常誘電体Ta2O5薄膜２６（膜厚５０ｎｍ）及
び、さらにその上の強誘電体キャパシタ・常誘電体キャ
パシタ共通Pt電極２７（膜厚２００ｎｍ）をスパッタ法
で形成した。次に強誘電体PZT薄膜２８（膜厚３００ｎ
ｍ）をMOCVD法で形成した後、上部Pt電極２９（膜厚２
００ｎｍ）をスパッタ法で形成した。電極や誘電体材料
及び形成方法は、所望の特性が得られるものであれば何
でも良い。これらの電極や誘電体膜の加工はフォトリソ
グラフィー技術によってレジストマスクを当該形状に形
成した後、エッチングを行った。キャパシタの面積は常
誘電体キャパシタを２μｍ×４μｍ、強誘電体キャパシ
タを２μｍ×２μｍとした。その後、層間絶縁膜NSG３
２を形成し、Al配線とのコンタクト３３〜３５を形成し
た。コンタクト３３、３４、３５はそれぞれセンスアン
プ、グランド線、ビット線と接続される。またメモリセ
ルトランジスタのゲートと強誘電体キャパシタ・常誘電
体キャパシタ共通Pt電極は図１４中のAl配線３６に示し
たように接続される。
【００２５】実施例２ 本発明の強誘電体記憶素子を用いたメモリセルの他の実
施例を図１３の等価回路に示す。この場合はセル選択用
トランジスタを用いないで、ワード線１５とビット線１
６のみで、書き込み、読みだしを行う。
施例を図１３の等価回路に示す。この場合はセル選択用
トランジスタを用いないで、ワード線１５とビット線１
６のみで、書き込み、読みだしを行う。
【００２６】書き込み、読みだしの際に選択したセルの
ワード線１５及びビット線１６に加えるパルスは図１４
のようになる。ビット線に加えるパルスの大きさは実施
例１の場合と同様である。トランジスタ３はｎチャンネ
ルを想定しているが、ｐチャンネルの場合は勿論オンと
オフが逆となる。この時、選択したセルを含まないワー
ド線、ビット線の電位は０Ｖに保つ。書き込みの際は選
択したセルのみに反転電圧が加わり、それ以外のセルに
はその半分の電圧が加わるかまたは０Ｖのままである。
分極反転に必要な電圧の１／２の電圧では分極反転は生
じないので、選択したセルの分極のみを反転させること
ができる。
ワード線１５及びビット線１６に加えるパルスは図１４
のようになる。ビット線に加えるパルスの大きさは実施
例１の場合と同様である。トランジスタ３はｎチャンネ
ルを想定しているが、ｐチャンネルの場合は勿論オンと
オフが逆となる。この時、選択したセルを含まないワー
ド線、ビット線の電位は０Ｖに保つ。書き込みの際は選
択したセルのみに反転電圧が加わり、それ以外のセルに
はその半分の電圧が加わるかまたは０Ｖのままである。
分極反転に必要な電圧の１／２の電圧では分極反転は生
じないので、選択したセルの分極のみを反転させること
ができる。
【００２７】読みだしの場合は、実施例１と同様に分極
反転を起こさない程度のパルスをビット線１５に加え
て、メモリセルトランジスタ３の導通状態を検知すれば
良い。
反転を起こさない程度のパルスをビット線１５に加え
て、メモリセルトランジスタ３の導通状態を検知すれば
良い。
【００２８】図１５〜１８に実際に作成した上記メモリ
セルの構造を示す。形成方法、形成条件、材料等は実施
例１の場合と基本的に同様である。
セルの構造を示す。形成方法、形成条件、材料等は実施
例１の場合と基本的に同様である。
【００２９】
【発明の効果】本発明によれば、非破壊読みだし可能な
強誘電体メモリセルが従来技術による通常のMOSFETの活
用により可能となる。更に、強誘電体キャパシタ及び通
常のキャパシタの膜厚や材料の設定を行うだけで反転電
圧を低減化することができる。特に常誘電体として、Si
O2よりも誘電率が大きいSiN、Ta2O5等を選べば、強誘電
体との誘電率の差が小さくなり、MFSFET型においてゲー
トを強誘電体薄膜とSiO2の２重構造としたものに比べて
反転電圧を低減化し易いという特徴がある。また強誘電
体薄膜の下地電極を自由に選択できるので配向性の良い
膜を得ることができ、従ってMFSFETのような強誘電体と
半導体の界面における困難性も存在しない、構成が簡単
かつ安定な非破壊読み出しの不揮発性メモリを提供する
ことができる。
強誘電体メモリセルが従来技術による通常のMOSFETの活
用により可能となる。更に、強誘電体キャパシタ及び通
常のキャパシタの膜厚や材料の設定を行うだけで反転電
圧を低減化することができる。特に常誘電体として、Si
O2よりも誘電率が大きいSiN、Ta2O5等を選べば、強誘電
体との誘電率の差が小さくなり、MFSFET型においてゲー
トを強誘電体薄膜とSiO2の２重構造としたものに比べて
反転電圧を低減化し易いという特徴がある。また強誘電
体薄膜の下地電極を自由に選択できるので配向性の良い
膜を得ることができ、従ってMFSFETのような強誘電体と
半導体の界面における困難性も存在しない、構成が簡単
かつ安定な非破壊読み出しの不揮発性メモリを提供する
ことができる。
【図１】本発明での強誘電体記憶素子の等価回路図であ
る。
る。
【図２】強誘電体キャパシタと常誘電体キャパシタ直列
回路を示す図である。
回路を示す図である。
【図３】図５における強誘電体キャパシタの特性を示す
図である。
図である。
【図４】図５の回路におけるＶf−Ｖw特性を示す図であ
る。
る。
【図５】図４におけるの端子４と端子６の間の電圧Ｖw
−強誘電体キャパシタ電圧Ｖf特性を示す図である。
−強誘電体キャパシタ電圧Ｖf特性を示す図である。
【図６】強誘電体薄膜のＰ−Ｅヒステリシス特性を示す
図である。
図である。
【図７】実施例１での強誘電体記憶素子を用いて構成し
たメモリセルの等価回路を示す図である。
たメモリセルの等価回路を示す図である。
【図８】実施例１でのメモリセルの書き込み、読みだし
時におけるビット線とワード線に加えられるパルスを示
す図である。
時におけるビット線とワード線に加えられるパルスを示
す図である。
【図９】実施例１でのメモリセルの平面構成を示す図で
ある。
ある。
【図１０】図１２の平面図における一点鎖線ａの部分の
断面を示す図である。
断面を示す図である。
【図１１】図１２の平面図における一点鎖線ｂの部分の
断面を示す図である。
断面を示す図である。
【図１２】図１２の面図における一点鎖線ｃの部分の断
面を示す図である。
面を示す図である。
【図１３】実施例２での強誘電体記憶素子を用いて構成
したメモリセルの等価回路を示す図である。
したメモリセルの等価回路を示す図である。
【図１４】実施例２でのメモリセルの書き込み、読みだ
し時におけるビット線とワード線に加えられるパルスを
示す図である。
し時におけるビット線とワード線に加えられるパルスを
示す図である。
【図１５】実施例２でのメモリセルの平面構成を示す図
である。
である。
【図１６】図１８の平面図における一点鎖線ａの部分の
断面を示す図である。
断面を示す図である。
【図１７】図１８の平面図における一点鎖線ｂの部分の
断面を示す図である。
断面を示す図である。
【図１８】図１８の平面図における一点鎖線ｃの部分の
断面を示す図である。
断面を示す図である。
【図１９】従来のキャパシタ型強誘電体メモリセルの等
価回路を示す図である。
価回路を示す図である。
【図２０】従来のMFSFET型強誘電体メモリの断面構造を
示す図である。
示す図である。
【図２１】従来の２重ゲートとしたMFSFET型強誘電体メ
モリの断面構造を示す図である。
モリの断面構造を示す図である。
１ 強誘電体キャパシタ ２ 常誘電体キャパシタ ３ MOSFET ４，５，６ 端子 ７ シリコン半導体基板 ８，９ ソース・ドレイン不純物拡散領域 １０ 常誘電体薄膜 １１ 下部電極 １２ 強誘電体薄膜 １３ 上部電極 １４ セル選択用スイッチングトランジスタ １５ ワード線 １６ ビット線 １７，１８ ポリシリコンゲート電極 １９，２０ ゲート酸化膜 ２１，２２，２３，２４ ｎ+不純物拡散領域 ２５ 常誘電体キャパシタ下地Pt電極 ２６ 常誘電体Ta2O5薄膜 ２７ 強誘電体キャパシタ・常誘電体キャパシタ共通
Pt電極 ２８ 強誘電体PZT薄膜 ２９ 強誘電体キャパシタ上部Pt電極 ３０ シリコン半導体基板 ３１ 素子分離領域 ３２ 層間絶縁膜 ３３，３４，３５ コンタクト ３６ Ａｌ配線
Pt電極 ２８ 強誘電体PZT薄膜 ２９ 強誘電体キャパシタ上部Pt電極 ３０ シリコン半導体基板 ３１ 素子分離領域 ３２ 層間絶縁膜 ３３，３４，３５ コンタクト ３６ Ａｌ配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−119773（ＪＰ，Ａ) 特開 平６−259957（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 G11C 11/22 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 強誘電体薄膜を絶縁膜の構成要素とする
強誘電体キャパシタと、常誘電体薄膜を絶縁膜の構成要
素とする常誘電体キャパシタとが直列に接続され、前記
強誘電体キャパシタの２つの電極のうちの一方と前記常
誘電体キャパシタの２つの電極のうちの一方とが接続さ
れる共通電極が、所定の閾値で電流量を変化せしめて情
報を読み出すためのメモリセルトランジスタのゲート電
極に接続され、前記常誘電体キャパシタの前記共通電極
でない他方の電極が前記メモリセルトランジスタのドレ
イン端子に接続され、該ドレイン端子にメモリセル選択
用トランジスタのソース端子が接続されていることを特
徴とする強誘電体記憶素子。 - 【請求項２】 前記強誘電体キャパシタと前記常誘電体
キャパシタを入れ換えた構造を有することを特徴とする
請求項１記載の強誘電体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05335336A JP3131340B2 (ja) | 1993-12-28 | 1993-12-28 | 強誘電体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05335336A JP3131340B2 (ja) | 1993-12-28 | 1993-12-28 | 強誘電体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202138A JPH07202138A (ja) | 1995-08-04 |
| JP3131340B2 true JP3131340B2 (ja) | 2001-01-31 |
Family
ID=18287379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05335336A Expired - Fee Related JP3131340B2 (ja) | 1993-12-28 | 1993-12-28 | 強誘電体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3131340B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4266312A4 (en) * | 2021-01-29 | 2024-03-06 | Huawei Tech Co Ltd | FERROELECTRIC MEMORY AND STORAGE DEVICE |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2800745B2 (ja) * | 1995-11-10 | 1998-09-21 | 日本電気株式会社 | 強誘電体メモリ |
| US6495878B1 (en) * | 1999-08-02 | 2002-12-17 | Symetrix Corporation | Interlayer oxide containing thin films for high dielectric constant application |
| KR100349687B1 (ko) * | 1999-12-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 및 그의 제조 방법 |
| JP2003060054A (ja) * | 2001-08-10 | 2003-02-28 | Rohm Co Ltd | 強誘電体キャパシタを有する半導体装置 |
| JP4373647B2 (ja) | 2002-06-19 | 2009-11-25 | 独立行政法人産業技術総合研究所 | 強誘電体不揮発性記憶装置及びその駆動方法 |
| JP6299114B2 (ja) | 2013-08-29 | 2018-03-28 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN112018185B (zh) * | 2020-09-07 | 2024-03-05 | 中国科学院微电子研究所 | 带铁电或负电容器的半导体器件及其制造方法及电子设备 |
-
1993
- 1993-12-28 JP JP05335336A patent/JP3131340B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4266312A4 (en) * | 2021-01-29 | 2024-03-06 | Huawei Tech Co Ltd | FERROELECTRIC MEMORY AND STORAGE DEVICE |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202138A (ja) | 1995-08-04 |
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Legal Events
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