JPH05335590A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05335590A JPH05335590A JP13860092A JP13860092A JPH05335590A JP H05335590 A JPH05335590 A JP H05335590A JP 13860092 A JP13860092 A JP 13860092A JP 13860092 A JP13860092 A JP 13860092A JP H05335590 A JPH05335590 A JP H05335590A
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- JP
- Japan
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- gate electrode
- memory
- voltage
- film
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 強誘電体膜をゲート電極と半導体基板とのあ
いだに介在されたＭＦＳ−ＦＥＴを用いる半導体記憶装
置のセルの小型化を図ると共に、ゲート電極の浮遊電位
を除去してエラーの生じない半導体記憶装置を提供す
る。 【構成】 ゲート電極８と半導体基板１とのあいだに強
誘電体膜が介在される不揮発性メモリトランジスタＴＭ
の前記ゲート電極と半導体基板とのあいだに前記トラン
ジスタと並列に電位等価手段Ｒが介在されて、セルのメ
モリ部が形成される。
いだに介在されたＭＦＳ−ＦＥＴを用いる半導体記憶装
置のセルの小型化を図ると共に、ゲート電極の浮遊電位
を除去してエラーの生じない半導体記憶装置を提供す
る。 【構成】 ゲート電極８と半導体基板１とのあいだに強
誘電体膜が介在される不揮発性メモリトランジスタＴＭ
の前記ゲート電極と半導体基板とのあいだに前記トラン
ジスタと並列に電位等価手段Ｒが介在されて、セルのメ
モリ部が形成される。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリセルに関
する。さらに詳しくは、強誘電体膜を使用した金属膜−
強誘電体膜−半導体層構造のＦＥＴ（以下、ＭＦＳ−Ｆ
ＥＴという）を使用した選択的に書込み、非破壊読出し
が可能な不揮発性メモリセルを有する半導体記憶装置に
関する。
する。さらに詳しくは、強誘電体膜を使用した金属膜−
強誘電体膜−半導体層構造のＦＥＴ（以下、ＭＦＳ−Ｆ
ＥＴという）を使用した選択的に書込み、非破壊読出し
が可能な不揮発性メモリセルを有する半導体記憶装置に
関する。
【０００２】
【従来の技術】強誘電体膜は図５に示すように、ヒステ
リシスを有するため、一旦充分な分極がえられる電界
（図５のＡ）以上の電圧が印加されると、分極した分極
電荷は印加電圧が０になっても残留し、電源がＯＦＦに
なっても記憶を保持できる。しかも、ゲート電極とチャ
ネル領域のあいだにこの強誘電体膜を配置することによ
り、読出し時にソース−ドレイン間に電流が流れても、
強誘電体膜中の分極は影響を受けず、非破壊で読出すこ
とができ、ＭＦＳ−ＦＥＴ構造のメモリセルの開発が進
められている。
リシスを有するため、一旦充分な分極がえられる電界
（図５のＡ）以上の電圧が印加されると、分極した分極
電荷は印加電圧が０になっても残留し、電源がＯＦＦに
なっても記憶を保持できる。しかも、ゲート電極とチャ
ネル領域のあいだにこの強誘電体膜を配置することによ
り、読出し時にソース−ドレイン間に電流が流れても、
強誘電体膜中の分極は影響を受けず、非破壊で読出すこ
とができ、ＭＦＳ−ＦＥＴ構造のメモリセルの開発が進
められている。
【０００３】このようなＭＦＳ−ＦＥＴ構造の例を図６
の（ａ）〜（ｃ）に、また強誘電体膜が分極したときの
チャネルの状態を図６の（ｄ）に示す。図６の（ａ）は
ＭＦＳ−ＦＥＴの最も簡単な構造の例で、たとえばｐ型
の半導体基板21の表面に強誘電体膜27およびゲート電極
28が形成され、該強誘電体膜27の下側の半導体基板21の
表面のチャネル領域26の両側にたとえばｎ＋型の不純物
領域が形成されてソース領域22、ドレイン領域23が形成
され、ＭＦＳ−ＦＥＴが構成されている。ここで、強誘
電体膜27は酸化物ペロブスカイト構造を有するＰＺＴ
（Pb（Zr1-x Tix)O3 ）、ＰＬＺＴ（Pb1-x Lax （Zr
1-y Tiy ）1-x/4 O3 ）、ＰｂＴｉＯ3 、ＢａＴｉＯ3
などが下地との整合性の点から結晶性の良い膜がえら
れ、好ましい。また、ゲート電極28は強誘電体膜27との
密着性から白金が好ましい。
の（ａ）〜（ｃ）に、また強誘電体膜が分極したときの
チャネルの状態を図６の（ｄ）に示す。図６の（ａ）は
ＭＦＳ−ＦＥＴの最も簡単な構造の例で、たとえばｐ型
の半導体基板21の表面に強誘電体膜27およびゲート電極
28が形成され、該強誘電体膜27の下側の半導体基板21の
表面のチャネル領域26の両側にたとえばｎ＋型の不純物
領域が形成されてソース領域22、ドレイン領域23が形成
され、ＭＦＳ−ＦＥＴが構成されている。ここで、強誘
電体膜27は酸化物ペロブスカイト構造を有するＰＺＴ
（Pb（Zr1-x Tix)O3 ）、ＰＬＺＴ（Pb1-x Lax （Zr
1-y Tiy ）1-x/4 O3 ）、ＰｂＴｉＯ3 、ＢａＴｉＯ3
などが下地との整合性の点から結晶性の良い膜がえら
れ、好ましい。また、ゲート電極28は強誘電体膜27との
密着性から白金が好ましい。
【０００４】図６の（ｂ）の構造は強誘電体膜27と半導
体基板21とのあいだにたとえばＣａＦ2 やＳｉＯ2 など
の絶縁膜25を介在させたもので、これは強誘電体膜27で
あるＰＺＴのＰｂが半導体基板21に溶け込むのを防止す
るためのものである。
体基板21とのあいだにたとえばＣａＦ2 やＳｉＯ2 など
の絶縁膜25を介在させたもので、これは強誘電体膜27で
あるＰＺＴのＰｂが半導体基板21に溶け込むのを防止す
るためのものである。
【０００５】また、図６の（ｃ）の構造は（ｂ）の強誘
電体膜27と絶縁膜25とのあいだにさらに白金などの電極
膜24を介在させたもので、この電極膜24は強誘電体膜27
の配向性を向上させるものである。すなわち、ＳｉＯ2
などの絶縁膜25はアモルファスであり、ＰＺＴなどの強
誘電体膜27は結晶質であり、アモルファス上に強誘電体
膜27を形成すると配向性のない膜となる。しかし白金膜
は＜１１１＞配向性を有する膜がえられ、その上に形成
されるＰＺＴも配向性を有する結晶質になるからであ
る。
電体膜27と絶縁膜25とのあいだにさらに白金などの電極
膜24を介在させたもので、この電極膜24は強誘電体膜27
の配向性を向上させるものである。すなわち、ＳｉＯ2
などの絶縁膜25はアモルファスであり、ＰＺＴなどの強
誘電体膜27は結晶質であり、アモルファス上に強誘電体
膜27を形成すると配向性のない膜となる。しかし白金膜
は＜１１１＞配向性を有する膜がえられ、その上に形成
されるＰＺＴも配向性を有する結晶質になるからであ
る。
【０００６】このＭＦＳ−ＦＥＴのゲート電極28と半導
体基板21とのあいだに、ゲート電極28が正電圧となるよ
うに充分な分極がえられる電圧が印加されると、図６の
（ｄ）に示すように分極され、半導体基板21のチャネル
領域26に電子が誘起されて空乏層が形成される。そのた
めゲート電極が０Ｖであっても、ｎ＋型領域のソース領
域22、ドレイン領域23に電圧が印加されていると導通状
態になり、ソース領域22に連結されたセンスアンプ（図
示せず）などを通じて強誘電体膜27の記憶状態を読み出
せる。
体基板21とのあいだに、ゲート電極28が正電圧となるよ
うに充分な分極がえられる電圧が印加されると、図６の
（ｄ）に示すように分極され、半導体基板21のチャネル
領域26に電子が誘起されて空乏層が形成される。そのた
めゲート電極が０Ｖであっても、ｎ＋型領域のソース領
域22、ドレイン領域23に電圧が印加されていると導通状
態になり、ソース領域22に連結されたセンスアンプ（図
示せず）などを通じて強誘電体膜27の記憶状態を読み出
せる。
【０００７】
【発明が解決しようとする課題】このような強誘電体膜
を使用したメモリセルでは、ゲート電極にしきい値電圧
より低い電圧が印加されても、分極状態が変化してデー
タエラーが発生し易く、寄生容量などの影響で不要な電
位差が生じ易いという問題がある。
を使用したメモリセルでは、ゲート電極にしきい値電圧
より低い電圧が印加されても、分極状態が変化してデー
タエラーが発生し易く、寄生容量などの影響で不要な電
位差が生じ易いという問題がある。
【０００８】本発明はこのような問題を解消して簡単な
構成でセルの選択ができ、高集積化ができると共に、書
込み、消去時以外は強誘電体に不要な電位差が生じない
で、データエラーの発生しないメモリセルを提供するこ
とを目的とする。
構成でセルの選択ができ、高集積化ができると共に、書
込み、消去時以外は強誘電体に不要な電位差が生じない
で、データエラーの発生しないメモリセルを提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体記憶
装置は、ゲート電極と半導体基板とのあいだに少なくと
も強誘電体膜を有する不揮発性メモリトランジスタと、
該メモリトランジスタと並列に前記ゲート電極と前記半
導体基板とのあいだに接続された電位等価手段とからな
るメモリ部を各メモリセルに有しているものである。
装置は、ゲート電極と半導体基板とのあいだに少なくと
も強誘電体膜を有する不揮発性メモリトランジスタと、
該メモリトランジスタと並列に前記ゲート電極と前記半
導体基板とのあいだに接続された電位等価手段とからな
るメモリ部を各メモリセルに有しているものである。
【００１０】
【作用】本発明によれば、ＭＦＳ−ＦＥＴのゲート電極
を電位等価手段を介して半導体基板に接続している。こ
の電位等価手段として、たとえば１Ｇ〜１ＭΩ位の高抵
抗を使用しているため、ゲート電極に寄生容量などに起
因する浮遊電荷が発生しても電位等価手段を介して同電
位となり、分極状態に悪影響を及ぼさない。また書込み
や読出しなどのとき、ゲート電極と半導体基板間に電圧
が印加されると、電位等価手段を介してゲート電極に電
圧が保持され、書込み、読出しをすることができる。
を電位等価手段を介して半導体基板に接続している。こ
の電位等価手段として、たとえば１Ｇ〜１ＭΩ位の高抵
抗を使用しているため、ゲート電極に寄生容量などに起
因する浮遊電荷が発生しても電位等価手段を介して同電
位となり、分極状態に悪影響を及ぼさない。また書込み
や読出しなどのとき、ゲート電極と半導体基板間に電圧
が印加されると、電位等価手段を介してゲート電極に電
圧が保持され、書込み、読出しをすることができる。
【００１１】このゲート電極への電圧の印加について
は、トランジスタまたはダイオードのスイッチング手段
を利用することにより、各セルを選択的に低電圧で駆動
することができる。
は、トランジスタまたはダイオードのスイッチング手段
を利用することにより、各セルを選択的に低電圧で駆動
することができる。
【００１２】
【実施例】つぎに、図面を参照しながら本発明の半導体
記憶装置のメモリセルについて説明する。図１は本発明
の一実施例であるメモリセル部の要部の等価回路図であ
る。
記憶装置のメモリセルについて説明する。図１は本発明
の一実施例であるメモリセル部の要部の等価回路図であ
る。
【００１３】図１において、ＴＭがメモリ用のＭＦＳ−
ＦＥＴで、メモリ用トランジスタＴＭのゲート電極８は
高抵抗Ｒの一端と接続され、高抵抗Ｒの他端はメモリト
ランジスタＴＭのドレイン電極３、基板１と共に連結さ
れている。メモリ用トランジスタＴＭのソース電極２は
ビット線に接続されるように独立して引き出されてい
る。この構成でメモリ用トランジスタＴＭに書込みをす
るばあいには、端子ｇと基板間に充分な分極がえられる
電界以上の電圧が印加されることにより、抵抗Ｒは高抵
抗であるため電流は殆ど流れないで強誘電体膜の両端間
に電圧が印加され、強誘電体膜に分極を生じせしめるこ
とができる。この際、ゲート電極側に正の電圧が印加さ
れれば、強誘電体膜の半導体基板側に正の電荷が分極さ
れ、書込み電圧が除去されたのちの半導体基板表面（チ
ャネル領域）に電子が誘起される。また、逆にゲート電
極側に負の電圧が印加されれば、強誘電体膜の半導体基
板側に負の電荷が分極され、書込み電圧が除去されたの
ちの半導体基板表面に正孔が誘起される。従ってＭＦＳ
−ＦＥＴがｐチャネルかｎチャネルかに応じて、またし
きい値電圧の設定に応じて、ゲート電極すなわち端子ｇ
に正か負の電圧を印加することにより書込みがなされ
る。
ＦＥＴで、メモリ用トランジスタＴＭのゲート電極８は
高抵抗Ｒの一端と接続され、高抵抗Ｒの他端はメモリト
ランジスタＴＭのドレイン電極３、基板１と共に連結さ
れている。メモリ用トランジスタＴＭのソース電極２は
ビット線に接続されるように独立して引き出されてい
る。この構成でメモリ用トランジスタＴＭに書込みをす
るばあいには、端子ｇと基板間に充分な分極がえられる
電界以上の電圧が印加されることにより、抵抗Ｒは高抵
抗であるため電流は殆ど流れないで強誘電体膜の両端間
に電圧が印加され、強誘電体膜に分極を生じせしめるこ
とができる。この際、ゲート電極側に正の電圧が印加さ
れれば、強誘電体膜の半導体基板側に正の電荷が分極さ
れ、書込み電圧が除去されたのちの半導体基板表面（チ
ャネル領域）に電子が誘起される。また、逆にゲート電
極側に負の電圧が印加されれば、強誘電体膜の半導体基
板側に負の電荷が分極され、書込み電圧が除去されたの
ちの半導体基板表面に正孔が誘起される。従ってＭＦＳ
−ＦＥＴがｐチャネルかｎチャネルかに応じて、またし
きい値電圧の設定に応じて、ゲート電極すなわち端子ｇ
に正か負の電圧を印加することにより書込みがなされ
る。
【００１４】本発明では、書込み時などのゲート電極に
電圧が印加されるときはその電圧が保持されると共に、
ゲート電極に電圧が印加されないときは基板と同電位に
なるようにゲート電極と基板間に電位等価手段が接続さ
れたところに特徴がある。すなわち、ゲート電極に電圧
は印加されないが、寄生容量などに伴う浮遊電荷がゲー
ト電極に生じたばあいにも、その電荷を電位等価手段で
ある抵抗体を介して常にゲート電極の電位が基板の電位
と同一に保持され、強誘電体膜の分極電荷に悪影響を及
ぼさないようにしたものである。従ってこの抵抗体は浮
遊電荷を生じさせないと共に、ゲート電極に印加された
電圧を保持して無駄な電流をできるだけ少なくする必要
があり、１Ｇ〜１ＭΩに設定すれば、数Ｖの印加電圧で
数μＡ〜数ｎＡ程度となり好ましい。
電圧が印加されるときはその電圧が保持されると共に、
ゲート電極に電圧が印加されないときは基板と同電位に
なるようにゲート電極と基板間に電位等価手段が接続さ
れたところに特徴がある。すなわち、ゲート電極に電圧
は印加されないが、寄生容量などに伴う浮遊電荷がゲー
ト電極に生じたばあいにも、その電荷を電位等価手段で
ある抵抗体を介して常にゲート電極の電位が基板の電位
と同一に保持され、強誘電体膜の分極電荷に悪影響を及
ぼさないようにしたものである。従ってこの抵抗体は浮
遊電荷を生じさせないと共に、ゲート電極に印加された
電圧を保持して無駄な電流をできるだけ少なくする必要
があり、１Ｇ〜１ＭΩに設定すれば、数Ｖの印加電圧で
数μＡ〜数ｎＡ程度となり好ましい。
【００１５】この構成で、メモリ用トランジスタＴＭに
ｎチャネルのトランジスタを用いたばあい、端子ｇに電
圧Ｖccを印加し、端子ｄをアース（端子ｂの電位≧端子
ｄの電位）とすると、ゲート電圧ＶＧと基板電圧ＶＳと
の関係はＶＧ＞ＶＳとなり、正に分極反転し「１」の状
態となる。また、端子ｇに−Ｖcc、端子ｄをアース（端
子ｂの電位≧端子ｄの電位）とすると、ＶＧ＜ＶＳとな
り、強誘電体には負の分極反転が生じ、「０」の状態と
なる。
ｎチャネルのトランジスタを用いたばあい、端子ｇに電
圧Ｖccを印加し、端子ｄをアース（端子ｂの電位≧端子
ｄの電位）とすると、ゲート電圧ＶＧと基板電圧ＶＳと
の関係はＶＧ＞ＶＳとなり、正に分極反転し「１」の状
態となる。また、端子ｇに−Ｖcc、端子ｄをアース（端
子ｂの電位≧端子ｄの電位）とすると、ＶＧ＜ＶＳとな
り、強誘電体には負の分極反転が生じ、「０」の状態と
なる。
【００１６】つぎに、このＭＦＳ−ＦＥＴと電位等価手
段を用いたメモリ素子をマトリックス状に並べて記憶装
置を構成するばあいの駆動法について説明する。
段を用いたメモリ素子をマトリックス状に並べて記憶装
置を構成するばあいの駆動法について説明する。
【００１７】図２は本発明のメモリセルの要部に選択駆
動回路を形成した応用例の等価回路図で、メモリ用トラ
ンジスタＴＭのゲート側にＭＯＳトランジスタＴＳを接
続して該ＭＯＳトランジスタＴＳのゲート電極側端子ｃ
に印加する電圧を制御してメモリ用トランジスタＴＭの
ゲート電極に電圧が印加されたり、されなかったりする
スイッチング作用を行うものである。なお、メモリ用ト
ランジスタＴＭのソース側である端子ｂにダイオードを
接続すれば読出し時に非選択セルの影響を防止するため
好ましい。マトリックス状に配列された各メモリセルの
横方向に並んだこのＭＯＳトランジスタＴＳのゲート電
極を連結して第２のワード線ｃ1 、ｃ2…ｃｎとし、ま
た横方向に並んだ各セルの電位等価手段の他端側、メモ
リ用トランジスタＴＭのドレイン電極および基板との接
続部を連結して第２のビット線ｄ1 、ｄ2 …ｄｎとす
る。またマトリックス状に配列された各メモリセルの縦
方向に並んだＭＯＳトランジスタのドレイン電極（ソー
ス電極）を連結して第１のワード線ａ1 、ａ2 …ａｎと
し、メモリ用トランジスタＴＭのソース電極側端子を連
結して第１のビット線ｂ1 、ｂ2 …ｂｎとすることによ
り、マトリックス状に配列されたメモリセルを２本ずつ
のワード線とビット線で連結して、各セルに選択的に書
込み、読出し、消去をできるように構成することができ
る。なお、このばあいＭＯＳトランジスタＴＳのゲート
電極ｃを連結して第２のワード線とする端子として取り
出す例で説明したが、ＭＯＳトランジスタのゲート電極
をメモリトランジスタＴＭの基板と連結し、ＭＯＳトラ
ンジスタＴＳの基板をメモリトランジスタＴＭの基板と
独立して端子ｃとし、横方向のセルの基板同士を連結し
て第２のワード線とすることもできる。
動回路を形成した応用例の等価回路図で、メモリ用トラ
ンジスタＴＭのゲート側にＭＯＳトランジスタＴＳを接
続して該ＭＯＳトランジスタＴＳのゲート電極側端子ｃ
に印加する電圧を制御してメモリ用トランジスタＴＭの
ゲート電極に電圧が印加されたり、されなかったりする
スイッチング作用を行うものである。なお、メモリ用ト
ランジスタＴＭのソース側である端子ｂにダイオードを
接続すれば読出し時に非選択セルの影響を防止するため
好ましい。マトリックス状に配列された各メモリセルの
横方向に並んだこのＭＯＳトランジスタＴＳのゲート電
極を連結して第２のワード線ｃ1 、ｃ2…ｃｎとし、ま
た横方向に並んだ各セルの電位等価手段の他端側、メモ
リ用トランジスタＴＭのドレイン電極および基板との接
続部を連結して第２のビット線ｄ1 、ｄ2 …ｄｎとす
る。またマトリックス状に配列された各メモリセルの縦
方向に並んだＭＯＳトランジスタのドレイン電極（ソー
ス電極）を連結して第１のワード線ａ1 、ａ2 …ａｎと
し、メモリ用トランジスタＴＭのソース電極側端子を連
結して第１のビット線ｂ1 、ｂ2 …ｂｎとすることによ
り、マトリックス状に配列されたメモリセルを２本ずつ
のワード線とビット線で連結して、各セルに選択的に書
込み、読出し、消去をできるように構成することができ
る。なお、このばあいＭＯＳトランジスタＴＳのゲート
電極ｃを連結して第２のワード線とする端子として取り
出す例で説明したが、ＭＯＳトランジスタのゲート電極
をメモリトランジスタＴＭの基板と連結し、ＭＯＳトラ
ンジスタＴＳの基板をメモリトランジスタＴＭの基板と
独立して端子ｃとし、横方向のセルの基板同士を連結し
て第２のワード線とすることもできる。
【００１８】図３に本発明のメモリセルを駆動するため
の他の応用回路例を示す。この例ではメモリ用トランジ
スタのゲート電極端子ｇを２個のダイオードを連結した
中点と接続してメモリ用トランジスタのゲート電極への
電圧印加を制御するもので、他の構成は前述と全く同じ
である。
の他の応用回路例を示す。この例ではメモリ用トランジ
スタのゲート電極端子ｇを２個のダイオードを連結した
中点と接続してメモリ用トランジスタのゲート電極への
電圧印加を制御するもので、他の構成は前述と全く同じ
である。
【００１９】本発明のメモリトランジスタと電位等価手
段とを接続したメモリ部は、以上説明したスイッチング
用トランジスタやダイオードにより選択駆動されるばあ
いに限らず、メモリトランジスタを２つのＭＯＳトラン
ジスタで選択駆動するばあいなど、強誘電体膜を使用し
たメモリトランジスタを不揮発性メモリとして使用する
ばあいに適用できる。
段とを接続したメモリ部は、以上説明したスイッチング
用トランジスタやダイオードにより選択駆動されるばあ
いに限らず、メモリトランジスタを２つのＭＯＳトラン
ジスタで選択駆動するばあいなど、強誘電体膜を使用し
たメモリトランジスタを不揮発性メモリとして使用する
ばあいに適用できる。
【００２０】つぎに、このメモリセル部分の半導体構造
を製法と共に図４を参照しながら説明する。図４（ａ）
はその一例の断面説明図で（ｂ）は（ａ）の紙面に垂直
方向の断面説明図である。まず、半導体基板１にフィー
ルド酸化膜４が形成され、ポリシリコン膜14およびゲー
ト絶縁膜５上に強誘電体膜７および電極膜８が形成され
る。具体例としては、たとえばｐ型シリコン半導体基板
１の表面にシリコンチッ化膜などの酸化防止膜が形成さ
れ、熱処理をして、フィールド酸化膜４が形成され、そ
ののち、シリコンチッ化膜が除去され基板表面に再度Ｃ
ＶＤ法によりゲート絶縁膜５としてシリコン酸化膜を約
200 オングストローム形成した。そののち、ポリシリコ
ン膜14を形成し、図４（ｂ）に示すようにフィールド酸
化膜４上に抵抗体Ｒとすべきポリシリコン膜をパターニ
ングする。ここでポリシリコン膜はＳｉＨ4 ガスとＮ2
Ｏガスを導入して550 〜650 ℃で反応させることにより
約3000オングストローム形成される。そののち、ＰｂＴ
ｉＯ3 、ＰＺＴ、ＰＬＺＴなどの自発分極の大きいペロ
ブスカイト構造を有する酸化物をスパッタリング法とか
ＣＶＤ法、ゾル−ゲル法などで全面に付着し、さらにそ
の上にゲート電極膜８とする白金金属などスパッタ法で
形成し、そののち、イオンミリングなどのドライエッチ
ングでゲート電極膜８および強誘電体膜７の不要部分を
除去することによりチャネル領域６上にＭＦＳ構造が形
成される。
を製法と共に図４を参照しながら説明する。図４（ａ）
はその一例の断面説明図で（ｂ）は（ａ）の紙面に垂直
方向の断面説明図である。まず、半導体基板１にフィー
ルド酸化膜４が形成され、ポリシリコン膜14およびゲー
ト絶縁膜５上に強誘電体膜７および電極膜８が形成され
る。具体例としては、たとえばｐ型シリコン半導体基板
１の表面にシリコンチッ化膜などの酸化防止膜が形成さ
れ、熱処理をして、フィールド酸化膜４が形成され、そ
ののち、シリコンチッ化膜が除去され基板表面に再度Ｃ
ＶＤ法によりゲート絶縁膜５としてシリコン酸化膜を約
200 オングストローム形成した。そののち、ポリシリコ
ン膜14を形成し、図４（ｂ）に示すようにフィールド酸
化膜４上に抵抗体Ｒとすべきポリシリコン膜をパターニ
ングする。ここでポリシリコン膜はＳｉＨ4 ガスとＮ2
Ｏガスを導入して550 〜650 ℃で反応させることにより
約3000オングストローム形成される。そののち、ＰｂＴ
ｉＯ3 、ＰＺＴ、ＰＬＺＴなどの自発分極の大きいペロ
ブスカイト構造を有する酸化物をスパッタリング法とか
ＣＶＤ法、ゾル−ゲル法などで全面に付着し、さらにそ
の上にゲート電極膜８とする白金金属などスパッタ法で
形成し、そののち、イオンミリングなどのドライエッチ
ングでゲート電極膜８および強誘電体膜７の不要部分を
除去することによりチャネル領域６上にＭＦＳ構造が形
成される。
【００２１】そののち、この部分をマスクとしてリンま
たはヒ素などの不純物を半導体基板に導入してたとえば
ｎ＋型のソース領域２、ドレイン領域３を形成する。さ
らに層間絶縁膜９を形成したのち、ＡｌＳｉなどで各電
極10、11、12が形成される。
たはヒ素などの不純物を半導体基板に導入してたとえば
ｎ＋型のソース領域２、ドレイン領域３を形成する。さ
らに層間絶縁膜９を形成したのち、ＡｌＳｉなどで各電
極10、11、12が形成される。
【００２２】このＭＦＳ構造は前述のように金属膜を介
在させたり、半導体基板に直接強誘電体膜を形成する構
造のものも考えられるがいずれの構造にしても同様の方
法で形成できる。また強誘電体と電極膜を同時にパター
ニングする例で説明したが、別々にパターニングしても
よく、さらに、ソース、ドレイン領域形成後に強誘電体
膜を形成するなど、形成の順序はとくに限定されない。
在させたり、半導体基板に直接強誘電体膜を形成する構
造のものも考えられるがいずれの構造にしても同様の方
法で形成できる。また強誘電体と電極膜を同時にパター
ニングする例で説明したが、別々にパターニングしても
よく、さらに、ソース、ドレイン領域形成後に強誘電体
膜を形成するなど、形成の順序はとくに限定されない。
【００２３】また、前述の例では、抵抗体の形成をポリ
シリコン膜で形成する例で説明したが、半導体基板表面
に低濃度の不純物を導入して抵抗体を形成し、一端をゲ
ート電極膜と連結して構成することもできる。
シリコン膜で形成する例で説明したが、半導体基板表面
に低濃度の不純物を導入して抵抗体を形成し、一端をゲ
ート電極膜と連結して構成することもできる。
【００２４】
【発明の効果】本発明によれば、メモリセルＭＦＳ−Ｆ
ＥＴのゲート電極を電位等価手段を介して基板に接続し
てセルのメモリ部を形成しているため、基板とゲート電
極および電位等価手段との接続部に電圧が印加されれ
ば、その電圧が正確にゲート電極と基板のあいだに印加
されて書込み、読出しなどができ、また、ゲート電極に
電圧が印加されないときは寄生容量などによる浮遊電位
が発生しても、その電位は電位等価手段を介して常に基
板と同電位に保持され、強誘電体膜に分極された電荷に
何ら悪影響を及ぼさない。
ＥＴのゲート電極を電位等価手段を介して基板に接続し
てセルのメモリ部を形成しているため、基板とゲート電
極および電位等価手段との接続部に電圧が印加されれ
ば、その電圧が正確にゲート電極と基板のあいだに印加
されて書込み、読出しなどができ、また、ゲート電極に
電圧が印加されないときは寄生容量などによる浮遊電位
が発生しても、その電位は電位等価手段を介して常に基
板と同電位に保持され、強誘電体膜に分極された電荷に
何ら悪影響を及ぼさない。
【００２５】また本発明によるメモリセルのゲート電極
に選択用スイッチを介して電圧が印加されることによ
り、マトリックス状に配置した各メモリセルの書込み、
読み出し、消去を制御でき、小面積でセルを構成でき、
半導体記憶装置の高集積化を図ることができる。
に選択用スイッチを介して電圧が印加されることによ
り、マトリックス状に配置した各メモリセルの書込み、
読み出し、消去を制御でき、小面積でセルを構成でき、
半導体記憶装置の高集積化を図ることができる。
【図１】本発明の一実施例である半導体記憶装置のメモ
リセルの要部の等価回路図である。
リセルの要部の等価回路図である。
【図２】本発明のメモリセルの要部に選択駆動回路を形
成した応用例の等価回路図である。
成した応用例の等価回路図である。
【図３】本発明のメモリセルの要部に選択駆動回路を形
成した他の応用例の等価回路図である。
成した他の応用例の等価回路図である。
【図４】（ａ）は本発明のメモリセル要部の一実施例の
半導体構造を示す断面説明図で、（ｂ）は（ａ）の紙面
と垂直方向の断面図である。
半導体構造を示す断面説明図で、（ｂ）は（ａ）の紙面
と垂直方向の断面図である。
【図５】強誘電体材料のヒステリシス特性を示す図であ
る。
る。
【図６】（ａ）〜（ｃ）はＭＦＳ構造の例を示す図で、
（ｄ）は強誘電体膜が分極されたときの状態を説明する
図である。
（ｄ）は強誘電体膜が分極されたときの状態を説明する
図である。
１ 半導体基板 ７ 強誘電体膜 ８ ゲート電極 ＴＭ メモリ用トランジスタ（ＭＦＳ−ＦＥＴ） Ｒ 抵抗体
Claims (2)
- 【請求項１】 ゲート電極と半導体基板とのあいだに少
なくとも強誘電体膜を有する不揮発性メモリトランジス
タと、該メモリトランジスタと並列に前記ゲート電極と
前記半導体基板とのあいだに接続された電位等価手段と
からなるメモリ部を各メモリセルに有する半導体記憶装
置。 - 【請求項２】 前記電位等価手段が半導体材料で形成さ
れた抵抗体であることを特徴とする請求項１記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13860092A JPH05335590A (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13860092A JPH05335590A (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335590A true JPH05335590A (ja) | 1993-12-17 |
Family
ID=15225881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13860092A Pending JPH05335590A (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069381A (en) * | 1997-09-15 | 2000-05-30 | International Business Machines Corporation | Ferroelectric memory transistor with resistively coupled floating gate |
-
1992
- 1992-05-29 JP JP13860092A patent/JPH05335590A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069381A (en) * | 1997-09-15 | 2000-05-30 | International Business Machines Corporation | Ferroelectric memory transistor with resistively coupled floating gate |
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