JP3095271B2 - 薄膜電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 - Google Patents
薄膜電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置Info
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- JP3095271B2 JP3095271B2 JP03320709A JP32070991A JP3095271B2 JP 3095271 B2 JP3095271 B2 JP 3095271B2 JP 03320709 A JP03320709 A JP 03320709A JP 32070991 A JP32070991 A JP 32070991A JP 3095271 B2 JP3095271 B2 JP 3095271B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（Electr
ically Erasable/Programable Read Only Memory）のよ
うな不揮発性のメモリにおいて好適に用いられる薄膜電
界効果トランジスタおよびその製造方法、ならびにその
トランジスタを用いた不揮発性記憶素子および不揮発性
記憶装置関するものである。
ically Erasable/Programable Read Only Memory）のよ
うな不揮発性のメモリにおいて好適に用いられる薄膜電
界効果トランジスタおよびその製造方法、ならびにその
トランジスタを用いた不揮発性記憶素子および不揮発性
記憶装置関するものである。
【０００２】
【従来の技術】たとえばＰＺＴ（lead(Pb) ZirconateTi
tanate ）のような強誘電体材料に電界を印加すると、
分極方向が電界の方向に整列し、この整列状態は、電界
を取り去った後にも残留することが知られている。すな
わち、強誘電体材料の分極は、電界の印加に対してヒス
テリシス特性を示す。したがって、このようなヒステリ
シス特性を利用して、不揮発性のメモリ素子を構成する
ことが可能である。
tanate ）のような強誘電体材料に電界を印加すると、
分極方向が電界の方向に整列し、この整列状態は、電界
を取り去った後にも残留することが知られている。すな
わち、強誘電体材料の分極は、電界の印加に対してヒス
テリシス特性を示す。したがって、このようなヒステリ
シス特性を利用して、不揮発性のメモリ素子を構成する
ことが可能である。
【０００３】強誘電体材料を用いた記憶素子は、たとえ
ば米国特許第３８３２７００号や、「PbTiO3 Thin Film
Gate Nonvolatile Memory FET (1979 Proceedings of
the2nd Meeting on Ferroelectric Materials and Thei
r Applications F-8 pp239-244)」、さらに「"MFS FET"
-A New Type of Nonvolatile Memory Swich Using PLZT
Film(Proceedings of the 9th Conference on Solid S
tate Devices, Tokyo, 1977; Japanese Journal of App
lied Physics, Volume 17(1978) Supplument17-1,pp209
-214) 」などに記載されている。
ば米国特許第３８３２７００号や、「PbTiO3 Thin Film
Gate Nonvolatile Memory FET (1979 Proceedings of
the2nd Meeting on Ferroelectric Materials and Thei
r Applications F-8 pp239-244)」、さらに「"MFS FET"
-A New Type of Nonvolatile Memory Swich Using PLZT
Film(Proceedings of the 9th Conference on Solid S
tate Devices, Tokyo, 1977; Japanese Journal of App
lied Physics, Volume 17(1978) Supplument17-1,pp209
-214) 」などに記載されている。
【０００４】すなわち、図７に示すように、ソース・ド
レイン領域となるＮ+ 型高濃度不純物領域１を形成した
Ｐ型シリコン基板２の表面に、強誘電体膜３をゲート絶
縁膜として形成し、この強誘電体膜１上にゲート電極４
が形成されて、電界効果トランジスタが構成される。そ
して、たとえば基板２を接地して、ゲート電極４に正の
書込電圧ＶP を印加すると、強誘電体膜３内では、図７
(a) に示す分極が生じ、このためのＰ型シリコン基板２
の表面には小数キャリアの電子が引き寄せられてチャネ
ル５が形成され、ソース・ドレイン間が導通状態とな
る。強誘電体膜３の分極は書込電圧ＶP を除去した後も
保持されるから、書込電圧ＶP を取り除いた後でもチャ
ネル５が形成された状態のままである。
レイン領域となるＮ+ 型高濃度不純物領域１を形成した
Ｐ型シリコン基板２の表面に、強誘電体膜３をゲート絶
縁膜として形成し、この強誘電体膜１上にゲート電極４
が形成されて、電界効果トランジスタが構成される。そ
して、たとえば基板２を接地して、ゲート電極４に正の
書込電圧ＶP を印加すると、強誘電体膜３内では、図７
(a) に示す分極が生じ、このためのＰ型シリコン基板２
の表面には小数キャリアの電子が引き寄せられてチャネ
ル５が形成され、ソース・ドレイン間が導通状態とな
る。強誘電体膜３の分極は書込電圧ＶP を除去した後も
保持されるから、書込電圧ＶP を取り除いた後でもチャ
ネル５が形成された状態のままである。
【０００５】一方、負の消去電圧−ＶE をゲート電極４
に印加すると、強誘電体膜３では、図７(b) に示すよう
に、書込電圧ＶP の印加時とは逆方向の分極が生じる。
これによりチャネルは消失し、ソース・ドレイン間は遮
断状態となる。この状態は、消去電圧−ＶE を取り除い
た後にも維持される。このようにして、チャネル５の有
無により書込状態と消去状態との２つの状態を設定する
ことができ、情報の記憶が達成される。すなわち、トラ
ンジスタが導通状態であるか遮断状態であるかを調べる
ことにより、記憶情報を読み出すことができる。
に印加すると、強誘電体膜３では、図７(b) に示すよう
に、書込電圧ＶP の印加時とは逆方向の分極が生じる。
これによりチャネルは消失し、ソース・ドレイン間は遮
断状態となる。この状態は、消去電圧−ＶE を取り除い
た後にも維持される。このようにして、チャネル５の有
無により書込状態と消去状態との２つの状態を設定する
ことができ、情報の記憶が達成される。すなわち、トラ
ンジスタが導通状態であるか遮断状態であるかを調べる
ことにより、記憶情報を読み出すことができる。
【０００６】
【発明が解決しようとする課題】上述のトランジスタで
は、強誘電体膜３がＰ型シリコン基板２の表面に直接形
成されている。このため、素子形成時の拡散工程や薄膜
形成工程などでの熱処理時に強誘電体膜３中のＰｂなど
の金属がシリコン基板２に拡散したり、強誘電体膜形成
時にシリコン基板２の表面が酸化されたりする。このた
め、電界効果トランジスタとしての特性が劣化すること
になるという問題がある。
は、強誘電体膜３がＰ型シリコン基板２の表面に直接形
成されている。このため、素子形成時の拡散工程や薄膜
形成工程などでの熱処理時に強誘電体膜３中のＰｂなど
の金属がシリコン基板２に拡散したり、強誘電体膜形成
時にシリコン基板２の表面が酸化されたりする。このた
め、電界効果トランジスタとしての特性が劣化すること
になるという問題がある。
【０００７】この問題を解決するために、シリコン基板
の表面にまず酸化シリコン膜を形成し、この酸化シリコ
ン膜上に強誘電体膜を堆積させる技術が提案されてい
る。この提案に係わる技術では、ゲート近傍では等価的
に図８に示す回路が構成されることになる。すなわち、
ゲート電極とシリコン基板のチャネル領域との間に、強
誘電体膜に対応した容量Ｃ１と、酸化シリコン膜に対応
した容量Ｃ２とが直列接続されたときと等価な状態とな
る。
の表面にまず酸化シリコン膜を形成し、この酸化シリコ
ン膜上に強誘電体膜を堆積させる技術が提案されてい
る。この提案に係わる技術では、ゲート近傍では等価的
に図８に示す回路が構成されることになる。すなわち、
ゲート電極とシリコン基板のチャネル領域との間に、強
誘電体膜に対応した容量Ｃ１と、酸化シリコン膜に対応
した容量Ｃ２とが直列接続されたときと等価な状態とな
る。
【０００８】ところが、強誘電体膜の誘電率は酸化シリ
コン膜の１００〜１０００倍程度であるため、容量Ｃ１
は容量Ｃ２よりもはるかに大きくなる。したがって、ゲ
ート電極に印加した電圧の大半は、容量Ｃ２に対応する
酸化シリコン膜に印加されることになる。このため、強
誘電体膜に所望の分極状態を達成させるための電圧を印
加しようとすると、ゲート電極とシリコン基板との間に
極めて高い電圧を印加することが必要となり、実際の素
子への応用は困難である。
コン膜の１００〜１０００倍程度であるため、容量Ｃ１
は容量Ｃ２よりもはるかに大きくなる。したがって、ゲ
ート電極に印加した電圧の大半は、容量Ｃ２に対応する
酸化シリコン膜に印加されることになる。このため、強
誘電体膜に所望の分極状態を達成させるための電圧を印
加しようとすると、ゲート電極とシリコン基板との間に
極めて高い電圧を印加することが必要となり、実際の素
子への応用は困難である。
【０００９】一方、炭化シリコン結晶は金属や酸素の拡
散が生じにくく、したがって炭化シリコン基板の表面に
強誘電体膜を形成して記憶素子を作成することが考えら
れる。ところが、炭化シリコン基板では、金属や酸素の
拡散が生じにくいのと同様に、不純物を拡散させること
も困難であり、このため不純物拡散による導電形式の制
御が困難であるという問題がある。すなわち、炭化シリ
コン基板を用いると、ソース・ドレインとなる高濃度不
純物領域の形成が困難になる。
散が生じにくく、したがって炭化シリコン基板の表面に
強誘電体膜を形成して記憶素子を作成することが考えら
れる。ところが、炭化シリコン基板では、金属や酸素の
拡散が生じにくいのと同様に、不純物を拡散させること
も困難であり、このため不純物拡散による導電形式の制
御が困難であるという問題がある。すなわち、炭化シリ
コン基板を用いると、ソース・ドレインとなる高濃度不
純物領域の形成が困難になる。
【００１０】このように、強誘電体膜の記憶装置への適
用には、大きな障害があり、強誘電体膜を用いた記憶装
置は未だ実用化されていないのが現状である。そこで、
本発明の目的は、上述の技術的課題を解決し、強誘電体
膜を用いた良好な薄膜電界効果トランジスタを提供する
とともに、この薄膜電界効果トランジスタを用いて実用
化の可能な不揮発性記憶素子および不揮発性記憶装置を
提供することである。
用には、大きな障害があり、強誘電体膜を用いた記憶装
置は未だ実用化されていないのが現状である。そこで、
本発明の目的は、上述の技術的課題を解決し、強誘電体
膜を用いた良好な薄膜電界効果トランジスタを提供する
とともに、この薄膜電界効果トランジスタを用いて実用
化の可能な不揮発性記憶素子および不揮発性記憶装置を
提供することである。
【００１１】また、本発明の他の目的は、上記薄膜電界
効果トランジスタの製造方法を提供することである。
効果トランジスタの製造方法を提供することである。
【００１２】
【課題を解決するための手段および作用】上記の目的を
達成するための本発明の薄膜電界効果トランジスタは、
基板の表面に形成された或る導電形式の炭化シリコン層
と、この炭化シリコン層とは逆の導電形式を有し、上記
炭化シリコン層に対して相異なる位置で接触するように
上記基板の表面に形成されて、ソース・ドレインとなる
一対の半導体薄膜と、上記炭化シリコン層に積層して形
成した強誘電体膜と、この強誘電体膜上に形成したゲー
ト電極とを含むものである。
達成するための本発明の薄膜電界効果トランジスタは、
基板の表面に形成された或る導電形式の炭化シリコン層
と、この炭化シリコン層とは逆の導電形式を有し、上記
炭化シリコン層に対して相異なる位置で接触するように
上記基板の表面に形成されて、ソース・ドレインとなる
一対の半導体薄膜と、上記炭化シリコン層に積層して形
成した強誘電体膜と、この強誘電体膜上に形成したゲー
ト電極とを含むものである。
【００１３】このような薄膜電界効果トランジスタは、
基板の表面に或る導電形式の炭化シリコン層を選択的に
成長させ、上記炭化シリコン層とは逆の導電形式の一対
の半導体薄膜を、上記炭化シリコン層に対して相異なる
位置で接触するように、上記基板上にパターン形成し、
上記炭化シリコン層上に強誘電体膜を形成し、この強誘
電体膜上にゲート電極を形成し、上記一対の半導体薄膜
に電気的に接続されるようにソース・ドレイン電極を形
成することによって製造することができる。
基板の表面に或る導電形式の炭化シリコン層を選択的に
成長させ、上記炭化シリコン層とは逆の導電形式の一対
の半導体薄膜を、上記炭化シリコン層に対して相異なる
位置で接触するように、上記基板上にパターン形成し、
上記炭化シリコン層上に強誘電体膜を形成し、この強誘
電体膜上にゲート電極を形成し、上記一対の半導体薄膜
に電気的に接続されるようにソース・ドレイン電極を形
成することによって製造することができる。
【００１４】上述のような構成によれば、基板上に形成
した炭化シリコン層上に強誘電体膜が形成されるので、
強誘電体膜中の金属や酸素が炭化シリコン層中に拡散す
ることはなく、炭化シリコン層の表面近傍の領域をチャ
ネル領域として用いて良好なＦＥＴ特性を得ることがで
きる。しかも、ソース・ドレインは、基板表面に形成し
た半導体薄膜で構成されているから、この半導体薄膜に
導電形式の制御が容易な材料を用いることにより素子の
製造も容易に行える。炭化シリコン層はチャネル領域を
構成することになるが、チャネル領域では不純物濃度を
高くする必要がないから、この炭化シリコン層の導電形
式の制御が困難になることはない。
した炭化シリコン層上に強誘電体膜が形成されるので、
強誘電体膜中の金属や酸素が炭化シリコン層中に拡散す
ることはなく、炭化シリコン層の表面近傍の領域をチャ
ネル領域として用いて良好なＦＥＴ特性を得ることがで
きる。しかも、ソース・ドレインは、基板表面に形成し
た半導体薄膜で構成されているから、この半導体薄膜に
導電形式の制御が容易な材料を用いることにより素子の
製造も容易に行える。炭化シリコン層はチャネル領域を
構成することになるが、チャネル領域では不純物濃度を
高くする必要がないから、この炭化シリコン層の導電形
式の制御が困難になることはない。
【００１５】なお、上記の構成の薄膜電界効果トランジ
スタでは、強誘電体膜の分極方向に応じて、炭化シリコ
ン層の表面にチャネルを生じさせるための閾値を二種類
に設定できるから、２種類の閾値を有する薄膜電界効果
トランジスタが実現されることになる。換言すれば、２
つの安定状態を有する薄膜電界効果トランジスタが実現
される。
スタでは、強誘電体膜の分極方向に応じて、炭化シリコ
ン層の表面にチャネルを生じさせるための閾値を二種類
に設定できるから、２種類の閾値を有する薄膜電界効果
トランジスタが実現されることになる。換言すれば、２
つの安定状態を有する薄膜電界効果トランジスタが実現
される。
【００１６】さらに、上記の薄膜電界効果トランジスタ
において、基板として半導体基板が適用される場合に
は、この半導体基板と半導体薄膜との間に絶縁層が介在
されることが好ましい。このようにすれば、半導体基板
とソース・ドレインとなる半導体薄膜との間でＰＮ接合
が形成されることを防止できるから、寄生容量を低減し
て、トランジスタの駆動のための電力および電圧を低減
できる。
において、基板として半導体基板が適用される場合に
は、この半導体基板と半導体薄膜との間に絶縁層が介在
されることが好ましい。このようにすれば、半導体基板
とソース・ドレインとなる半導体薄膜との間でＰＮ接合
が形成されることを防止できるから、寄生容量を低減し
て、トランジスタの駆動のための電力および電圧を低減
できる。
【００１７】また、本発明の不揮発性記憶素子は、上記
の薄膜電界効果トラジスタと、上記ゲート電極と基板と
の間に所定方向の電界を印加して、上記強誘電体膜の分
極方向を或る方向に整列させて情報の書込を行う手段
と、上記ゲート電極と基板との間に上記所定方向とは逆
の方向の電界を印加して、上記強誘電体膜の分極方向を
反転させて情報の消去を行う手段と、上記薄膜電界効果
トランジスタの閾値の高低を調べることで情報の読出を
行う手段とを含むものである。
の薄膜電界効果トラジスタと、上記ゲート電極と基板と
の間に所定方向の電界を印加して、上記強誘電体膜の分
極方向を或る方向に整列させて情報の書込を行う手段
と、上記ゲート電極と基板との間に上記所定方向とは逆
の方向の電界を印加して、上記強誘電体膜の分極方向を
反転させて情報の消去を行う手段と、上記薄膜電界効果
トランジスタの閾値の高低を調べることで情報の読出を
行う手段とを含むものである。
【００１８】この構成によって、強誘電体膜への電界の
印加により、強誘電体膜中の分極の方向を反転させるこ
とで情報の書込と消去とが達成できる。また、強誘電体
膜中の分極の方向に応じて、炭化シリコン基板の表面に
チャネルを形成させるための閾値が変化するから、この
閾値の高低を調べることにより情報の読出が達成できる
ことになる。
印加により、強誘電体膜中の分極の方向を反転させるこ
とで情報の書込と消去とが達成できる。また、強誘電体
膜中の分極の方向に応じて、炭化シリコン基板の表面に
チャネルを形成させるための閾値が変化するから、この
閾値の高低を調べることにより情報の読出が達成できる
ことになる。
【００１９】なお、強誘電体膜は、ＰＺＴで構成される
ことが好ましい。これは、ＰＺＴと炭化シリコンの格子
定数が極めて近似しているからであり、ＰＺＴからなる
強誘電体膜と炭化シリコン層との組合せを採用すること
により、良好なヒステリシス特性を有する強誘電体膜の
形成が可能となり、記憶性能を向上することができる。
すなわち、低電圧・低電力の印加により、強誘電体膜に
おける分極を反転させることができる。
ことが好ましい。これは、ＰＺＴと炭化シリコンの格子
定数が極めて近似しているからであり、ＰＺＴからなる
強誘電体膜と炭化シリコン層との組合せを採用すること
により、良好なヒステリシス特性を有する強誘電体膜の
形成が可能となり、記憶性能を向上することができる。
すなわち、低電圧・低電力の印加により、強誘電体膜に
おける分極を反転させることができる。
【００２０】また、大容量の不揮発性記憶装置は、アレ
イ状に配置され、上記の薄膜電界効果トランジスタをそ
れぞれ有するメモリセルと、任意のメモリセルを選択す
る手段と、選択されたメモリセルの上記ゲート電極と基
板との間に所定方向の電界を印加して、上記強誘電体膜
の分極方向を或る方向に整列させて情報の書込を行う手
段と、選択されたメモリセルの上記ゲート電極と基板と
の間に上記所定方向とは逆の方向の電界を印加して、上
記強誘電体膜の分極方向を逆の方向に整列させて情報の
消去を行う手段と、選択されたメモリセルの上記薄膜電
界効果トランジスタの閾値の高低を調べることで情報の
読出を行う手段とを備えることによって構成することが
できる。
イ状に配置され、上記の薄膜電界効果トランジスタをそ
れぞれ有するメモリセルと、任意のメモリセルを選択す
る手段と、選択されたメモリセルの上記ゲート電極と基
板との間に所定方向の電界を印加して、上記強誘電体膜
の分極方向を或る方向に整列させて情報の書込を行う手
段と、選択されたメモリセルの上記ゲート電極と基板と
の間に上記所定方向とは逆の方向の電界を印加して、上
記強誘電体膜の分極方向を逆の方向に整列させて情報の
消去を行う手段と、選択されたメモリセルの上記薄膜電
界効果トランジスタの閾値の高低を調べることで情報の
読出を行う手段とを備えることによって構成することが
できる。
【００２１】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１は、本発明の一実施例の不
揮発性記憶装置の一部の断面図であり、メモリトランジ
スタとして用いられる薄膜電界効果トランジスタの構成
が示されている。Ｐ型シリコン基板１１の表面にはＰ型
炭化シリコン層１４が形成されており、この炭化シリコ
ン層１４の両側の領域には、酸化シリコン膜酸化膜１２
が形成されている。この酸化シリコン層１２上には、上
記の炭化シリコン層１４に相異なる位置で接続されるよ
うに一対のＮ+ 型ポリシリコン膜１３Ａ，１３Ｂ（総称
するときには、「ポリシリコン膜１３」という。）が形
成されており、このＮ+ 型ポリシリコン膜１３Ａ，１３
Ｂがソース・ドレインとなる。炭化シリコン層１４上に
は、ＰＺＴなどからなる強誘電体膜１５およびポリシリ
コンからなるゲート電極１６が順に積層されている。
照して詳細に説明する。図１は、本発明の一実施例の不
揮発性記憶装置の一部の断面図であり、メモリトランジ
スタとして用いられる薄膜電界効果トランジスタの構成
が示されている。Ｐ型シリコン基板１１の表面にはＰ型
炭化シリコン層１４が形成されており、この炭化シリコ
ン層１４の両側の領域には、酸化シリコン膜酸化膜１２
が形成されている。この酸化シリコン層１２上には、上
記の炭化シリコン層１４に相異なる位置で接続されるよ
うに一対のＮ+ 型ポリシリコン膜１３Ａ，１３Ｂ（総称
するときには、「ポリシリコン膜１３」という。）が形
成されており、このＮ+ 型ポリシリコン膜１３Ａ，１３
Ｂがソース・ドレインとなる。炭化シリコン層１４上に
は、ＰＺＴなどからなる強誘電体膜１５およびポリシリ
コンからなるゲート電極１６が順に積層されている。
【００２２】ゲート電極１６などを覆うように、酸化シ
リコン膜１９が形成されている。この酸化シリコン膜１
９において、ポリシリコン膜１３Ａ，１３Ｂの上部に対
応する位置には、コンタクト孔２０Ａ，２０Ｂが形成さ
れており、このコンタクト孔２０Ａ，２０Ｂにソース・
ドレイン電極となる金属２１Ａ，２１Ｂが堆積させられ
ている。なお、２２はパッシベーション膜である。
リコン膜１９が形成されている。この酸化シリコン膜１
９において、ポリシリコン膜１３Ａ，１３Ｂの上部に対
応する位置には、コンタクト孔２０Ａ，２０Ｂが形成さ
れており、このコンタクト孔２０Ａ，２０Ｂにソース・
ドレイン電極となる金属２１Ａ，２１Ｂが堆積させられ
ている。なお、２２はパッシベーション膜である。
【００２３】図２は、強誘電体膜に電界を印加したとき
における分極の変化を示す図である。強誘電体膜に印加
する電界を増加していくと、電界方向の分極Ｐが増大し
ていき、状態Ｃの飽和状態となる。次に電界を減少させ
ていくと、分極Ｐは減少するが、電界を零にしても分極
Ｐが残留して、状態Ｄとなる。さらに、逆方向の電界を
印加していくことにより分極Ｐは減少していき、或る負
の電界を印加した状態Ｅで分極Ｐは零になる。さらに、
逆方向の電界を増大していくと、分極Ｐは逆方向に増大
していき、状態Ｆの飽和状態となる。この状態から、負
の電界を減少させていくと、電界を零にしても分極Ｐが
残留して、状態Ａとなる。この状態から、正の電界を増
大していくことにより、状態Ｂを経て上記の飽和状態Ｃ
に至る。
における分極の変化を示す図である。強誘電体膜に印加
する電界を増加していくと、電界方向の分極Ｐが増大し
ていき、状態Ｃの飽和状態となる。次に電界を減少させ
ていくと、分極Ｐは減少するが、電界を零にしても分極
Ｐが残留して、状態Ｄとなる。さらに、逆方向の電界を
印加していくことにより分極Ｐは減少していき、或る負
の電界を印加した状態Ｅで分極Ｐは零になる。さらに、
逆方向の電界を増大していくと、分極Ｐは逆方向に増大
していき、状態Ｆの飽和状態となる。この状態から、負
の電界を減少させていくと、電界を零にしても分極Ｐが
残留して、状態Ａとなる。この状態から、正の電界を増
大していくことにより、状態Ｂを経て上記の飽和状態Ｃ
に至る。
【００２４】このように、強誘電体膜２の分極Ｐは電界
に対してヒステリシス特性を示し、本実施例の記憶装置
では、このヒステリシス特性を利用して、記憶動作が達
成される。図３は、図１に示されたトランジスタの原理
的な構成を示す概念図である。また、次に示す表１に
は、情報の書込、消去および読出時における動作がまと
めて示されている。以下では、図３および表１を参照し
て、動作を説明する。
に対してヒステリシス特性を示し、本実施例の記憶装置
では、このヒステリシス特性を利用して、記憶動作が達
成される。図３は、図１に示されたトランジスタの原理
的な構成を示す概念図である。また、次に示す表１に
は、情報の書込、消去および読出時における動作がまと
めて示されている。以下では、図３および表１を参照し
て、動作を説明する。
【００２５】
【表１】
【００２６】＜書込動作＞Ｐ型半導体基板１１を接地し
て、ゲート電極１６に正の書込電圧ＶP を印加すると、
図３(a) に示す状態となる。すなわち、強誘電体膜１５
では、ゲート電極１６側が「−」となり、基板１１側が
「＋」となるような分極Ｐが生じて、この誘電体膜１５
は図２の状態Ｃとなる。このときには、炭化シリコン
（ＳｉＣ）層１４において強誘電体膜１５に接触する表
面には、小数キャリアである電子が誘導され、ソース領
域（ポリシリコン膜１３Ａ）とドレイン領域（ポリシリ
コン膜１３Ｂ）とを接続するチャネルが形成されること
になる。すなわち、この場合に、当該電界効果トランジ
スタは導通状態（オン）となる。書込電圧ＶP を除去し
た後は、強誘電体膜１５の状態は図２の状態Ｄとなり、
分極Ｐが残留するから、チャネルが形成されたままの状
態に維持される。
て、ゲート電極１６に正の書込電圧ＶP を印加すると、
図３(a) に示す状態となる。すなわち、強誘電体膜１５
では、ゲート電極１６側が「−」となり、基板１１側が
「＋」となるような分極Ｐが生じて、この誘電体膜１５
は図２の状態Ｃとなる。このときには、炭化シリコン
（ＳｉＣ）層１４において強誘電体膜１５に接触する表
面には、小数キャリアである電子が誘導され、ソース領
域（ポリシリコン膜１３Ａ）とドレイン領域（ポリシリ
コン膜１３Ｂ）とを接続するチャネルが形成されること
になる。すなわち、この場合に、当該電界効果トランジ
スタは導通状態（オン）となる。書込電圧ＶP を除去し
た後は、強誘電体膜１５の状態は図２の状態Ｄとなり、
分極Ｐが残留するから、チャネルが形成されたままの状
態に維持される。
【００２７】＜消去動作＞ゲート電極１６に負の消去電
圧−ＶE （たとえばＶE ＝ＶP である。）を印加する
と、図３(b)の状態となる。すなわち、強誘電体膜１５
では、ゲート電極１６側が正で、基板１１側が負である
ような分極Ｐが生じ、図２の状態Ｆとなる。このとき、
炭化シリコン層１４の表面には、ホールが誘導されるか
ら、チャネルが消失し、ソース・ドレイン間は遮断状態
となる。消去電圧−ＶE を除去した後には、強誘電体膜
１５の状態と、図２の状態Ａとなり、状態Ｆの場合と等
しい方向の分極Ｐが残留するから、チャネルが消失した
状態に保たれる。
圧−ＶE （たとえばＶE ＝ＶP である。）を印加する
と、図３(b)の状態となる。すなわち、強誘電体膜１５
では、ゲート電極１６側が正で、基板１１側が負である
ような分極Ｐが生じ、図２の状態Ｆとなる。このとき、
炭化シリコン層１４の表面には、ホールが誘導されるか
ら、チャネルが消失し、ソース・ドレイン間は遮断状態
となる。消去電圧−ＶE を除去した後には、強誘電体膜
１５の状態と、図２の状態Ａとなり、状態Ｆの場合と等
しい方向の分極Ｐが残留するから、チャネルが消失した
状態に保たれる。
【００２８】＜読出動作＞記憶情報の読出時には、ゲー
ト電極１６への電圧の印加は行われない。すなわち、上
述のように書込状態ではトランジスタは導通し、消去状
態ではトランジスタは遮断されるのであるから、たとえ
ばドレインに電流を与えたときに、ソース側で電流が検
出されるかどうかを調べることで、記憶情報の読出を達
成できる。
ト電極１６への電圧の印加は行われない。すなわち、上
述のように書込状態ではトランジスタは導通し、消去状
態ではトランジスタは遮断されるのであるから、たとえ
ばドレインに電流を与えたときに、ソース側で電流が検
出されるかどうかを調べることで、記憶情報の読出を達
成できる。
【００２９】上述のように本実施例の記憶装置を構成す
る薄膜電界効果トランジスタでは、Ｎ+ 型ポリシリコン
膜１３Ａ，１３Ｂ間を接続している炭化シリコン層１４
に強誘電体膜１５を積層し、炭化シリコン層１４におい
てチャネルを形成させるようにしている。炭化シリコン
は、シリコンに比較して、強誘電体中に含まれる金属や
酸素の拡散の割合が、１／１０〜１／１０００と極めて
低いという特性がある。このため、素子形成過程におけ
る熱処理時にも、強誘電体膜１５中の金属や酸素が炭化
シリコン層１４に拡散することがない。したがって、炭
化シリコン層１４でチャネルを形成させるようにした上
記の電界効果トランジスタでは、良好なＦＥＴ特性を達
成することができる。
る薄膜電界効果トランジスタでは、Ｎ+ 型ポリシリコン
膜１３Ａ，１３Ｂ間を接続している炭化シリコン層１４
に強誘電体膜１５を積層し、炭化シリコン層１４におい
てチャネルを形成させるようにしている。炭化シリコン
は、シリコンに比較して、強誘電体中に含まれる金属や
酸素の拡散の割合が、１／１０〜１／１０００と極めて
低いという特性がある。このため、素子形成過程におけ
る熱処理時にも、強誘電体膜１５中の金属や酸素が炭化
シリコン層１４に拡散することがない。したがって、炭
化シリコン層１４でチャネルを形成させるようにした上
記の電界効果トランジスタでは、良好なＦＥＴ特性を達
成することができる。
【００３０】一方、シリコンの格子定数は５．４３Åで
あるのに対して、炭化シリコンの格子定数は４．３６Å
である。この炭化シリコンの格子定数は、ＰＺＴの格子
定数（４．０８〜４．１２Å）に極めて近似している。
したがって、強誘電体膜１５をＰＺＴで構成することと
すると、この強誘電体膜の反転分極のヒステリシス特性
が極めて良好になり、良好な記憶動作を達成することが
できる。すなわち、低電圧・低電力で、強誘電体膜１５
の分極を反転させることができる。
あるのに対して、炭化シリコンの格子定数は４．３６Å
である。この炭化シリコンの格子定数は、ＰＺＴの格子
定数（４．０８〜４．１２Å）に極めて近似している。
したがって、強誘電体膜１５をＰＺＴで構成することと
すると、この強誘電体膜の反転分極のヒステリシス特性
が極めて良好になり、良好な記憶動作を達成することが
できる。すなわち、低電圧・低電力で、強誘電体膜１５
の分極を反転させることができる。
【００３１】さらに、本実施例においては、ソース・ド
レインをポリシリコン膜１３Ａ、１３Ｂで構成させてお
り、ポリシリコンに対する不純物拡散による導電形式の
制御は容易であるから、素子の形成が困難となることも
ない。すなわち、炭化シリコン結晶では不純物拡散によ
る導電形式の制御が困難であるため、高濃度の不純物拡
散が必要なソース・ドレインは、ポリシリコン膜で構成
することとしているのである。
レインをポリシリコン膜１３Ａ、１３Ｂで構成させてお
り、ポリシリコンに対する不純物拡散による導電形式の
制御は容易であるから、素子の形成が困難となることも
ない。すなわち、炭化シリコン結晶では不純物拡散によ
る導電形式の制御が困難であるため、高濃度の不純物拡
散が必要なソース・ドレインは、ポリシリコン膜で構成
することとしているのである。
【００３２】このようにして、チャネルを炭化シリコン
層１４で形成させるようにして良好なＦＥＴ特性を実現
しているとともに、ソース・ドレインはポリシリコン膜
１３で構成することとして素子の作成を容易にしてい
る。なお、チャネル領域となる炭化シリコン層１４は導
電形式をＰ型に制御する必要があるが、チャネル領域で
は低い不純物濃度で足りるので、この炭化シリコン層１
４の導電形式の制御が困難となることはない。
層１４で形成させるようにして良好なＦＥＴ特性を実現
しているとともに、ソース・ドレインはポリシリコン膜
１３で構成することとして素子の作成を容易にしてい
る。なお、チャネル領域となる炭化シリコン層１４は導
電形式をＰ型に制御する必要があるが、チャネル領域で
は低い不純物濃度で足りるので、この炭化シリコン層１
４の導電形式の制御が困難となることはない。
【００３３】さらに、ソース・ドレインとなるポリシリ
コン膜１３は、酸化シリコン膜１２によってシリコン基
板１１から絶縁されている。このため、基板とソース・
ドレイン間との間にＰＮ接合が形成されないので寄生容
量が低減され、この結果、電力の浪費を防いで低電力で
の駆動が可能となる。また、寄生容量が低減されること
により、素子の動作の高速化も可能となる。さらには、
素子が基板から分離される結果、同一基板に形成される
他の素子の動作の影響を受けることがないという利点も
ある。
コン膜１３は、酸化シリコン膜１２によってシリコン基
板１１から絶縁されている。このため、基板とソース・
ドレイン間との間にＰＮ接合が形成されないので寄生容
量が低減され、この結果、電力の浪費を防いで低電力で
の駆動が可能となる。また、寄生容量が低減されること
により、素子の動作の高速化も可能となる。さらには、
素子が基板から分離される結果、同一基板に形成される
他の素子の動作の影響を受けることがないという利点も
ある。
【００３４】図４および図５は、上記の不揮発性記憶装
置の製造方法を工程順に示す断面図である。先ず、図４
(a) に示すように、Ｐ型シリコン基板１１の表面にパッ
ド用の酸化シリコン膜４１（たとえば１００ｎｍ）が熱
酸化法により形成され、フォトリソグラフィ技術によっ
て、炭化シリコン層１４を形成すべき領域に窓４２が形
成される。
置の製造方法を工程順に示す断面図である。先ず、図４
(a) に示すように、Ｐ型シリコン基板１１の表面にパッ
ド用の酸化シリコン膜４１（たとえば１００ｎｍ）が熱
酸化法により形成され、フォトリソグラフィ技術によっ
て、炭化シリコン層１４を形成すべき領域に窓４２が形
成される。
【００３５】次に、図４(b) に示すように、炭化シリコ
ンが選択的に成長させられ、Ｐ型の炭化シリコン層１４
が形成される。この炭化シリコン層１４の膜厚は、たと
えば１００ｎｍとされる。なお、炭化シリコンは酸化シ
リコン膜には成長しにくいので、基板１１に接触した炭
化シリコン層１４の選択成長は容易に達成できる。次い
で、図４(c) に示すように、炭化シリコン層１４をマス
クとして、酸化シリコン膜４１が成長させられ、たとえ
ば膜厚５００ｎｍの酸化シリコン膜１２となる。炭化シ
リコンの酸化速度は、酸化シリコンの酸化速度の１／１
０程度であるため、炭化シリコン層１４の形成領域以外
の領域のみに膜厚の厚い酸化シリコン膜１２を形成させ
ることができる。ただし、炭化シリコン層１４の表面に
も薄い酸化膜が形成されるので、上記の熱酸化の後に
は、フラッシュエッチングによって炭化シリコン層１４
の表面の酸化膜が除去される。
ンが選択的に成長させられ、Ｐ型の炭化シリコン層１４
が形成される。この炭化シリコン層１４の膜厚は、たと
えば１００ｎｍとされる。なお、炭化シリコンは酸化シ
リコン膜には成長しにくいので、基板１１に接触した炭
化シリコン層１４の選択成長は容易に達成できる。次い
で、図４(c) に示すように、炭化シリコン層１４をマス
クとして、酸化シリコン膜４１が成長させられ、たとえ
ば膜厚５００ｎｍの酸化シリコン膜１２となる。炭化シ
リコンの酸化速度は、酸化シリコンの酸化速度の１／１
０程度であるため、炭化シリコン層１４の形成領域以外
の領域のみに膜厚の厚い酸化シリコン膜１２を形成させ
ることができる。ただし、炭化シリコン層１４の表面に
も薄い酸化膜が形成されるので、上記の熱酸化の後に
は、フラッシュエッチングによって炭化シリコン層１４
の表面の酸化膜が除去される。
【００３６】この状態から、たとえば膜厚２００〜３０
０ｎｍのポリシリコン膜が減圧ＣＶＤ法により形成さ
れ、次にリンイオンの注入が行われて上記のポリシリコ
ン膜がＮ+ 型となる。リンイオンの注入の後には、アニ
ールにより不純物の熱拡散処理が行われる。そして、こ
の不純物拡散後のポリシリコン膜がフォトリソグラフィ
技術によりパターニングされ、このようにして図４(d)
に示すようにＮ+ 型のポリシリコン膜１３Ａ，１３Ｂが
形成されることになる。なお、炭化シリコン層１４に
は、リンイオンが注入されて、その表面の不純物濃度が
制御され、当該トランジスタの閾値が調整される。
０ｎｍのポリシリコン膜が減圧ＣＶＤ法により形成さ
れ、次にリンイオンの注入が行われて上記のポリシリコ
ン膜がＮ+ 型となる。リンイオンの注入の後には、アニ
ールにより不純物の熱拡散処理が行われる。そして、こ
の不純物拡散後のポリシリコン膜がフォトリソグラフィ
技術によりパターニングされ、このようにして図４(d)
に示すようにＮ+ 型のポリシリコン膜１３Ａ，１３Ｂが
形成されることになる。なお、炭化シリコン層１４に
は、リンイオンが注入されて、その表面の不純物濃度が
制御され、当該トランジスタの閾値が調整される。
【００３７】次に、図５(e) に示すように、たとえばＰ
ＺＴからなる強誘電体膜１５が形成され、さらに強誘電
体膜１５上にゲート電極となるポリシリコン膜１６が形
成される。そして、これらの膜１５，１６がフォトリソ
グラフィ技術によりパターニングされる。なお、強誘電
体膜１５は、たとえばスパッタリング法、ＣＶＤ法やＳ
ＯＬ−ＧＥＬ法により形成することができる。この強誘
電体膜１５の膜厚は、たとえば３００ｎｍとされる。ま
た、ポリシリコン膜１６は、たとえば減圧ＣＶＤ法によ
り形成され、その膜厚はたとえば３００ｎｍとされる。
ＺＴからなる強誘電体膜１５が形成され、さらに強誘電
体膜１５上にゲート電極となるポリシリコン膜１６が形
成される。そして、これらの膜１５，１６がフォトリソ
グラフィ技術によりパターニングされる。なお、強誘電
体膜１５は、たとえばスパッタリング法、ＣＶＤ法やＳ
ＯＬ−ＧＥＬ法により形成することができる。この強誘
電体膜１５の膜厚は、たとえば３００ｎｍとされる。ま
た、ポリシリコン膜１６は、たとえば減圧ＣＶＤ法によ
り形成され、その膜厚はたとえば３００ｎｍとされる。
【００３８】図５(e) の状態から、次に、酸化シリコン
膜（ＢＰＳＧ）１９が全面に形成され、さらにステップ
カバレージの向上のためにリフロー処理が施される。こ
の酸化シリコン膜１９においてポリシリコン膜１３Ａ，
１３Ｂの上方に対応する位置にはコンタクト孔２０Ａ，
２０Ｂが形成される。このコンタクト孔２０Ａ，２０Ｂ
には、ポリシリコン膜１３Ａ，１３Ｂに電気的に接続さ
れるソース電極およびドレイン電極となる金属２１Ａ，
２１Ｂが形成される。これらの金属２１Ａ，２１Ｂは、
たとえばアルミニウム金属で構成される。この金属２１
Ａ，２１Ｂの形成後には、全面を被覆するように、パッ
シベーション膜２２が形成され、このようにして図５
(f) に示す装置が完成することになる。
膜（ＢＰＳＧ）１９が全面に形成され、さらにステップ
カバレージの向上のためにリフロー処理が施される。こ
の酸化シリコン膜１９においてポリシリコン膜１３Ａ，
１３Ｂの上方に対応する位置にはコンタクト孔２０Ａ，
２０Ｂが形成される。このコンタクト孔２０Ａ，２０Ｂ
には、ポリシリコン膜１３Ａ，１３Ｂに電気的に接続さ
れるソース電極およびドレイン電極となる金属２１Ａ，
２１Ｂが形成される。これらの金属２１Ａ，２１Ｂは、
たとえばアルミニウム金属で構成される。この金属２１
Ａ，２１Ｂの形成後には、全面を被覆するように、パッ
シベーション膜２２が形成され、このようにして図５
(f) に示す装置が完成することになる。
【００３９】図６は、上述の薄膜電界効果トランジスタ
を個々に有するメモリセルをアレイ状に配置して構成し
た不揮発性記憶装置の回路構成を示す電気回路図であ
る。各メモリセルには、上記の薄膜電界効果トランジス
タがメモリトランジスタＭＴｒとして備えられているほ
か、各セルを選択するための選択トランジスタＳＴｒが
備えられている。一方方向に整列したメモリセル（ｍ，
ｎ）および（ｍ，ｎ＋１）またはメモリセル（ｍ＋１，
ｎ）および（ｍ＋１，ｎ＋１）では、各選択トランジス
タＳＴｒのゲートはワードラインＷm またはワードライ
ンＷm+1 に共通に接続されており、また各メモリトラン
ジスタＭＴｒのゲートは制御ゲートラインＣＧＬm また
は制御ゲートラインＣＧＬm+1 に共通に接続されてい
る。一方、ワードラインＷm ，Ｗm+1 に交差する方向に
整列しているメモリセル（ｍ，ｎ）および（ｍ＋１，
ｎ）またはメモリセル（ｍ，ｎ＋１）および（ｍ＋１，
ｎ＋１）では、各選択トランジスタのドレインはビット
ラインＢＬn またはＢＬn+1 に共通接続されており、さ
らにメモリトランジスタＭＴｒのソースおよび基板はソ
ースラインＳＬn またはＳＬn+1 に共通接続されてい
る。
を個々に有するメモリセルをアレイ状に配置して構成し
た不揮発性記憶装置の回路構成を示す電気回路図であ
る。各メモリセルには、上記の薄膜電界効果トランジス
タがメモリトランジスタＭＴｒとして備えられているほ
か、各セルを選択するための選択トランジスタＳＴｒが
備えられている。一方方向に整列したメモリセル（ｍ，
ｎ）および（ｍ，ｎ＋１）またはメモリセル（ｍ＋１，
ｎ）および（ｍ＋１，ｎ＋１）では、各選択トランジス
タＳＴｒのゲートはワードラインＷm またはワードライ
ンＷm+1 に共通に接続されており、また各メモリトラン
ジスタＭＴｒのゲートは制御ゲートラインＣＧＬm また
は制御ゲートラインＣＧＬm+1 に共通に接続されてい
る。一方、ワードラインＷm ，Ｗm+1 に交差する方向に
整列しているメモリセル（ｍ，ｎ）および（ｍ＋１，
ｎ）またはメモリセル（ｍ，ｎ＋１）および（ｍ＋１，
ｎ＋１）では、各選択トランジスタのドレインはビット
ラインＢＬn またはＢＬn+1 に共通接続されており、さ
らにメモリトランジスタＭＴｒのソースおよび基板はソ
ースラインＳＬn またはＳＬn+1 に共通接続されてい
る。
【００４０】次に示す表２には、メモリセル（ｍ，ｎ）
を選択して書込、消去および読出を行う際に、ビットラ
インＢＬn ，ＢＬn+1 、ソースラインＳn ，Ｓn+1 、ゲ
ートラインＷn ，Ｗn+1 および制御ゲートラインＣＧＬ
n ，ＣＧＬn+1 にそれぞれ印加される電圧がまとめて示
されている。以下では、この表２と図６とを参照して、
メモリセル（ｍ，ｎ）に対する情報の書込、消去および
読出の各動作について説明する。なお、表２において、
記号「−」は、当該信号ラインが開放とされるかまたは
任意の電圧が与えられることを表している。
を選択して書込、消去および読出を行う際に、ビットラ
インＢＬn ，ＢＬn+1 、ソースラインＳn ，Ｓn+1 、ゲ
ートラインＷn ，Ｗn+1 および制御ゲートラインＣＧＬ
n ，ＣＧＬn+1 にそれぞれ印加される電圧がまとめて示
されている。以下では、この表２と図６とを参照して、
メモリセル（ｍ，ｎ）に対する情報の書込、消去および
読出の各動作について説明する。なお、表２において、
記号「−」は、当該信号ラインが開放とされるかまたは
任意の電圧が与えられることを表している。
【００４１】
【表２】
【００４２】書込を行うときには、図外のメモリ駆動回
路は、ソースラインＳＬn およびワードラインＷＬm ，
ＷＬm+1 に−１／２・ＶP を与え、制御ゲートラインＣ
ＧＬ m に＋１／２・ＶP を印加する。これにより、メモ
リセル（ｍ，ｎ）では、半導体基板１１とゲート１６と
の間に、ゲート１６側が正となる書込電圧ＶP が印加さ
れる。これにより、強誘電体膜１５における分極方向が
ゲート１６から基板１１に向かう方向に整列して、情報
の書込が達成される。すなわち、この状態では、強誘電
体膜１５の直下のＰ型炭化シリコン層１４の表面に小数
キャリアである電子が誘導され、これによりチャネルが
形成されることになる。この結果、当該メモリトランジ
スタＭＴｒは閾値の低い状態となり、本実施例では、制
御ゲートラインＣＧＬm を接地電位とした状態でも、当
該メモリトランジスタＭＴｒは導通する。
路は、ソースラインＳＬn およびワードラインＷＬm ，
ＷＬm+1 に−１／２・ＶP を与え、制御ゲートラインＣ
ＧＬ m に＋１／２・ＶP を印加する。これにより、メモ
リセル（ｍ，ｎ）では、半導体基板１１とゲート１６と
の間に、ゲート１６側が正となる書込電圧ＶP が印加さ
れる。これにより、強誘電体膜１５における分極方向が
ゲート１６から基板１１に向かう方向に整列して、情報
の書込が達成される。すなわち、この状態では、強誘電
体膜１５の直下のＰ型炭化シリコン層１４の表面に小数
キャリアである電子が誘導され、これによりチャネルが
形成されることになる。この結果、当該メモリトランジ
スタＭＴｒは閾値の低い状態となり、本実施例では、制
御ゲートラインＣＧＬm を接地電位とした状態でも、当
該メモリトランジスタＭＴｒは導通する。
【００４３】なお、上記の書込電圧ＶP は、強誘電体膜
１５の分極方向を反転させることができる最低電圧（図
２のＢ，Ｅ点の電圧）である抗電界に対して、次式の関
係が成立する値に選ばれる。
１５の分極方向を反転させることができる最低電圧（図
２のＢ，Ｅ点の電圧）である抗電界に対して、次式の関
係が成立する値に選ばれる。
【００４４】
【数１】
【００４５】この書込動作時において、メモリセル
（ｍ，ｎ）と制御ゲートラインＣＧＬm を共有するメモ
リセル（ｍ，ｎ＋１）では、ソースラインＳＬn+1 が接
地電位とされる。このため、このセル（ｍ，ｎ＋１）の
メモリトランジスタＭＴｒでは、強誘電体膜１５に書込
電圧ＶP の半分の電圧１／２・ＶP が印加されるに過ぎ
ないので、分極の配列に変化が生じることはなく、この
メモリトランジスタＭＴｒに対する書込は生じない。同
様に、メモリセル（ｍ，ｎ）とソースラインＳＬn を共
有するメモリセル（ｍ＋１，ｎ）では、制御ゲートライ
ンＣＧＬm+1 が接地電位とされるために、書込が生じる
ことはない。メモリセル（ｍ＋１，ｎ＋１）では、制御
ゲートラインＣＧＬm+1 およびソースラインＳＬn+1 が
いずれも接地電位とされるので、書込は生じない。
（ｍ，ｎ）と制御ゲートラインＣＧＬm を共有するメモ
リセル（ｍ，ｎ＋１）では、ソースラインＳＬn+1 が接
地電位とされる。このため、このセル（ｍ，ｎ＋１）の
メモリトランジスタＭＴｒでは、強誘電体膜１５に書込
電圧ＶP の半分の電圧１／２・ＶP が印加されるに過ぎ
ないので、分極の配列に変化が生じることはなく、この
メモリトランジスタＭＴｒに対する書込は生じない。同
様に、メモリセル（ｍ，ｎ）とソースラインＳＬn を共
有するメモリセル（ｍ＋１，ｎ）では、制御ゲートライ
ンＣＧＬm+1 が接地電位とされるために、書込が生じる
ことはない。メモリセル（ｍ＋１，ｎ＋１）では、制御
ゲートラインＣＧＬm+1 およびソースラインＳＬn+1 が
いずれも接地電位とされるので、書込は生じない。
【００４６】消去動作は、書込動作とほぼ同様な動作に
よって達成される。すなわち、消去動作は、選択された
メモリセル（ｍ，ｎ）のメモリトランジスタＭＴｒの強
誘電体膜１５における分極方向を、書込状態のときとは
反対方向に整列させる動作であるから、書込時とは反対
の極性の電圧を制御ゲートラインＣＧＬm およびソース
ラインＳＬn に印加することによって行える。この消去
状態では、当該メモリセル（ｍ，ｎ）のメモリトランジ
スタＭＴｒの閾値は高い状態となり、制御ゲートライン
ＣＧＬを接地電位としたときには、このメモリトランジ
スタＭＴｒは遮断状態となる。
よって達成される。すなわち、消去動作は、選択された
メモリセル（ｍ，ｎ）のメモリトランジスタＭＴｒの強
誘電体膜１５における分極方向を、書込状態のときとは
反対方向に整列させる動作であるから、書込時とは反対
の極性の電圧を制御ゲートラインＣＧＬm およびソース
ラインＳＬn に印加することによって行える。この消去
状態では、当該メモリセル（ｍ，ｎ）のメモリトランジ
スタＭＴｒの閾値は高い状態となり、制御ゲートライン
ＣＧＬを接地電位としたときには、このメモリトランジ
スタＭＴｒは遮断状態となる。
【００４７】情報の読出時には、ソースラインＳＬn ，
ＳＬn+1 および制御ゲートラインＣＧＬm ，ＣＧＬm+1
はいずれも接地電位とされる。したがって、書込状態の
セルのメモリトランジスタＭＴｒは導通するが、消去状
態のメモリセルのメモリトランジスタＭＴｒと遮断状態
となる。この状態で、メモリセル（ｍ，ｎ），（ｍ，ｎ
＋１）に対応したワードラインＷＬm には、選択トラン
ジスタＳＴｒを導通させることができる電圧（たとえば
５Ｖ）が与えられる。また、ビットラインＢＬ n ，ＢＬ
n+1 に所定のセンス電圧Ｓが発生する。そして、このと
きに、ビットラインＢＬn ，ＢＬn+1 の電位の降下が生
じるかどうかが図外の構成によって監視される。
ＳＬn+1 および制御ゲートラインＣＧＬm ，ＣＧＬm+1
はいずれも接地電位とされる。したがって、書込状態の
セルのメモリトランジスタＭＴｒは導通するが、消去状
態のメモリセルのメモリトランジスタＭＴｒと遮断状態
となる。この状態で、メモリセル（ｍ，ｎ），（ｍ，ｎ
＋１）に対応したワードラインＷＬm には、選択トラン
ジスタＳＴｒを導通させることができる電圧（たとえば
５Ｖ）が与えられる。また、ビットラインＢＬ n ，ＢＬ
n+1 に所定のセンス電圧Ｓが発生する。そして、このと
きに、ビットラインＢＬn ，ＢＬn+1 の電位の降下が生
じるかどうかが図外の構成によって監視される。
【００４８】すなわち、メモリセル（ｍ，ｎ）が書込状
態にあれば当該メモリセル（ｍ，ｎ）のメモリトランジ
スタＭＴｒは導通状態であるから、ビットラインＢＬn
の電位がソースラインＳＬn の電位である接地電位に引
かれて降下する。また、メモリセル（ｍ，ｎ）が消去状
態であれば、当該メモリセル（ｍ，ｎ）のメモリトラン
ジスタＭＴｒは遮断状態となっているから、上記の電位
降下が生じない。このため、ビットラインＢＬn の電位
の降下を監視することで、メモリセル（ｍ，ｎ）の記憶
情報の読出が達成されることになる。
態にあれば当該メモリセル（ｍ，ｎ）のメモリトランジ
スタＭＴｒは導通状態であるから、ビットラインＢＬn
の電位がソースラインＳＬn の電位である接地電位に引
かれて降下する。また、メモリセル（ｍ，ｎ）が消去状
態であれば、当該メモリセル（ｍ，ｎ）のメモリトラン
ジスタＭＴｒは遮断状態となっているから、上記の電位
降下が生じない。このため、ビットラインＢＬn の電位
の降下を監視することで、メモリセル（ｍ，ｎ）の記憶
情報の読出が達成されることになる。
【００４９】また、メモリセル（ｍ，ｎ）と共通のワー
ドラインＷＬm に接続されたメモリセル（ｍ，ｎ＋１）
に関しても同様である。すなわち、ビットラインＢ
Ｌn ，ＢＬn+1 の電位を個々に監視するための構成を設
けておくことにより、各ビットラインＢＬn ，ＢＬn+1
に同時にセンス電圧Ｓを発生させることによって、ワー
ドラインＷm に接続された複数のメモリセルからの情報
を並列に読み出すことができる。
ドラインＷＬm に接続されたメモリセル（ｍ，ｎ＋１）
に関しても同様である。すなわち、ビットラインＢ
Ｌn ，ＢＬn+1 の電位を個々に監視するための構成を設
けておくことにより、各ビットラインＢＬn ，ＢＬn+1
に同時にセンス電圧Ｓを発生させることによって、ワー
ドラインＷm に接続された複数のメモリセルからの情報
を並列に読み出すことができる。
【００５０】なお、メモリセル（ｍ，ｎ）と共通のビッ
トラインＢＬn に接続されたメモリセル（ｍ＋１，ｎ）
では、ワードラインＷＬm+1 が接地電位とされるため、
情報の読出が生じることはない。このようにして、アレ
イ状に配置された複数のメモリセルから任意のメモリセ
ルを選択して、情報の書込、消去および読出を行うこと
ができる。このようにして、強誘電体材料の電界に対す
るヒステリシス特性を利用した大容量の電気的に書換可
能なメモリが実現される。
トラインＢＬn に接続されたメモリセル（ｍ＋１，ｎ）
では、ワードラインＷＬm+1 が接地電位とされるため、
情報の読出が生じることはない。このようにして、アレ
イ状に配置された複数のメモリセルから任意のメモリセ
ルを選択して、情報の書込、消去および読出を行うこと
ができる。このようにして、強誘電体材料の電界に対す
るヒステリシス特性を利用した大容量の電気的に書換可
能なメモリが実現される。
【００５１】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、強誘電体
としてＰＺＴを例に採ったが、たとえばＰＬＺＴ（lead
(Pb)Lanthanum Zirconate Titanate ）や、ＬｉＮｂＯ
3 、ＢａＭｇＦ4 などの他の強誘電体が適用されてもよ
く、この場合にも強誘電体膜中の金属や酸素が炭化シリ
コン層に拡散することがないので、良好なＦＥＴ特性を
得ることができる。
ものではない。たとえば、上記の実施例では、強誘電体
としてＰＺＴを例に採ったが、たとえばＰＬＺＴ（lead
(Pb)Lanthanum Zirconate Titanate ）や、ＬｉＮｂＯ
3 、ＢａＭｇＦ4 などの他の強誘電体が適用されてもよ
く、この場合にも強誘電体膜中の金属や酸素が炭化シリ
コン層に拡散することがないので、良好なＦＥＴ特性を
得ることができる。
【００５２】さらに、上記の実施例では、Ｎチャネルの
電界効果トランジスタを例にとったが、Ｐチャネルのト
ランジスタも同様にして容易に作成され得る。また、上
記の実施例では、基板としてＰ型シリコン基板１１を用
いているが、他の任意の半導体基板や絶縁性の基板など
が適用されてもよい。ただし、半導体基板が適用される
場合には、ソース・ドレインとなる半導体薄膜と半導体
基板の表面との間に絶縁層が介在されることが好まし
く、これによりＰＮ接合による寄生容量を低減して、低
電力化・低電圧化が図られる。
電界効果トランジスタを例にとったが、Ｐチャネルのト
ランジスタも同様にして容易に作成され得る。また、上
記の実施例では、基板としてＰ型シリコン基板１１を用
いているが、他の任意の半導体基板や絶縁性の基板など
が適用されてもよい。ただし、半導体基板が適用される
場合には、ソース・ドレインとなる半導体薄膜と半導体
基板の表面との間に絶縁層が介在されることが好まし
く、これによりＰＮ接合による寄生容量を低減して、低
電力化・低電圧化が図られる。
【００５３】また、上記の実施例では、トランジスタが
導通する状態を書込状態と定義し、トランジスタが遮断
される状態を消去状態と定義しているが、いずれの状態
が書込状態または消去状態と定義されてもよい。その
他、本発明の要旨を変更しない範囲で種々の変更を施す
ことが可能である。
導通する状態を書込状態と定義し、トランジスタが遮断
される状態を消去状態と定義しているが、いずれの状態
が書込状態または消去状態と定義されてもよい。その
他、本発明の要旨を変更しない範囲で種々の変更を施す
ことが可能である。
【００５４】
【発明の効果】以上のように本発明によれば、基板の表
面に炭化シリコン層を形成し、この炭化シリコン層に強
誘電体膜を積層させるとともに、炭化シリコン層におい
てチャネルを形成させるようにしている。この炭化シリ
コン層には、強誘電体膜からの金属や酸素が極めて拡散
しにくいので、強誘電体膜を用いながら良好なＦＥＴ特
性が達成できる。
面に炭化シリコン層を形成し、この炭化シリコン層に強
誘電体膜を積層させるとともに、炭化シリコン層におい
てチャネルを形成させるようにしている。この炭化シリ
コン層には、強誘電体膜からの金属や酸素が極めて拡散
しにくいので、強誘電体膜を用いながら良好なＦＥＴ特
性が達成できる。
【００５５】しかも、ソース・ドレインとなる半導体薄
膜には、不純物拡散による導電形式の制御が容易な材料
を任意に選択できるから、素子の製造が困難になること
もない。このようにして、強誘電体膜をゲート絶縁膜に
適用した実用化の容易な薄膜電界効果トランジスタが実
現される。この結果、上記の白魔電界効果トランジスタ
を用いることにより、分極が電界に対してヒステリシス
特性を有するという強誘電体の特性を利用した不揮発性
の記憶素子や記憶装置の実用化への途が拓かれる。
膜には、不純物拡散による導電形式の制御が容易な材料
を任意に選択できるから、素子の製造が困難になること
もない。このようにして、強誘電体膜をゲート絶縁膜に
適用した実用化の容易な薄膜電界効果トランジスタが実
現される。この結果、上記の白魔電界効果トランジスタ
を用いることにより、分極が電界に対してヒステリシス
特性を有するという強誘電体の特性を利用した不揮発性
の記憶素子や記憶装置の実用化への途が拓かれる。
【図１】本発明の一実施例の不揮発性記憶装置の一部の
断面図である。
断面図である。
【図２】強誘電体の分極の電界に対するヒステリシス特
性を示す図である。
性を示す図である。
【図３】上記不揮発性記憶装置のメモリトランジスタの
原理的構成を示す概念図である。
原理的構成を示す概念図である。
【図４】上記不揮発性記憶装置の製造工程を工程順に示
す断面図である。
す断面図である。
【図５】上記不揮発性記憶装置の製造工程を工程順に示
す断面図である。
す断面図である。
【図６】メモリセルをアレイ状に配置した上記不揮発性
記憶装置の回路構成を示す電気回路図である。
記憶装置の回路構成を示す電気回路図である。
【図７】先行技術の基本構成を示す概念図である。
【図８】強誘電体膜とシリコン基板との間に酸化シリコ
ン膜を介在させた提案例のゲート近傍の等価回路を示す
電気回路図である。
ン膜を介在させた提案例のゲート近傍の等価回路を示す
電気回路図である。
１１ Ｐ型半導体基板 １３Ａ Ｎ+ 型半導体薄膜（ソース） １３Ｂ Ｎ+ 型半導体薄膜（ドレイン） １４ Ｐ型炭化シリコン層 １５ 強誘電体膜 １６ ゲート電極 ２１Ａ 金属（ソース電極） ２１Ｂ 金属（ドレイン電極）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/10 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】基板の表面に形成された或る導電形式の炭
化シリコン層と、 この炭化シリコン層とは逆の導電形式を有し、上記炭化
シリコン層に対して相異なる位置で接触するように上記
基板の表面に形成されて、ソース・ドレインとなる一対
の半導体薄膜と、 上記炭化シリコン層に積層して形成した強誘電体膜と、 この強誘電体膜上に形成したゲート電極とを含むことを
特徴とする薄膜電界効果トランジスタ。 - 【請求項２】基板の表面に或る導電形式の炭化シリコン
層を選択的に成長させる工程と、 上記炭化シリコン層とは逆の導電形式の一対の半導体薄
膜を、上記炭化シリコン層に対して相異なる位置で接触
するように、上記基板上にパターン形成する工程と、 上記炭化シリコン層上に強誘電体膜を形成する工程と、 この強誘電体膜上にゲート電極を形成する工程と、 上記一対の半導体薄膜に電気的に接続されるようにソー
ス・ドレイン電極を形成する工程とを含むことを特徴と
する薄膜電界効果トランジスタの製造方法。 - 【請求項３】上記請求項１記載の薄膜電界効果トラジス
タと、 上記ゲート電極と基板との間に所定方向の電界を印加し
て、上記強誘電体膜の分極方向を或る方向に整列させて
情報の書込を行う手段と、 上記ゲート電極と基板との間に上記所定方向とは逆の方
向の電界を印加して、上記強誘電体膜の分極方向を反転
させて情報の消去を行う手段と、 上記薄膜電界効果トランジスタの閾値の高低を調べるこ
とで情報の読出を行う手段とを含むことを特徴とする不
揮発性記憶素子。 - 【請求項４】アレイ状に配置され、上記請求項１記載の
薄膜電界効果トランジスタをそれぞれ有する複数のメモ
リセルと、 任意のメモリセルを選択する手段と、 選択されたメモリセルの上記ゲート電極と基板との間に
所定方向の電界を印加して、上記強誘電体膜の分極方向
を或る方向に整列させて情報の書込を行う手段と、 選択されたメモリセルの上記ゲート電極と基板との間に
上記所定方向とは逆の方向の電界を印加して、上記強誘
電体膜の分極方向を逆の方向に整列させて情報の消去を
行う手段と、 選択されたメモリセルの上記薄膜電界効果トランジスタ
の閾値の高低を調べることで情報の読出を行う手段とを
含むことを特徴とする不揮発性記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03320709A JP3095271B2 (ja) | 1991-12-04 | 1991-12-04 | 薄膜電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 |
| US07/984,312 US5307305A (en) | 1991-12-04 | 1992-12-01 | Semiconductor device having field effect transistor using ferroelectric film as gate insulation film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03320709A JP3095271B2 (ja) | 1991-12-04 | 1991-12-04 | 薄膜電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160149A JPH05160149A (ja) | 1993-06-25 |
| JP3095271B2 true JP3095271B2 (ja) | 2000-10-03 |
Family
ID=18124458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03320709A Expired - Fee Related JP3095271B2 (ja) | 1991-12-04 | 1991-12-04 | 薄膜電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3095271B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5306193B2 (ja) * | 2006-06-29 | 2013-10-02 | クリー インコーポレイテッド | ｐ型チャネルを含む炭化シリコンスイッチングデバイスおよびその形成方法 |
-
1991
- 1991-12-04 JP JP03320709A patent/JP3095271B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05160149A (ja) | 1993-06-25 |
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